JPS62168419A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JPS62168419A JPS62168419A JP61010418A JP1041886A JPS62168419A JP S62168419 A JPS62168419 A JP S62168419A JP 61010418 A JP61010418 A JP 61010418A JP 1041886 A JP1041886 A JP 1041886A JP S62168419 A JPS62168419 A JP S62168419A
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- 230000001052 transient effect Effects 0.000 abstract description 5
- 238000007562 laser obscuration time method Methods 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000007599 discharging Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力パラフッ回路に関し、特に相補型ＭＯＳ（
０ＭＯＳ）半導体集積回路における出力バッファ回路に
関する。
０ＭＯＳ）半導体集積回路における出力バッファ回路に
関する。
従来、この種のＣＭＯＳ出力バ出力バッフ色回路は、例
えば第３図（ａ）（ｂ）に示すようなものがあった。同
図において、出力バッファ回路は、入力端子６５がＮチ
ャネルＭＯＳ）、７ンジスタ（以降、ＮＭＯＳＴと略ｊ
）５３及（ｊＰｆ−ｖネｈＭＯＢ ）ランジスタ（以降
、ＰＭＯＳＴと略す）５４よりなる出力バッファ駆動用
のインバータ５１に接続され、インバータ５１はＮＭＯ
ＳＴ５５及びＰＭＯＳＴ５６よりなる０ＭＯＳ出力バッ
ファ５２を通って半導体集積回路の出力端子６６に接続
される。出力端子６６に負荷容量４７が接続されている
。これらの回路は高レベル電源（以降、ＶＤＤ と略
す）７５と低レベル電源（以降、Ｖｓｓと略す）７６又
は接地電位（以降、ＧＮＤと略す）との間に構成されて
いる。
えば第３図（ａ）（ｂ）に示すようなものがあった。同
図において、出力バッファ回路は、入力端子６５がＮチ
ャネルＭＯＳ）、７ンジスタ（以降、ＮＭＯＳＴと略ｊ
）５３及（ｊＰｆ−ｖネｈＭＯＢ ）ランジスタ（以降
、ＰＭＯＳＴと略す）５４よりなる出力バッファ駆動用
のインバータ５１に接続され、インバータ５１はＮＭＯ
ＳＴ５５及びＰＭＯＳＴ５６よりなる０ＭＯＳ出力バッ
ファ５２を通って半導体集積回路の出力端子６６に接続
される。出力端子６６に負荷容量４７が接続されている
。これらの回路は高レベル電源（以降、ＶＤＤ と略
す）７５と低レベル電源（以降、Ｖｓｓと略す）７６又
は接地電位（以降、ＧＮＤと略す）との間に構成されて
いる。
次に動作について説明する。
本回路は、言うまでもな（ＣＭＯＳ半導体集積回路内部
の信号を外部に出力するものである。このような回路は
、インバータ５１の出力信号がＩＩＬ″レベルからｗ
Ｈ＠ｌレベル、あるいは１′Ｈ″レベルから”Ｌ“レベ
ルへ変化する過渡状態において、ＮＭＯＳＴ５５及びＰ
ＭＯＳＴ５６が同時にオンするため大きな貫通電流が両
トランジスタ５５．５６に流れる。特に出力バッファ５
２においては、一般的に容量負荷４７が大きいためトラ
ンジスタサイズを太キ（シなければならない。
の信号を外部に出力するものである。このような回路は
、インバータ５１の出力信号がＩＩＬ″レベルからｗ
Ｈ＠ｌレベル、あるいは１′Ｈ″レベルから”Ｌ“レベ
ルへ変化する過渡状態において、ＮＭＯＳＴ５５及びＰ
ＭＯＳＴ５６が同時にオンするため大きな貫通電流が両
トランジスタ５５．５６に流れる。特に出力バッファ５
２においては、一般的に容量負荷４７が大きいためトラ
ンジスタサイズを太キ（シなければならない。
そのため、貫通電流も非常に太き（なる。さらに、負荷
容量４７の容量値は大きくしかも、トランジスタ５５，
５６のサイズが大きいためトランジスタのオン抵抗が小
さ゛（、負荷容量４７のパルス状充放電電流のピーク値
が非常に大きくなる。
容量４７の容量値は大きくしかも、トランジスタ５５，
５６のサイズが大きいためトランジスタのオン抵抗が小
さ゛（、負荷容量４７のパルス状充放電電流のピーク値
が非常に大きくなる。
上述した従来の出力バッファ回路は、貫通電流が大きい
ため消費電力が増大し、また、パルス状の充放電電流の
ピーク値及び貫通電流が大きいため電源配線等を介して
、共存する他の回路系統、特にアナログ系回路に対して
回路特性を劣化させるという問題点がある。例えば、ア
ナログ系回路としてのサンプル−ホールド回路等におい
ては、サンプリング期間からホールド時間に移行する境
界点において前記パルス状放電電流に起因する雑音が介
入すると、サンプル・ホールドの正常動作が著しく阻害
される。
ため消費電力が増大し、また、パルス状の充放電電流の
ピーク値及び貫通電流が大きいため電源配線等を介して
、共存する他の回路系統、特にアナログ系回路に対して
回路特性を劣化させるという問題点がある。例えば、ア
ナログ系回路としてのサンプル−ホールド回路等におい
ては、サンプリング期間からホールド時間に移行する境
界点において前記パルス状放電電流に起因する雑音が介
入すると、サンプル・ホールドの正常動作が著しく阻害
される。
本発明のＣＭＯＳバッファ回路は、ｍ（ｌより大きい整
数）個のＰチャネルＭＯＳトランジスタのソース電極及
びドレイン電極がそれぞれ共通に接続された第１のトラ
ンジスタ回路網と、ｎ（１より大きい整数）個のＮチャ
ネルＭＯＳトランジスタのソース電極及びドレイン電極
がそれぞれ共通に接続された第２のトランジスタ回路網
と、信号入力の論理レベル変化に対応するタイミングを
それぞれｔｉ（”” ” ｚ ２ ｔ ３ ｍ・・・ｍ
ｍｐ ｔｔ＜ｔ２〈ｔ３＜・・・＜ ｔ ｍ ）時間
遅延させたｍ藺の出力を有する第１のタイミング制御信
号と前記信号入力の論理レベル変化に対応するタイミン
グをそれぞれＴｊ（Ｊ＝１．２，３．・・・、ｎ；Ｔｌ
くＴ２〈Ｔ３〈・・・＜Ｔｎ） 時間遅延させたｎ個
の出力を有スル第２のタイミング制御信号とを設定する
タイミング制御回路とを有し、第１のトランジスタ回路
網と第２のトランジスタ回路網とが第１の電源と第２の
電源の間に直列に接続され、前記タイミング制御回路の
前記第１のタイミング制御信号のｍ（固の出力がそれぞ
れ前記第１のトランジスタ回路網のｍ１ｉ個のトランジ
スタのゲート電極に入力され、前記タイミング制御回路
の前記第２のタイミング制御信号のｎ１ｉ個の出力がそ
れぞれ前記第２のトランジスタ回路網のｎ個のトランジ
スタのゲート電極に入力され、前記第１のトランジスタ
回路網と前記第２のトランジスタ回路網の共通接続点か
ら出力端子が取ジ出されていることを特数とする。
数）個のＰチャネルＭＯＳトランジスタのソース電極及
びドレイン電極がそれぞれ共通に接続された第１のトラ
ンジスタ回路網と、ｎ（１より大きい整数）個のＮチャ
ネルＭＯＳトランジスタのソース電極及びドレイン電極
がそれぞれ共通に接続された第２のトランジスタ回路網
と、信号入力の論理レベル変化に対応するタイミングを
それぞれｔｉ（”” ” ｚ ２ ｔ ３ ｍ・・・ｍ
ｍｐ ｔｔ＜ｔ２〈ｔ３＜・・・＜ ｔ ｍ ）時間
遅延させたｍ藺の出力を有する第１のタイミング制御信
号と前記信号入力の論理レベル変化に対応するタイミン
グをそれぞれＴｊ（Ｊ＝１．２，３．・・・、ｎ；Ｔｌ
くＴ２〈Ｔ３〈・・・＜Ｔｎ） 時間遅延させたｎ個
の出力を有スル第２のタイミング制御信号とを設定する
タイミング制御回路とを有し、第１のトランジスタ回路
網と第２のトランジスタ回路網とが第１の電源と第２の
電源の間に直列に接続され、前記タイミング制御回路の
前記第１のタイミング制御信号のｍ（固の出力がそれぞ
れ前記第１のトランジスタ回路網のｍ１ｉ個のトランジ
スタのゲート電極に入力され、前記タイミング制御回路
の前記第２のタイミング制御信号のｎ１ｉ個の出力がそ
れぞれ前記第２のトランジスタ回路網のｎ個のトランジ
スタのゲート電極に入力され、前記第１のトランジスタ
回路網と前記第２のトランジスタ回路網の共通接続点か
ら出力端子が取ジ出されていることを特数とする。
以下、本発明について図面を参照して詳細に説明する。
第１図は、本発明の一実施例によるＣＭＯＳ出力バッフ
ァ回路を示す。図において、インバータ１．２，４，６
．７．９とＮＯＲゲート３，５とＮＡＮＤゲート８，１
０とを含むタイミング制御回路１１と、並列的に接続さ
れた３＠のＮＭＯＳＴ１２．１３．１４を含むトランジ
スタ回路網１８と、並列的に接続・された３個のＰＭＯ
ＳＴＩ ５ 。
ァ回路を示す。図において、インバータ１．２，４，６
．７．９とＮＯＲゲート３，５とＮＡＮＤゲート８，１
０とを含むタイミング制御回路１１と、並列的に接続さ
れた３＠のＮＭＯＳＴ１２．１３．１４を含むトランジ
スタ回路網１８と、並列的に接続・された３個のＰＭＯ
ＳＴＩ ５ 。
１６．１７を含むトランジスタ回路網１９とを備えてお
り、これらの回路はＶＤＤ ７１とＶｓｓ ７２又はＧ
ＮＤとの間に構成され、４５は負荷容量である。
り、これらの回路はＶＤＤ ７１とＶｓｓ ７２又はＧ
ＮＤとの間に構成され、４５は負荷容量である。
次に動作について説明する。第１図において、端子６１
から入力される論理信号が“Ｌ“レベルよりＨ“レベル
に変わる第１の論理変化点を考えると、ＮＨＯ８Ｔ１２
，１３．１４のゲート電極における論理レベルはそれぞ
れインバータ１、ＮＯＲゲート３、ＮＯＲゲート５を介
して、ゲート１段分の遅延時間ｔｌ 後＠ Ｈｎレベル
！５″′Ｌ”レベルに変化する。また、ＰＭＯＳＴ１５
のゲート電極の論理レベルはインバータ６を介して、ゲ
ート１段分の遅延時間ｔｌ後″Ｈ”レベルよＶ′″Ｌル
ベルに変化するＰＭＯＳＴ１６のゲート電極の論理レベ
ルは端子６１から入力されるＨ”レベルの論理信号とイ
ンバータ６の出力がインバータ７を介して送られてくる
ゲート２段分の遅れの”Ｈ”レベルの論理信号とに対応
してＮＡＮＤゲート８ｉ）ｉ”Ｈ”レベルよりＬ”レベ
ルニナリ、ゲート３段分の遅延時間ｔ２後に“Ｈ”レベ
ルよ？）′″Ｌ”レベルに変化する。ＰＭＯＳＴｔ７の
ゲート電極の論理レベルは端子６１から入力される１Ｈ
”レベルの論理信号とＮＡＮＤゲート８の出力がインバ
ータ９を介して送られて（るゲート４段分の遅れの“Ｈ
”レベルの論理信号とに対応してＮＡＮＤゲー）１０が
＠Ｈ″ルベルよＶ′″Ｌ”レベルになり、ゲート５段分
の遅延時間ｔ３後に１Ｈ″ルベルよりＬ”レベルに変化
する。この結果、端子６１から入力される第１の論理変
化点に対して、ＮＨＯ８Ｔ１２，１３，１４はゲート１
段分の遅延時間ｔｌ後の同一タイミングでオンからオフ
に切り換わり、ＰＭＯＳＴ１５はゲート１段分の遅延時
間ｔｌ後オフからオンに切り換わり、ＰＭＯＳＴ１６は
ゲート３段分の遅延時間ｔ２後にオフからオンに切換わ
り、ＰＭＯＳＴ１７はゲート５段分の遅延時間ｔ３後に
オフからオンに切り換わる。１１時間後にオンからオフ
あるいはオフからオンに切り換わる過渡状態において、
トランジスタ回路網１８のＮＨＯ８Ｔ１２，１３゜１４
とトランジスタ回路網１９のＰＭＯＳＴ１５が同時にオ
ンするため貫通電流が流れるが、トランジスタ回路網１
９のトランジスタの電流能力を同じに設定すれば、貫通
電流は１／３に減少する。
から入力される論理信号が“Ｌ“レベルよりＨ“レベル
に変わる第１の論理変化点を考えると、ＮＨＯ８Ｔ１２
，１３．１４のゲート電極における論理レベルはそれぞ
れインバータ１、ＮＯＲゲート３、ＮＯＲゲート５を介
して、ゲート１段分の遅延時間ｔｌ 後＠ Ｈｎレベル
！５″′Ｌ”レベルに変化する。また、ＰＭＯＳＴ１５
のゲート電極の論理レベルはインバータ６を介して、ゲ
ート１段分の遅延時間ｔｌ後″Ｈ”レベルよＶ′″Ｌル
ベルに変化するＰＭＯＳＴ１６のゲート電極の論理レベ
ルは端子６１から入力されるＨ”レベルの論理信号とイ
ンバータ６の出力がインバータ７を介して送られてくる
ゲート２段分の遅れの”Ｈ”レベルの論理信号とに対応
してＮＡＮＤゲート８ｉ）ｉ”Ｈ”レベルよりＬ”レベ
ルニナリ、ゲート３段分の遅延時間ｔ２後に“Ｈ”レベ
ルよ？）′″Ｌ”レベルに変化する。ＰＭＯＳＴｔ７の
ゲート電極の論理レベルは端子６１から入力される１Ｈ
”レベルの論理信号とＮＡＮＤゲート８の出力がインバ
ータ９を介して送られて（るゲート４段分の遅れの“Ｈ
”レベルの論理信号とに対応してＮＡＮＤゲー）１０が
＠Ｈ″ルベルよＶ′″Ｌ”レベルになり、ゲート５段分
の遅延時間ｔ３後に１Ｈ″ルベルよりＬ”レベルに変化
する。この結果、端子６１から入力される第１の論理変
化点に対して、ＮＨＯ８Ｔ１２，１３，１４はゲート１
段分の遅延時間ｔｌ後の同一タイミングでオンからオフ
に切り換わり、ＰＭＯＳＴ１５はゲート１段分の遅延時
間ｔｌ後オフからオンに切り換わり、ＰＭＯＳＴ１６は
ゲート３段分の遅延時間ｔ２後にオフからオンに切換わ
り、ＰＭＯＳＴ１７はゲート５段分の遅延時間ｔ３後に
オフからオンに切り換わる。１１時間後にオンからオフ
あるいはオフからオンに切り換わる過渡状態において、
トランジスタ回路網１８のＮＨＯ８Ｔ１２，１３゜１４
とトランジスタ回路網１９のＰＭＯＳＴ１５が同時にオ
ンするため貫通電流が流れるが、トランジスタ回路網１
９のトランジスタの電流能力を同じに設定すれば、貫通
電流は１／３に減少する。
また、トランジスタ回路網１９０３つのトランジスタが
それぞれ１１時間、１２時間、１３時間後に順次オフか
らオンに切り換わるため、負荷容量４５に電荷を充電す
る充電電流のピーク値１／３に低減される。また、この
時出力端子６２には論理レベル″Ｈ”が出力される。
それぞれ１１時間、１２時間、１３時間後に順次オフか
らオンに切り換わるため、負荷容量４５に電荷を充電す
る充電電流のピーク値１／３に低減される。また、この
時出力端子６２には論理レベル″Ｈ”が出力される。
次に、前記第１の論理レベル変化点に続く第２の論理レ
ベル変化点に対応して、端子６１から入力されろ論理信
号レベルが１Ｈ”レベルより”Ｌ”レベルに変化すると
、ＰＭＯＳＴ１５．１６ 。
ベル変化点に対応して、端子６１から入力されろ論理信
号レベルが１Ｈ”レベルより”Ｌ”レベルに変化すると
、ＰＭＯＳＴ１５．１６ 。
１７のゲート電極における論理レベルはそれぞれインバ
ータ６、Ｎ Ａ Ｎ Ｄゲート８、ＮＡＮＤゲート１０
を介して、ケート１段分の遅延時間ｔｌ後″′Ｌ”レベ
ルより“Ｈ”レベルに変化する。またＮＨＯ３Ｔ１２の
ゲート電極の論理レベルはインバータ１を介して、ゲ−
ト１段分の遅延時間ｔｌ後１Ｌ”レベルより″′Ｈ゛レ
ベルに変化する。
ータ６、Ｎ Ａ Ｎ Ｄゲート８、ＮＡＮＤゲート１０
を介して、ケート１段分の遅延時間ｔｌ後″′Ｌ”レベ
ルより“Ｈ”レベルに変化する。またＮＨＯ３Ｔ１２の
ゲート電極の論理レベルはインバータ１を介して、ゲ−
ト１段分の遅延時間ｔｌ後１Ｌ”レベルより″′Ｈ゛レ
ベルに変化する。
ＮＨＯ８Ｔ１３のゲー）！［の論理レベルは端子６１か
ら入力さするＬ”レベルの論理信号とインバータ１の出
力がインバータ２を介して送られて（るゲート２段分の
遅れのＬ”レベルの論理信号とに対応してＮＯＲ，ゲー
ト３が”Ｌ”レベルよＶ″Ｈ“レベルになり、ゲート３
段分の遅延時間ｔ２後に１Ｌ″レベルよりＨ”レベルに
変化する。ＮＨＯ８Ｔ１４のゲート１僅の論理レベルは
端子６１から入力される′Ｌ”、レベルの論理信号とＮ
ＯＲゲート３の出力がインバータ４を介して送られて（
るゲート４段の遅れの１Ｌ”レベルの論理信号とに対応
してＮＯＲゲート５が”Ｌ”レベルより”Ｈ“レベルに
なり、ゲート５段分の遅延時間ｔ３後にＬ”レベル、Ｃ
ジ″Ｉ（“レベルに変化する。この結果、端子６１から
入力される第２の論理変化点に対して、ＰＭＯＳＴ１５
゜１６．１７はゲート１段分の遅延時間ｔｌ 後の同一
タイミングでオンからオフに切り換わり、８ＭＯＳＴ１
２はゲート１段分の遅延時間ｔｌ後にオフからオンに切
り換わり、ＮＭＯＳＴ１３はゲート３段分の遅延時間ｔ
ｚ後にオフからオンに切り換わり、ＮＭＯＳＴ１４はゲ
ート５段分の遅延時間ｔ３後にオフからオンに切り換わ
る。１１時間後にオンからオフあるいはオフからオンに
切り換わる過渡状態において、トランジスタ回路網１９
のＰＭＯＳＴ１５，１６，１７とトランジスタ回路網１
８の８ＭＯＳＴ１２が同時にオンするため貫通電流が流
れるが、トランジスタ回路網１Ｂのトランジスタの電流
能力を同じに設定すれば、貫通電流は１／３ に減少す
る。また、トランジスタ回路網１８の３つのトランジス
タがそれぞれ１１時間、１２時間、１３時間後に順次オ
フからオンに切り換わるため、負荷容量４５の電荷を放
電する放電電流のピーク値が１／３ に低減される。ま
た、この時端子６２には論理レベル”Ｌ”が出力される
。端子６１が′″Ｈ”レベルの時端子６２は”Ｈ”レベ
ルであり、端子６２が′Ｌ”レベルの時端子６２は”Ｌ
″ルベルあるから、との出力バッファ回路は正転の出力
を得るバッファ回路例である。
ら入力さするＬ”レベルの論理信号とインバータ１の出
力がインバータ２を介して送られて（るゲート２段分の
遅れのＬ”レベルの論理信号とに対応してＮＯＲ，ゲー
ト３が”Ｌ”レベルよＶ″Ｈ“レベルになり、ゲート３
段分の遅延時間ｔ２後に１Ｌ″レベルよりＨ”レベルに
変化する。ＮＨＯ８Ｔ１４のゲート１僅の論理レベルは
端子６１から入力される′Ｌ”、レベルの論理信号とＮ
ＯＲゲート３の出力がインバータ４を介して送られて（
るゲート４段の遅れの１Ｌ”レベルの論理信号とに対応
してＮＯＲゲート５が”Ｌ”レベルより”Ｈ“レベルに
なり、ゲート５段分の遅延時間ｔ３後にＬ”レベル、Ｃ
ジ″Ｉ（“レベルに変化する。この結果、端子６１から
入力される第２の論理変化点に対して、ＰＭＯＳＴ１５
゜１６．１７はゲート１段分の遅延時間ｔｌ 後の同一
タイミングでオンからオフに切り換わり、８ＭＯＳＴ１
２はゲート１段分の遅延時間ｔｌ後にオフからオンに切
り換わり、ＮＭＯＳＴ１３はゲート３段分の遅延時間ｔ
ｚ後にオフからオンに切り換わり、ＮＭＯＳＴ１４はゲ
ート５段分の遅延時間ｔ３後にオフからオンに切り換わ
る。１１時間後にオンからオフあるいはオフからオンに
切り換わる過渡状態において、トランジスタ回路網１９
のＰＭＯＳＴ１５，１６，１７とトランジスタ回路網１
８の８ＭＯＳＴ１２が同時にオンするため貫通電流が流
れるが、トランジスタ回路網１Ｂのトランジスタの電流
能力を同じに設定すれば、貫通電流は１／３ に減少す
る。また、トランジスタ回路網１８の３つのトランジス
タがそれぞれ１１時間、１２時間、１３時間後に順次オ
フからオンに切り換わるため、負荷容量４５の電荷を放
電する放電電流のピーク値が１／３ に低減される。ま
た、この時端子６２には論理レベル”Ｌ”が出力される
。端子６１が′″Ｈ”レベルの時端子６２は”Ｈ”レベ
ルであり、端子６２が′Ｌ”レベルの時端子６２は”Ｌ
″ルベルあるから、との出力バッファ回路は正転の出力
を得るバッファ回路例である。
第２図は、本発明の他の実施例によるＣＭＯＳ出力バッ
ファ回路を示す。図において、インバータ２１，２２．
２４，２６，２７．２８，３０゜３２とＮＯＲゲート２
９，３１とＮＡＮＤゲート２３．２５とを含むタイミン
グ制御回路３３と。
ファ回路を示す。図において、インバータ２１，２２．
２４，２６，２７．２８，３０゜３２とＮＯＲゲート２
９，３１とＮＡＮＤゲート２３．２５とを含むタイミン
グ制御回路３３と。
並列的に接続された３個のＮＭＯＳＴ３４．３５゜３６
を含むトランジスタ回路網４０と、並列的に接続された
３個のＰＭ０８Ｔ３７，３８，３９を含むトランジスタ
回路網４０とを備えており、こしＧ）（ＤＤｏ路ハＶＤ
ｏ ７３ 、！： Ｖｓｓ ７４又ハＧＮ Ｄ ト（０
間に構成され、４６は負荷容量である。
を含むトランジスタ回路網４０と、並列的に接続された
３個のＰＭ０８Ｔ３７，３８，３９を含むトランジスタ
回路網４０とを備えており、こしＧ）（ＤＤｏ路ハＶＤ
ｏ ７３ 、！： Ｖｓｓ ７４又ハＧＮ Ｄ ト（０
間に構成され、４６は負荷容量である。
次に動作について説明する。第２図において、端子６３
から入力される論理信号が“Ｌ”レベルよりＨ”レベル
に変わる第１の論理変化点を考えると、ＰＭ０８Ｔ３７
，３８．３９のゲート電極における論理レベルはそれぞ
れインバータ２７゜２８、ＮＯＲゲート２９及びインバ
ータ３ｏ、ＮＯＲゲート３１及びインバータ３２を介し
て、ゲート２段分の遅延時間ｔｌ後′″Ｌ”レベルより
′Ｈ”レベルに変化する。また、ＮＭＯＳＴ３４のゲー
ト′ＩＪｌ極の論理レベルはインバータ２１゜２２を介
して、ゲート２段分の遅延時間ｔｌ後に′″Ｌ“レベル
より＠Ｈ”レベルに変化する。
から入力される論理信号が“Ｌ”レベルよりＨ”レベル
に変わる第１の論理変化点を考えると、ＰＭ０８Ｔ３７
，３８．３９のゲート電極における論理レベルはそれぞ
れインバータ２７゜２８、ＮＯＲゲート２９及びインバ
ータ３ｏ、ＮＯＲゲート３１及びインバータ３２を介し
て、ゲート２段分の遅延時間ｔｌ後′″Ｌ”レベルより
′Ｈ”レベルに変化する。また、ＮＭＯＳＴ３４のゲー
ト′ＩＪｌ極の論理レベルはインバータ２１゜２２を介
して、ゲート２段分の遅延時間ｔｌ後に′″Ｌ“レベル
より＠Ｈ”レベルに変化する。
ＰＭＯＳＴ３５のゲート電極の論理レベルは端子６３か
ら入力される”１（”レベルの論理信号とインバータ２
１．２２を介して送られ−〔（るゲート２段分の遅れの
Ｈ“レベルの論理信号とに対応してＮＡＮＤゲ７ト２３
が”Ｈ”レベルエフ″′Ｌ°。
ら入力される”１（”レベルの論理信号とインバータ２
１．２２を介して送られ−〔（るゲート２段分の遅れの
Ｈ“レベルの論理信号とに対応してＮＡＮＤゲ７ト２３
が”Ｈ”レベルエフ″′Ｌ°。
レベルになり、さらにインバータ２４で反転出力してゲ
ート４段分の遅延時間ｔ２後に”Ｌ”レベルエフ″Ｉ（
”レベルに変化する。ＰＭＯＳＴ３６のゲート電極の論
理レベルは端子６３から入力される′Ｈ“レベルの論理
信号とインバータ２４から送られてくるゲート４段分の
遅れの”Ｈ”レベルの論理信号とくに対応してＮＡＮＤ
ゲート２５カ’ Ｈ”レベルより”Ｌ″レベルなり、さ
らにインバータ２６で反転出力して、ゲート６段の遅延
時°間ｔ３ 後に”Ｌ”レベルより“Ｈ”レベルに変化
する。この結果、端子６３から入力される第第１の論理
変化点に対して、ＰＭＯＳＴ３７゜３８．３９はゲート
２段分の遅延時間１１後の同一タイミングでオンからオ
フに切り換わり、ＮＭＯＳＴ３４はゲート２段分の遅延
時間１１後オフからオンに切り換わり、ＮＭＯＳＴ３５
はゲート４段分の遅延時間ｔ２後にオフからオンに切換
わり、ＮＭＯＳＴ３６はゲート６段分の遅延時間ｔ３後
にオフからオンに切り換わる。１１時間後にオンからオ
フあるいはオフからオンに切り換わる過渡状態において
、トランジスタ回路網４１のＰＭＯＳＴ３７，３８．３
９とトランジスタ回路網４０のＮＭＯＳＴ３４が同時に
オンするため貫通電流が流れるが、トランジスタ回路網
４０のトランジスタの電流能力を同じに設定丁れば、貫
通電流は１／３ に減少する。また、トランジスタ回路
網４００３つのトランジスタがそれぞれ１１時間、１２
時間、１３時間後に順次オフからオンに切り換わるため
、負荷容量４６の′電荷を放電する放電電流のピーク値
は１／３ に低減される。また、この時端子６４には論
理レベル″′Ｌ”が出力される。
ート４段分の遅延時間ｔ２後に”Ｌ”レベルエフ″Ｉ（
”レベルに変化する。ＰＭＯＳＴ３６のゲート電極の論
理レベルは端子６３から入力される′Ｈ“レベルの論理
信号とインバータ２４から送られてくるゲート４段分の
遅れの”Ｈ”レベルの論理信号とくに対応してＮＡＮＤ
ゲート２５カ’ Ｈ”レベルより”Ｌ″レベルなり、さ
らにインバータ２６で反転出力して、ゲート６段の遅延
時°間ｔ３ 後に”Ｌ”レベルより“Ｈ”レベルに変化
する。この結果、端子６３から入力される第第１の論理
変化点に対して、ＰＭＯＳＴ３７゜３８．３９はゲート
２段分の遅延時間１１後の同一タイミングでオンからオ
フに切り換わり、ＮＭＯＳＴ３４はゲート２段分の遅延
時間１１後オフからオンに切り換わり、ＮＭＯＳＴ３５
はゲート４段分の遅延時間ｔ２後にオフからオンに切換
わり、ＮＭＯＳＴ３６はゲート６段分の遅延時間ｔ３後
にオフからオンに切り換わる。１１時間後にオンからオ
フあるいはオフからオンに切り換わる過渡状態において
、トランジスタ回路網４１のＰＭＯＳＴ３７，３８．３
９とトランジスタ回路網４０のＮＭＯＳＴ３４が同時に
オンするため貫通電流が流れるが、トランジスタ回路網
４０のトランジスタの電流能力を同じに設定丁れば、貫
通電流は１／３ に減少する。また、トランジスタ回路
網４００３つのトランジスタがそれぞれ１１時間、１２
時間、１３時間後に順次オフからオンに切り換わるため
、負荷容量４６の′電荷を放電する放電電流のピーク値
は１／３ に低減される。また、この時端子６４には論
理レベル″′Ｌ”が出力される。
次に、前記第１の論理レベル変化点に続（第２の論理レ
ベル変化点に対応して、端子６３から入力される論理信
号レベルがＨ”レベルＬｖ′″Ｌ”レベルに変化すると
、ＮＭＯＳＴ３４．３．５ 。
ベル変化点に対応して、端子６３から入力される論理信
号レベルがＨ”レベルＬｖ′″Ｌ”レベルに変化すると
、ＮＭＯＳＴ３４．３．５ 。
３６のゲート電極における論理レベルはそれぞれインバ
ータ２１，２２．ＮＡＮＤゲート２３及びインバータ２
４、ＮＡＮＤゲート２５及びインバータ２６を介して、
ゲート２段分の遅延時間ｔｌ後”Ｈ”レベルより４Ｌ”
レベルに変化する。また、ＰＭＯＳＴ３７のゲート電極
の論理レベルはインバータ２７．２８を介し、ゲート２
段分の遅延時間ｔｌ 後”Ｈ”レベルより′″Ｌ”レベ
ルに変化するＰＭＯＳＴ３Ｂのゲート電極の論理レベル
は端子６３から入力される′″Ｌ“レベルの論理信号と
インバータ２７．２８を介して送られてくるゲート２段
分の遅れの”Ｌ”レベルの論理信号として対応してＮ０
ｆｌ−ゲート２９が′″Ｌ”レベルよりＨ”レベルにな
り、さらにインバータ３ｏで反転出力してゲート４段分
の遅延時間ｔ２後にＨ”レベルニジＬ“レベルＩｃ 変
化ｆる。
ータ２１，２２．ＮＡＮＤゲート２３及びインバータ２
４、ＮＡＮＤゲート２５及びインバータ２６を介して、
ゲート２段分の遅延時間ｔｌ後”Ｈ”レベルより４Ｌ”
レベルに変化する。また、ＰＭＯＳＴ３７のゲート電極
の論理レベルはインバータ２７．２８を介し、ゲート２
段分の遅延時間ｔｌ 後”Ｈ”レベルより′″Ｌ”レベ
ルに変化するＰＭＯＳＴ３Ｂのゲート電極の論理レベル
は端子６３から入力される′″Ｌ“レベルの論理信号と
インバータ２７．２８を介して送られてくるゲート２段
分の遅れの”Ｌ”レベルの論理信号として対応してＮ０
ｆｌ−ゲート２９が′″Ｌ”レベルよりＨ”レベルにな
り、さらにインバータ３ｏで反転出力してゲート４段分
の遅延時間ｔ２後にＨ”レベルニジＬ“レベルＩｃ 変
化ｆる。
ＮＭＯＳＴ３９のゲート電極の論理レベルは端子６３か
ら入力される′″Ｌ“レベルの論理信号とインバータ３
０から送られてくるゲート４段分の遅れの“Ｌ”レベル
の論理信号とに対応してＮＯＲゲート３１が″’Ｌ″レ
ベルより“Ｈ″レベルニナリさらにインバータ３２で反
転出力してゲート６段分の遅延時間ｔ３後に′Ｈ”レベ
ルニジＬ”レベルに変化する。この結果、端子６３から
入力される第２の論理変化点に対して、ＮＭＯＳＴ３４
．３５，３６はゲート２段分の遅延時間ｔｌ後の同一タ
イミングでオンからオフに切り換わり、ＰＭＯＳＴ３７
はゲート２段分の遅延時間ｔｌ後にオフからオンに切夕
換わり％ＰＭＯＳＴ３８はゲート４段分の遅延時間ｔ２
後にオフからオンに切り換わり、ＰＭＯＳＴ３９はゲー
ト６段分の遅延時間ｔ３後にオフからオンに切り換わる
。１１時間後にオンからオフあるいはオフからオンに切
換わろ過渡状態において、トランジスタ回路網４ｏのＮ
ＭＯＳＴ３４．３５．３６とトランジスタ回路網４１の
ＰＭＯＳＴ３７が同時にオンするため貫通電流が流れる
が、トランジスタ回路網４１のトランジスタの１を流能
力を同じに設定子れば、貫通電流は１／３ に減少する
。また、トランジスタ回路網４１の３つのトランジスタ
がそれぞｎ １２時間・ １２時間・ ｔ３時間後にｊ
＠次オフからオンに切Ｖ換わるため、負荷容量４６に電
荷を充電電流のピーク値が１７３ に低減される。また
、この時端子６４には論理レベル”Ｈ”が出力される。
ら入力される′″Ｌ“レベルの論理信号とインバータ３
０から送られてくるゲート４段分の遅れの“Ｌ”レベル
の論理信号とに対応してＮＯＲゲート３１が″’Ｌ″レ
ベルより“Ｈ″レベルニナリさらにインバータ３２で反
転出力してゲート６段分の遅延時間ｔ３後に′Ｈ”レベ
ルニジＬ”レベルに変化する。この結果、端子６３から
入力される第２の論理変化点に対して、ＮＭＯＳＴ３４
．３５，３６はゲート２段分の遅延時間ｔｌ後の同一タ
イミングでオンからオフに切り換わり、ＰＭＯＳＴ３７
はゲート２段分の遅延時間ｔｌ後にオフからオンに切夕
換わり％ＰＭＯＳＴ３８はゲート４段分の遅延時間ｔ２
後にオフからオンに切り換わり、ＰＭＯＳＴ３９はゲー
ト６段分の遅延時間ｔ３後にオフからオンに切り換わる
。１１時間後にオンからオフあるいはオフからオンに切
換わろ過渡状態において、トランジスタ回路網４ｏのＮ
ＭＯＳＴ３４．３５．３６とトランジスタ回路網４１の
ＰＭＯＳＴ３７が同時にオンするため貫通電流が流れる
が、トランジスタ回路網４１のトランジスタの１を流能
力を同じに設定子れば、貫通電流は１／３ に減少する
。また、トランジスタ回路網４１の３つのトランジスタ
がそれぞｎ １２時間・ １２時間・ ｔ３時間後にｊ
＠次オフからオンに切Ｖ換わるため、負荷容量４６に電
荷を充電電流のピーク値が１７３ に低減される。また
、この時端子６４には論理レベル”Ｈ”が出力される。
端子６３ｉｒ”Ｈ“レベルの時、端子６４は′Ｌ”レベ
ルであり、端子６３が＃ Ｌ ＠ｌレベルの時端子６４
は″Ｈ°レベルであるから、この出力バラフッ回路は反
転の出力を得るバッファ回路例である。
ルであり、端子６３が＃ Ｌ ＠ｌレベルの時端子６４
は″Ｈ°レベルであるから、この出力バラフッ回路は反
転の出力を得るバッファ回路例である。
なお、並列的に接続されたトランジスタ回路網のトラン
ジスタ個数がＰＭＯＳＴもＮＭＯＳＴとを３個の例につ
いて述べたが、並列的に接続されたトランジスタの数は
３１１Ｉに限定されるものではなめ。
ジスタ個数がＰＭＯＳＴもＮＭＯＳＴとを３個の例につ
いて述べたが、並列的に接続されたトランジスタの数は
３１１Ｉに限定されるものではなめ。
以上説明した工うに本発明は、並列的に複数個に分割す
るＰ Ｍ ＯＳ ）う／ジスタ回路網と、並列的に複数
個に分１１１−″５″るＮＭＯＳ）ランジスタ回路網を
含む半導体集積回路にＨいて、前記ＰＭＯＳトランジス
タ回路網及び前記ＮＭＯＳ）、ランジスタ回路網に対す
る。論理レベル変化点に対応するタイミングを制御調整
する制御回路とを組合せて、前記タイミングに対応して
生起する。前記ＰＭＯＳトランジスタ回路網及びＮＭＯ
Ｓトランジスタ回路網の共通接続点に接続される負荷容
量における電荷の充放電電流のピーク値を低減させ、か
つ貫通電流をも低減させ、隣接するアナログ系回路等に
対する雑音による機能陣害を著しく軽減することができ
る効果がある。
るＰ Ｍ ＯＳ ）う／ジスタ回路網と、並列的に複数
個に分１１１−″５″るＮＭＯＳ）ランジスタ回路網を
含む半導体集積回路にＨいて、前記ＰＭＯＳトランジス
タ回路網及び前記ＮＭＯＳ）、ランジスタ回路網に対す
る。論理レベル変化点に対応するタイミングを制御調整
する制御回路とを組合せて、前記タイミングに対応して
生起する。前記ＰＭＯＳトランジスタ回路網及びＮＭＯ
Ｓトランジスタ回路網の共通接続点に接続される負荷容
量における電荷の充放電電流のピーク値を低減させ、か
つ貫通電流をも低減させ、隣接するアナログ系回路等に
対する雑音による機能陣害を著しく軽減することができ
る効果がある。
ｉ１図は、本発明の一実施例を示す回路図、第２図は１
本発明の他の実施例を示す回路図、第３図１３）は、従
来のＣＭ ＯＳ出力バッファ回路のブロック図、 ＄
３図（ｂｌは同図（ａ）のトランジスタレベル回路図で
ある。 １，３，６，７，９，２１，２２，２４，２７゜２８．
３０，３２，５１．５２・・・・・・インバータ、３．
５，２９．３−１・・・・・・ＮＯ几ゲート、８，９゜
２３．２５・・・・・・Ｎ ＡＮＤゲート、 １２，１
３゜１４．３４，３５，３６，５３，５５・・・・・・
ＮＭＯＳトランジスタ、１５，１６，１７，３７，３８
゜３９．５４，５６・・・・・・ＰＭＯＳ）ランジスタ
、１１．３３・−・・・タイミング制御回路、１８．１
９゜４０．４１・−・・・・トランジスタ回路網、４５
．４６゜４７・・・・・・負荷容量、６１，６３．６５
・・・・・・入力端子、６２，６４．６６・・・・・・
出力端子、７１，７３゜７５・・・・・・高レベル電源
電圧、７２７７４．７６・・・・・・低レベル電源電圧
又は接地電位。 Ｐｌ 図 第２ 図
本発明の他の実施例を示す回路図、第３図１３）は、従
来のＣＭ ＯＳ出力バッファ回路のブロック図、 ＄
３図（ｂｌは同図（ａ）のトランジスタレベル回路図で
ある。 １，３，６，７，９，２１，２２，２４，２７゜２８．
３０，３２，５１．５２・・・・・・インバータ、３．
５，２９．３−１・・・・・・ＮＯ几ゲート、８，９゜
２３．２５・・・・・・Ｎ ＡＮＤゲート、 １２，１
３゜１４．３４，３５，３６，５３，５５・・・・・・
ＮＭＯＳトランジスタ、１５，１６，１７，３７，３８
゜３９．５４，５６・・・・・・ＰＭＯＳ）ランジスタ
、１１．３３・−・・・タイミング制御回路、１８．１
９゜４０．４１・−・・・・トランジスタ回路網、４５
．４６゜４７・・・・・・負荷容量、６１，６３．６５
・・・・・・入力端子、６２，６４．６６・・・・・・
出力端子、７１，７３゜７５・・・・・・高レベル電源
電圧、７２７７４．７６・・・・・・低レベル電源電圧
又は接地電位。 Ｐｌ 図 第２ 図
Claims (1)
- ｍ（１より大きい整数）個のＰチャネルＭＯＳトランジ
スタのソース電極及びドレイン電極がそれぞれ共通に接
続された第１のトランジスタ回路網と、ｎ（１より大き
い整数）個のＮチャネルＭＯＳトランジスタのソース電
極及びドレイン電極がそれぞれ共通に接続された第２の
トランジスタ回路網と、信号入力の論理レベル変化に対
応するタイミングをそれぞれｔｉ（ｉ＝１、２、３、…
、ｍ；ｔ＿１＜ｔ＿２＜ｔ＿３＜・・・・＜ｔ＿ｍ）時
間遅延させたｍ個の出力を有する第１のタイミング制御
信号と前記信号入力の論理レベル変化に対応するタイミ
ングをそれぞれＴ＿ｊ（ｊ＝１、２、３、…、ｎ；Ｔ＿
１＜Ｔ＿２＜Ｔ＿３＜・・・・＜Ｔ＿ｎ）時間遅延させ
たｎ個の出力を有する第２のタイミング制御信号とを設
定するタイミング制御回路とを有し、前記第１のトラン
ジスタ回路網と前記第２のトランジスタ回路網とが第１
の電源と第２の電源との間に直列に接続され、前記タイ
ミング制御回路の前記第１のタイミング制御信号のｍ個
の出力がそれぞれ前記第１のトランジスタ回路網のｍ個
のトランジスタのゲート電極に入力され、前記タイミン
グ制御回路の前記第２のタイミング制御信号のｎ個の出
力がそれぞれ前記第２のトランジスタ回路網のｎ個のト
ランジスタのゲート電極に入力され、前記第１のトラン
ジスタ回路網と前記第２のトランジスタ回路網の共通接
続点から出力端子が取り出されていることを特徴とする
出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010418A JPS62168419A (ja) | 1986-01-20 | 1986-01-20 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010418A JPS62168419A (ja) | 1986-01-20 | 1986-01-20 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62168419A true JPS62168419A (ja) | 1987-07-24 |
Family
ID=11749597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61010418A Pending JPS62168419A (ja) | 1986-01-20 | 1986-01-20 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62168419A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487492B1 (ko) * | 1997-08-26 | 2005-08-04 | 삼성전자주식회사 | 동적구동회로의출력제어방법 |
-
1986
- 1986-01-20 JP JP61010418A patent/JPS62168419A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487492B1 (ko) * | 1997-08-26 | 2005-08-04 | 삼성전자주식회사 | 동적구동회로의출력제어방법 |
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