JPS60217729A - 論理デ−タ伝送バスの予負荷回路 - Google Patents
論理デ−タ伝送バスの予負荷回路Info
- Publication number
- JPS60217729A JPS60217729A JP60036251A JP3625185A JPS60217729A JP S60217729 A JPS60217729 A JP S60217729A JP 60036251 A JP60036251 A JP 60036251A JP 3625185 A JP3625185 A JP 3625185A JP S60217729 A JPS60217729 A JP S60217729A
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- JP
- Japan
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- transistor
- preload
- gate
- power supply
- circuit
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
- G06F13/4077—Precharging or discharging
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
データ送信器をデータ受信器に接続するバスでのデータ
の伝送は、一般に高速度で作動する論理信号処理回路中
で各送信−受信サイクルにおいて２つの段階で行われる
。すなわち、第１の段階では送信器がデータを準備し、
受信器が新しいデータ受信の準備をする。第２の段階で
は、データが駆動段によりバスに印加され、受信器に受
信される。
の伝送は、一般に高速度で作動する論理信号処理回路中
で各送信−受信サイクルにおいて２つの段階で行われる
。すなわち、第１の段階では送信器がデータを準備し、
受信器が新しいデータ受信の準備をする。第２の段階で
は、データが駆動段によりバスに印加され、受信器に受
信される。
データは、“０”または“１”のレベルの論理信号によ
り処理される。レベル“０″は論理的には電圧零と定め
られ、レベル“１”は論理給電圧Ｖ、ｄ（約５ボルト）
に等しいと定められている。
り処理される。レベル“０″は論理的には電圧零と定め
られ、レベル“１”は論理給電圧Ｖ、ｄ（約５ボルト）
に等しいと定められている。
しかしながら、例えばＮＭＯ８（Ｎチャンネルの金属−
酸化物一半導体）の場合の如く実際には、レベル“０”
は、回路のＮチャンネルＭＯ３）ランジスクのしきい電
圧■、と０との間の電圧値であって、レベル“′１”は
、Ｖｔと５ボルトとの間の電圧でありうる。
酸化物一半導体）の場合の如く実際には、レベル“０”
は、回路のＮチャンネルＭＯ３）ランジスクのしきい電
圧■、と０との間の電圧値であって、レベル“′１”は
、Ｖｔと５ボルトとの間の電圧でありうる。
大部分の場合、特にＮＭＯ３技術の場合には、バスとデ
ータ受信器の励振段の構成は、バス導体を１から００状
態に移行するのが０から１の状態に移行するよりもずっ
と速くなるようになっている。
ータ受信器の励振段の構成は、バス導体を１から００状
態に移行するのが０から１の状態に移行するよりもずっ
と速くなるようになっている。
その理由は、バス上のデータ量を増大するために、バス
導体予負荷回路により、すべての導体を状態１と定義す
るのにちょうど十分な或いは実質的に状態１に等しい電
圧レベルにするよう構成しているからであり、この状態
は第１段階すなわち伝送準備段階の間保持される。これ
は、この第１段階が第２段階（いわゆる伝送段階）より
も長期間であり、すなわち第１段階は、例えば、その結
果、伝送すべき計算の実行に対応するからである。
導体予負荷回路により、すべての導体を状態１と定義す
るのにちょうど十分な或いは実質的に状態１に等しい電
圧レベルにするよう構成しているからであり、この状態
は第１段階すなわち伝送準備段階の間保持される。これ
は、この第１段階が第２段階（いわゆる伝送段階）より
も長期間であり、すなわち第１段階は、例えば、その結
果、伝送すべき計算の実行に対応するからである。
第２段階（伝送の実行）では、状態１に移行すべき導体
は既に、或いは実質的に既に状態１となっており、状態
ゼロに移行すべき導体は急速にゼロとされる。このよう
にサイクルの第２段階は導体が状態１から状態ゼロに移
行するのに必要な時間に対応する最小の期間を有し、こ
の期間は極めて短期間でありうる。
は既に、或いは実質的に既に状態１となっており、状態
ゼロに移行すべき導体は急速にゼロとされる。このよう
にサイクルの第２段階は導体が状態１から状態ゼロに移
行するのに必要な時間に対応する最小の期間を有し、こ
の期間は極めて短期間でありうる。
第１図は、予負荷を備えたデータ伝送システムの構成を
示している。データ送信器はＥＤで示され、データ伝送
バスの導体Ｃ１、Ｃ２、Ｃ３、Ｃ４上に各々伝送すべき
データｄ１、ｄ２、ｄ３、ｄ４を送信する。これらのデ
ータはデータ受信器ＲＤに伝送される。
示している。データ送信器はＥＤで示され、データ伝送
バスの導体Ｃ１、Ｃ２、Ｃ３、Ｃ４上に各々伝送すべき
データｄ１、ｄ２、ｄ３、ｄ４を送信する。これらのデ
ータはデータ受信器ＲＤに伝送される。
バスの駆動段ＤＲは、送信器ＥＤの出力とバスの導体と
の間に接続される。この駆動段は例えば、各導体毎にデ
ータ出力と伝送命令信号とを受けるゲートと、該ゲート
により制御され、ゲートＥＴの出力の状態に従って、対
応する導体をアースに接続し或いはアースから絶縁する
ＭＯＳ）ランジスタとを備えている。
の間に接続される。この駆動段は例えば、各導体毎にデ
ータ出力と伝送命令信号とを受けるゲートと、該ゲート
により制御され、ゲートＥＴの出力の状態に従って、対
応する導体をアースに接続し或いはアースから絶縁する
ＭＯＳ）ランジスタとを備えている。
伝送命令信号は、データ伝送の各サイクルの伝送段階（
ｂ）（第２段階）の間は論理レベル１である。
ｂ）（第２段階）の間は論理レベル１である。
次いぞ、各サイクルの予負荷段階（ａ）（第１段階）の
間はレベル１である、予負荷命令信号ａによって制御さ
れる予負荷回路ＰＲによって、バスの各導体を論理状態
１の近傍に予負荷することができる。段階ａおよびｂは
離間し且つ正確に補完的である。
間はレベル１である、予負荷命令信号ａによって制御さ
れる予負荷回路ＰＲによって、バスの各導体を論理状態
１の近傍に予負荷することができる。段階ａおよびｂは
離間し且つ正確に補完的である。
第１図に示した先行技術の例においては、予負荷回路は
、予負荷すべきバスの各導体に対して、アースと正との
間の給電電圧■ｄｄの間に直列に３つのＮチャンネルＭ
Ｏ３）ランジスタ１．２及び３を備える。予負荷される
べき導体は、第２および第３トランジスタ２及び３の間
に接続されている（第３トランジスタは更に■ｄｄに接
続され、そのゲートで予負荷命令信号ａを受ける）。第
１及び第２トランジスタはそれらのゲートがドレインに
接続している。
、予負荷すべきバスの各導体に対して、アースと正との
間の給電電圧■ｄｄの間に直列に３つのＮチャンネルＭ
Ｏ３）ランジスタ１．２及び３を備える。予負荷される
べき導体は、第２および第３トランジスタ２及び３の間
に接続されている（第３トランジスタは更に■ｄｄに接
続され、そのゲートで予負荷命令信号ａを受ける）。第
１及び第２トランジスタはそれらのゲートがドレインに
接続している。
このような構成の従来技術では予負荷期間が始まるとす
ぐに、第３トランジスタ３は導通し、静的には出力と同
じく人力にふいても高インピーダンス状態の導体によっ
て示されるキャパシティ（寄生的であるか否かにかかわ
らず〉をチャージする状態となる。チャージが高速であ
るように、すなわち導体が所望の予負荷電圧に急速度で
到達するように、第３トランジスタ３は比較的大きなも
のであるべきことが好ましい。導体上の電圧が２■、（
第１および第２トランジスタｌ及び２の和）に達すると
、第１および第２トランジスタは導通状態となり、バス
の導体上の予負荷電圧２■、で安定するようになる。こ
れで、予負荷は終了する。
ぐに、第３トランジスタ３は導通し、静的には出力と同
じく人力にふいても高インピーダンス状態の導体によっ
て示されるキャパシティ（寄生的であるか否かにかかわ
らず〉をチャージする状態となる。チャージが高速であ
るように、すなわち導体が所望の予負荷電圧に急速度で
到達するように、第３トランジスタ３は比較的大きなも
のであるべきことが好ましい。導体上の電圧が２■、（
第１および第２トランジスタｌ及び２の和）に達すると
、第１および第２トランジスタは導通状態となり、バス
の導体上の予負荷電圧２■、で安定するようになる。こ
れで、予負荷は終了する。
第１段階の終了後は、第３トランジスタは遮断形態にさ
れ、バス導体は負荷された状態にとどまる。ｂの段階で
、データが駆動段から印加される。
れ、バス導体は負荷された状態にとどまる。ｂの段階で
、データが駆動段から印加される。
こうした予負荷回路の主な不都合な点は、バス導体が所
定の予負荷電圧（上記の例では２ｖｔであるが、■、ま
たは３Ｖ、等の他の値でありうる）に到達した瞬間から
、予負荷段階ａの間第３トランジスタが導通状態である
ので大きな電力消費が生ずる点にある。もしバス導体が
すでにレベル１であれば、この電力消費は予負荷の期間
中化じている。３２本の導体を持つバスの場合には上記
の現象が３２のトランジスタに同時に起り、そのため、
かなり大きな電力消費となる。一方、一般的には、いろ
いろな手段により回路の消費電力を減少する試みがなさ
れている。
定の予負荷電圧（上記の例では２ｖｔであるが、■、ま
たは３Ｖ、等の他の値でありうる）に到達した瞬間から
、予負荷段階ａの間第３トランジスタが導通状態である
ので大きな電力消費が生ずる点にある。もしバス導体が
すでにレベル１であれば、この電力消費は予負荷の期間
中化じている。３２本の導体を持つバスの場合には上記
の現象が３２のトランジスタに同時に起り、そのため、
かなり大きな電力消費となる。一方、一般的には、いろ
いろな手段により回路の消費電力を減少する試みがなさ
れている。
本発明は予負荷段階での電力消費を最小にする新規な予
負荷回路を提供するものである。
負荷回路を提供するものである。
このような回路は、予負荷すべき各導体毎に、２つの給
電端子と、予負荷すべきバス導体に接続すべき出力端子
と、予負荷命令人力と、予負荷禁止入力とを備えている
。
電端子と、予負荷すべきバス導体に接続すべき出力端子
と、予負荷命令人力と、予負荷禁止入力とを備えている
。
本発明に従う回路は次のように構成されている。
すなわち、第１トランジスタは第１給電端子と出力端子
との間に接続され、第２トランジスタは第１トランジス
タのゲートと第３トランジスタのソースとの間に接続さ
れ、そのゲートは予負荷命令入力によって制御される。
との間に接続され、第２トランジスタは第１トランジス
タのゲートと第３トランジスタのソースとの間に接続さ
れ、そのゲートは予負荷命令入力によって制御される。
そして、第３トランジスタは第１給電端子に接続され、
第４トランジスタは第１トランジスタのゲートと第２給
電端子との間に接続され、そのゲートは予負荷禁止入力
に接続しており、更に少なくとも第５トランジスタが第
３トランジスタのソースと第２給電端子との間に直列に
接続され、そのゲートは出力端子に接続するよう構成さ
れている。
第４トランジスタは第１トランジスタのゲートと第２給
電端子との間に接続され、そのゲートは予負荷禁止入力
に接続しており、更に少なくとも第５トランジスタが第
３トランジスタのソースと第２給電端子との間に直列に
接続され、そのゲートは出力端子に接続するよう構成さ
れている。
好ましくは、第６トランジスタが第５トランジスタと該
給電端子との間に接続され、この第６トランジスタはそ
のドレインがゲートと接続している。
給電端子との間に接続され、この第６トランジスタはそ
のドレインがゲートと接続している。
第３トランジスタは、グツドがソースと接続しているデ
プレッション形トランジスタ（しきい電圧が負）である
ことが好ましい。
プレッション形トランジスタ（しきい電圧が負）である
ことが好ましい。
本発明の他の特徴および利点は以下の添付の図面を参照
してなされる本発明の実施例による記載によってより明
確となろう。
してなされる本発明の実施例による記載によってより明
確となろう。
第２図は本発明実施例に従う回路のプロ、ｙり図であり
、この回路は第１図に示した３つの予負荷トランジスタ
を有するグループの各々と代替すべきものである。
、この回路は第１図に示した３つの予負荷トランジスタ
を有するグループの各々と代替すべきものである。
図示の回路は次のようなエレメントを備えている。すな
わち、この回路は６つのトランジスタ、第１トランジス
タＮ１、第２トランジスタＮ２、第３トランジスタＤ３
、第４トランジスタＮ９、第５トランジスタＮ５および
第６トランジスタＮ６を備え、これらのトランジスタは
ＮチャンネルＭＯＳトランジスタ（本実施例の回路はＮ
ＭＯＳ技術に特に適用したものであるから）である。第
３トランジスタＤ３はデプレション形トランジスタであ
り、そのしきい電圧は負であるが、他のトランジスタＮ
１、Ｎ２、Ｎ４、Ｎ６、Ｎ６はしきい電圧が正の通常の
トランジスタであり、こうした構成は予負荷すべきバス
を含む同一の集積回路チップ上に同時に形成されたすべ
てのトランジスタについても同様である。
わち、この回路は６つのトランジスタ、第１トランジス
タＮ１、第２トランジスタＮ２、第３トランジスタＤ３
、第４トランジスタＮ９、第５トランジスタＮ５および
第６トランジスタＮ６を備え、これらのトランジスタは
ＮチャンネルＭＯＳトランジスタ（本実施例の回路はＮ
ＭＯＳ技術に特に適用したものであるから）である。第
３トランジスタＤ３はデプレション形トランジスタであ
り、そのしきい電圧は負であるが、他のトランジスタＮ
１、Ｎ２、Ｎ４、Ｎ６、Ｎ６はしきい電圧が正の通常の
トランジスタであり、こうした構成は予負荷すべきバス
を含む同一の集積回路チップ上に同時に形成されたすべ
てのトランジスタについても同様である。
回路の給電端子をＡ（正電圧■１．）およびＭ（基準電
位零のアース）で示す。
位零のアース）で示す。
予負荷命令人力をａで示し、同時に、この入力が論理レ
ベルｌにされる予負荷段階もａとして示す。
ベルｌにされる予負荷段階もａとして示す。
この例では予負荷禁止入力を五で示し。これは原則的に
は予負荷命令信号と相補的な信号を受けるが、しかしな
がら、予負荷段階と離間しているならば他の信号も受信
可能であることを理解しなければならない。例えば、禁
止人力五は、第１図を参照して説明したデータ伝送命令
信号すを受信することもできる。
は予負荷命令信号と相補的な信号を受けるが、しかしな
がら、予負荷段階と離間しているならば他の信号も受信
可能であることを理解しなければならない。例えば、禁
止人力五は、第１図を参照して説明したデータ伝送命令
信号すを受信することもできる。
次いで、回路の出力はＳで示され、予負荷すべき導体Ｃ
に接続している。
に接続している。
導体Ｃは、その固有キャパシタンスと、それが接続され
る装置（図示せず）のキャパシタンス（例えば第１図の
データ受信器のＭＯＳ）ランジスタのゲートのギヤパシ
タンス）を表わす等価キャパシタＣ（破線の）でもって
示されている。
る装置（図示せず）のキャパシタンス（例えば第１図の
データ受信器のＭＯＳ）ランジスタのゲートのギヤパシ
タンス）を表わす等価キャパシタＣ（破線の）でもって
示されている。
この回路の作動は次のとおりである。すなわち、予負荷
段階の初期では、トランジスタＮ２が導通し、一方、デ
プレション形トランジスタＤ３は当然常に導通している
。この結果、トランジスタＮ。
段階の初期では、トランジスタＮ２が導通し、一方、デ
プレション形トランジスタＤ３は当然常に導通している
。この結果、トランジスタＮ。
が導通し、バス導体Ｃの電位はその等価キャパシタの漸
次の充電によって高くなる。
次の充電によって高くなる。
バス導体Ｃの電位がトランジスタＮ、およびＮ６のしき
い電圧の和より小の場合には、トランジスタＮ５、ＮＩ
、は導通しない。
い電圧の和より小の場合には、トランジスタＮ５、ＮＩ
、は導通しない。
バス導体Ｃの電位が電圧２Ｖ、に到達すると、トランジ
スタＮ５、Ｎ６は導通し、この予負荷電圧２Ｖｔに導体
Ｃの電位を安定される。これ以降、トランジスタＤ３の
ソースとトランジスタＮ２のソースとの接合点を０１
トランジスタＮ２のドレインとトランジスタＮ、のゲー
トとの接合点をＨとすると、接合点Ｇは実際上電位２Ｖ
、となり、（Ｎ２は導通しているので）接合点Ｈはこの
値に従い、トランジスタＮ１はそのゲート電圧がそのソ
ース電圧を実際上越えないので、トランジスタＮ、は遮
断状態となる。
スタＮ５、Ｎ６は導通し、この予負荷電圧２Ｖｔに導体
Ｃの電位を安定される。これ以降、トランジスタＤ３の
ソースとトランジスタＮ２のソースとの接合点を０１
トランジスタＮ２のドレインとトランジスタＮ、のゲー
トとの接合点をＨとすると、接合点Ｇは実際上電位２Ｖ
、となり、（Ｎ２は導通しているので）接合点Ｈはこの
値に従い、トランジスタＮ１はそのゲート電圧がそのソ
ース電圧を実際上越えないので、トランジスタＮ、は遮
断状態となる。
その結果、トランジスタＮ１では電流消費はなく、最悪
でもトランジスタＮ３、Ｎ６、Ｎ６といった極めて小さ
な寸法であり、電力消費が少なく、更に導体Ｃ上の電圧
２Ｖ、によってはほとんど導通状態とならないようなト
ランジスタしが含まない分岐回路においてのみ電力消費
がみられる。一方、トランジスタＮ１は、高速度の予負
荷を行うため大寸法であり、大きな導通性をもつ必要が
ある。
でもトランジスタＮ３、Ｎ６、Ｎ６といった極めて小さ
な寸法であり、電力消費が少なく、更に導体Ｃ上の電圧
２Ｖ、によってはほとんど導通状態とならないようなト
ランジスタしが含まない分岐回路においてのみ電力消費
がみられる。一方、トランジスタＮ１は、高速度の予負
荷を行うため大寸法であり、大きな導通性をもつ必要が
ある。
予負荷段階の最後には、トランジスタＮ２は遮断しくそ
のゲート上に予負荷命令信号が消滅する）、トランジス
タＮ１ は遮断状態に止まる。
のゲート上に予負荷命令信号が消滅する）、トランジス
タＮ１ は遮断状態に止まる。
次の補完的な段階（ｉまたはｂ）においては、トランジ
スタＮ４は導通状態となり、たとえバス導体Ｃがそれに
データを印加する駆動段によってゼロとなっても、いか
なる状態でもトランジスタＮ１を遮断状態に保持する。
スタＮ４は導通状態となり、たとえバス導体Ｃがそれに
データを印加する駆動段によってゼロとなっても、いか
なる状態でもトランジスタＮ１を遮断状態に保持する。
このような構成の回路とすることによって、その等価キ
ャパシタンス或いは前状態がいかなるものであれ、バス
導体Ｃの予負荷に厳密に必要とされる電力と同じ量しか
実際上消費することはない（すでに状態１にある導体Ｃ
は電力消費をしない）。
ャパシタンス或いは前状態がいかなるものであれ、バス
導体Ｃの予負荷に厳密に必要とされる電力と同じ量しか
実際上消費することはない（すでに状態１にある導体Ｃ
は電力消費をしない）。
予負荷電圧としての電圧２Ｖ、の選択は、分岐回路Ｎ５
、Ｎ６の構成を変えることによって変更することができ
る。例えば、Ｎ５だけとすると予負荷電圧は■ｔとなり
、一方、Ｎ５の如きトランジスタをＮｓとＮ６との間に
設けると該電圧は３Ｖ、・・・・・となる。更に、異っ
たしきい電圧のトランジスタを選択すると、予負荷電圧
の選択の可能性は更に拡がる。
、Ｎ６の構成を変えることによって変更することができ
る。例えば、Ｎ５だけとすると予負荷電圧は■ｔとなり
、一方、Ｎ５の如きトランジスタをＮｓとＮ６との間に
設けると該電圧は３Ｖ、・・・・・となる。更に、異っ
たしきい電圧のトランジスタを選択すると、予負荷電圧
の選択の可能性は更に拡がる。
第１図は従来技術に従う予負荷回路を有するデータ伝送
装置のブロック図である。 第２図は本発明の１実施例である予負荷回路のブロック
図であり、単一のバス導体に対するもののみを示してい
る。 〔主な参照番号〕 ＥＤ・・データ送信器、 ＲＤ・・データ受信器、 ＰＲ・・予負荷回路、 ＲＤ・・駆動段、 代 理 人 弁理士 新居 正彦 同 上 江尻 ひろ子
装置のブロック図である。 第２図は本発明の１実施例である予負荷回路のブロック
図であり、単一のバス導体に対するもののみを示してい
る。 〔主な参照番号〕 ＥＤ・・データ送信器、 ＲＤ・・データ受信器、 ＰＲ・・予負荷回路、 ＲＤ・・駆動段、 代 理 人 弁理士 新居 正彦 同 上 江尻 ひろ子
Claims (3)
- （１）２つの給電端子（Ａ、Ｍ）と、バス導体（ｃ）に
接続されるべき出力端子（Ｓ）と、予負荷の指令入力（
ａ）と、予負荷禁止入力（ａ）とを備える論理データ伝
送バスの予負荷回路であって、該第１給電端子（Ａ）と
出力端子（Ｓ）との間に接続された第１トランジスタ（
Ｎ１）と、該第１トランジスタのゲートと第３トランジ
スタ（Ｄ３）のソースとの間に接続され、そのゲートが
予負荷指令入力（ａ）によって制御される第２トランジ
スタ（Ｎ２）と、該第１給電端子に接続された第３トラ
ンジスタと、該第１トランジスタのゲートと該第２の給
電端子（Ｍ）との間に接続され、そのゲートが核子負荷
禁止入力によって制御される第４トランジスタ（Ｎ４）
と、該第３トランジスタのソースと該第２給電端子（Ｍ
）との間に直列に接続され、そのゲートが該出力端子（
Ｓ）に接続されている第５トランジスタ（ＮＳ＞とを具
備していることを特徴とする論理データ伝送バスの予負
荷回路。 - （２）該第５トランジスタと該第２給電端子との間に直
列に接続され、そのドレインがゲートに接続されている
第６トランジスタ（Ｎ６）を備えることを特徴とする特
許請求の範囲第１項記載の予負荷回路。 - （３）該第３トランジスタ（Ｄ３）は、ゲートがソース
に接続しているデプレション形トランジスタであること
を特徴とする特許請求の範囲第１項記載の予負荷回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8402855 | 1984-02-24 | ||
| FR8402855A FR2560410B1 (fr) | 1984-02-24 | 1984-02-24 | Circuit de precharge de bus de transfert de donnees logiques |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60217729A true JPS60217729A (ja) | 1985-10-31 |
| JPH0763138B2 JPH0763138B2 (ja) | 1995-07-05 |
Family
ID=9301375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60036251A Expired - Lifetime JPH0763138B2 (ja) | 1984-02-24 | 1985-02-25 | 論理デ−タ伝送バスの予負荷回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4651036A (ja) |
| EP (1) | EP0156675B1 (ja) |
| JP (1) | JPH0763138B2 (ja) |
| DE (1) | DE3561266D1 (ja) |
| FR (1) | FR2560410B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2621176B2 (ja) * | 1987-05-14 | 1997-06-18 | ソニー株式会社 | ワンチツプマイクロコンピユータ |
| US4916432A (en) * | 1987-10-21 | 1990-04-10 | Pittway Corporation | Smoke and fire detection system communication |
| JP2561167B2 (ja) * | 1989-04-18 | 1996-12-04 | 三菱電機株式会社 | バス回路 |
| EP0457347B1 (en) * | 1990-05-18 | 1997-01-22 | Nec Corporation | Semiconductor memory device |
| US5270591A (en) * | 1992-02-28 | 1993-12-14 | Xerox Corporation | Content addressable memory architecture and circuits |
| US5461330A (en) * | 1993-06-18 | 1995-10-24 | Digital Equipment Corporation | Bus settle time by using previous bus state to condition bus at all receiving locations |
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