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Bus-Steuer-Einheit für ein VLSI-Rechenwerk und Verfahren
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zu ihrem Betrieb
Die Erfindung betrifft eine Bus-Steuer-Einheit nach
dem Oberbegriff des Anspruchs 1.
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VlSI-Rechenwerke verfügen ab einer gewissen Wortlänge über eine breite
Schnittstelle für den Austausch von Daten, Weist ein Rechenwerk zwei interne Datenbusse
auf 9 so können gleichzeitig zwei Operanden zur arithmetisch-logischen Einheit des
Rechenwerks übertragen werden Zwei interne Busse erlauben ebenso den parallelen
Datentransport zu zwei verschiedenen Funktionseinheiten des Rechenwerks. Über Tranafergatter
erfolgt die Ankopplung der internen Datenbusse an die Schnittstelle nach außen.
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Es ist aus dem Buch "Introduction to VLSI Systems", Addison-Wesley
Publishing Company, Reading, Nassachusetts, 1980, von C. Mead und L. Conway, bekannt,
bei einem tSI-Rechenwerk zwei interne Datenbusse zu verwenden. Insbesondere in Kapitel
5 dieses Buches ist beschrieben, daß dabei mit einem 2-Phasentakt gearbeitet wird.
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Während des Zeittaktes führt dabei die arithmetisch-logische
Einheit
des LSI-Rechenwerks ihre Operationen aus. Wenn alle Daten auf den internen Bussen
des LSI-Rechenwerks während des Zeittakts # 1 transportiert werden, können zur Beschleunigung
der Datenübertragung die internen Busse während des Zeittakts Y2 mit einer Vorladung
(precharge) versehen werden, weil die internen Datenbusse schneller entladen als
mit einer Ladung versehen werden können. In Figur 5.12 des zitierten Buches ist
solch ein vorgeladener Bus-Schaltkreis dargestellt.
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Die leistungsfähigkeit dieses vorgeladenen Bus-Schaltkreises ist begrenzt
durch die Schnelligkeit, mit der dieser vorgeladene Bus-Schaltkreis entladen werden
kann. Da bei dem zitierten Beispiel diese Entladung über MOS-Transistoren erfolgt,
ist ihre Schnelligkeit durch die Ligenschaften dieser MOS-Transistoren gegeben.
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Gemäß Fig.5.27 des zitierten Buches von C.Mead et al können zwei interne
Busse eines LSI-Rechenwerks über einen PAD; Schaltkreis an einen zdEnen als angeth7rsn
werden wobier,e aDn SchaltnrEistoren und Steuerleitungen wertvollen Raum belegen,
das Implementieren eines integrierten Mikroprozessors erschweren und nur eine relativ
geringe Packungsdichte erlauben.
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Der Erfindung liegt die Aufgabe zugrunde, eine Bus-Steuer-Einheit
der eingangs genannten Art anzugeben, die einen schnellen Datentransfer zwischen
zwei internen Datenbussen eines VlSI-Rechenwerks und einem externen Bus, eine hohe
Packungsdichte, eine niedrige Anzahl von Schaltelementen, eine hohe Regularität
und damit ein einfaches Implementieren des integrierten Systems und geringe Kosten
beim Entwickeln und bei der Herstellung eines VtSI-Systems ermöglicht.
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Diese Aufgabe wird erfindungsgemäß durch eine Bus-oteuer-Einheit der
eingangs genannten Art gelöst, welche die kennzeichnenden Merkmale des Anspruchs
1 aufweist, Um den Datenaustausch zwischen den zwei internen Bussen
des
VLSI-Rechem#ierks und dem externen Bus noch weiter zu beschleunigen, wird erfindungsgemäß
nur ein Bus bidirektional und~der andere Bus unidirektional betrieben Bei einer
erfindungsgemäßen Bus-Steuer-Einheit erscheinen die beiden internen Busse an den
Anschlußstiften (pins) des integrierten Bausteins als ein einziger Bus, wodurch
die Zahl der erforderlichen Anschlußstifte verringert ist. Dies erleichtert die
Verwendung von Standrigehäusen auch bei Wortlängenvon 32-bit und mehr, Die Bus-Steuer-Einheit
ist in Form von kaskadierbaren Elementen (slices) aufgebaut. Eine Aufteilung in
Bit-Slices weist gegenüber einer Aufteilung in Wort elemente -verschiedene Vorteile
auf. Zum einen reduziert sich die Anzahl der Verbindungen zwischen den einzelnen
Teilen eines Rechenwerks ganz erheblich, zum anderen kann durch Hinzufügen weiterer
BIt-Slices die Wortlänge eines Mikroprozessors fast beliebig erweitert werden.
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Darüber hinaus ist der Aufwand für die Her stellung von Bit-Slices
relativ gering. Statt verschiedener 'dortteile wie arithmetisch-logischer Einheit,
Shifter, Multiplexer und Registersätze muß nur noch ein.einziger integrierter Systembaustein
hergestellt werden. Gerade für ein mit Bit-Slices aufgebautes VLSI-Rechenwerk eignet
sich die Erfindung in besonderer Weise.
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Erfindungsgemäß arbeitet ein VLSI-Rechenwerk mit einem 4-Phasen-Takt.
Von extern wird Takt (block) 1 und ein phasenversetzter Takt 2 dem VLJI-Rechenwerk
zugeführt.
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Das VLSI-Rechenwerk erzeugt sich intern daraus die Phasen #1, #2,
~3 und 04. Die Vorladung (nrecharge) der internen Busse erfolgt während ~1 und #3.
Die Datenübertragung ist während ~2 und ~4 möglich.
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Eine erfindungsgemäße Bus-Steuer-Einheit gewährleistet gleichzeitig
eine hohe Arbeitsgeschwindigkeit, eine Bit-Slice-Technik, hohe Regularität bei der
Implementierung,
geringe Anzahl der Schaltelemente, der Schaltelementstufen
(stages) und der Leitungen und eine sehr leistungsfähige Schaltung in Hinblick auf
die logische Zuordnung der Funktionscodierung.
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Das der Erfindung zugrunde liegende Prinzip ist nicht auf die Übertragung
von Daten beschränkt. Die Erfindung läßt sich auch auf Busse anwenden, auf denen
allgemein Informationen übertragen werden. Ebenso muß es nicht notwendig ein VLSI-Rechenwerk
sein, welches die zwei internen Busse aufweist. Es kann allgemein irgendein VLSI-Systembaustein
sein, welcher zwei interne Busse aufweist.
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Weitere Ausgestaltun#:en der Erfindung ergeben sich aus den Unteransprüchen
und der Beschreibung Die Erfindung ist in der Zeichnung dargestellt und wird im
folgenden näher beschrieben.
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Fig. 1 zeigt ein Blockschaltbild einer erfindungsgemäßen Bus-Steuer-Einheit.
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Fig.2 zeigt eine MOS-Schaltung einer Bus-Steuer-Einheit nach Fig.
1.
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Fig. 3 zeigt das Zeit-(Timing-) Diagramm einer Bus-Steuer-Einheit
nach Fig.1 bzw. Fig. 2-.
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Fig. 1 zeigt ein Blockschaltbild einer erfindungsgemäßen Bus-Steuer-Einheit
1. Die Bus-Steuer-Einheit 1 kann in Abhängigkeit der Steuerleitungen AIN, AOUT und
BIN nach Tabelle 1 folgende Funktionen ausführen: 91 AOUT BIN FUlKxIOHFlT 1 0 0
A-3us:=Bus; Bus lesen auf A-Bus 0 1 0 Bus:=A-Bus; A-Bus schreiben auf Bus 0 0 1
B-Bus:=Bus; Bus lRsen auf B-Bus
Mit Bus ist in dieser Tabelle 1
der externe Bus gemeint 7 welcher in Fig. 2 mit 32 bezeichnet ist.
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Fig. 2 zeigt eine MOS-Schaltung einer Bus-Steuer-Einheit 1 Sach Fig.
1. Diese MOS-Schaltung ist in Bit-Slice-Technik ausgeführt und bei einem 32-bit-Rechenwerk
z. B. insgesamt 32 mal vorhanden. Vier zeitliche Taktphasen #, 2, #3 und ~4 ermöglichen
den erfindungsgemäßen Betrieb einer erfindungsgemäßen Bus-Steuer-Einheit 1.
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Fig. 3 zeigt das Zeit- (imin) Diagramm einer Bus-Steuer-Einheit 1
nach Fig. 1 bzw. Fig. 2.
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Während der Taktphasen #/1 und ~3 werden auf den internen Bussen(A-Bus,
B-Bus) des VLST-Rechenwerks keine Informationen transportiert. Um den Informationstransport
während der Taktphasen ~2 und #4 zu beschleunigen, werden die zwei :internen Busse
(A-Bus, B-Bus) während der Taktphasen M1 und ~3 mit Hilfe der Vorladungsschaltun#
7-13 und des Vorladungsbusses- (PC-Bus) 4 vorgeladen Über das NOR-Gatter 2 und den
Inverter 3 gelangen die Taktphaseninformationen #1 bzw. ~3 auf den PC-Bus 4. Zwei
Inverter 5,6 treiben die Transistoren 7,8, ohne daß dadurch der PC-Bus 4 besonders
belastet werden würde. Dadurch wird die Tnformation über den PC-Bus schneller an
alle Bit-Slice-Elemente übermittelt; außerdem können vom PC Bus 4 wesentlich mehr
Bit-Slice-Bus-Steuer-Einheiten versorgt werden. Die Vorladungsachaltung 7-13 ist
über den Anschluß 9 an eine Versorgungsspannung VDD von 5 Volt angeschlossen Über
die beiden Enhancement-Null-Volt-MOS-Transistoren 12, 13 fließt praktisch ständig
Strom. Die Impedanzender Depletion-MOS-Lasttransistoren 10, 11 sind an die Impedanzen
der Schalttransistoren 18,22 angepaßt. Während der Taktphasen #1 und ~3 sind die
Schalttransistoren 7,8 durchgeschaltet. Das ZusammenwirkEn der Vorladungsschaltung
7-13 mit den Transistoren und Treibern 18 und 20 bzw.
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22 und 30 bzw. 26 und 29 ermöglicht eine er#ebliche Beschleunigung
der Entladung der internen Busse A-Bus, B-Bus während der Phasentakte #2 und ~4,
falls dies von
den zu transportierenden Informationen her notwendig
ist.
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Sollen Informationen vom externen Bus 32 in den A-Bus eingelesen werden
(AIN=1), so wird über das NÄND-Gatter 14, den Treiber 15, die Teitung /EN-AIN/ 16
und das NOR-Gatter 17 während der Taktphase ~2 das Einlesen vom externen Bus 32
über den Treiber 30 auf den A-Bus freigegeben und entsprechend der dabei einzulesenden
Informationen der Transistor 18 geschaltet. Der Treiber 30 ist ähnlich dem Tri-State-Treiber
29 ein-in MOS-Technik ausgeführter schneller Puffer-Treiber. Beim Lesen vom externen
Bus 32 über den Treiber 30 und über den Transistor 22 auf den B-Bus (BIN=1) wird
während der Taktphase #2 von der Steuerleitung BIN über das NÄI'iD-Gatter 19 und
den Treiber 20 über die leitung /EN-BIN/ 35 das NOR-Gatter 21 freigegeben.
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Die Informationsausgabe aus dem- schnellen MOS-Puffer-Treiber 29 wird
nur während der Taktphase #4 freigegeben.
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Während der Taktphasen #1, ~2 und 9\3 befindet sish der Ausgan# des
Treibers 29 in hochohmigem Zustand (High Z), so daß während der Taktphasen #1, #2
und #3 die Datenausgabeschaltung 26, 27 vom externen Bus 32 abgekoppelt ist. Ober
das NAND-Gatte# 23, den Inverter 24 und die Leitung EN-AOUT 25 wird für AOUT=1 während
der Taktphase #4 die Informationsausgabeaus dem A-Bus dadurch freigegeben, daß der
Transistor 26 durchgeschaltet wird. Gleichzeitig wird über den Inverter 27 und die
Leitung ZFl-BUPOUT/ 28 die Informationsausgabe aus dem Puffer-Treiber 29 freigegeben.
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Schraffierte Gebiete zeigen in Fig. 3 solche Bereiche an, in denen
Informationen noch nicht stabil und gültig sind.
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Der Brfindung entsprechende Dimensionierungen der erfindungsgemäßen
Bus-Steuer-Einheits-Schaltung nach Fig. 2 kann der Fachmann dem zitierten Buch von
C. Mead et al entnehmen.
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Der 4-Fhasentakt wird auch dann konsequent eingehalten, wenn einmal
während einer Taktphase ~2 keine einzugebenden Informationen oder während einer
Taktphase ~4 keine auszugebenden Informationen vorliegen.
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Die Vorladungs-Schaltelemente 10-13 erhöhen den logischen "1"-Pegel
gegenüber üblichen Schaltungen und verbessern somit die Sicherheit der Informationsübertragung.
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8 Patentansprüche 3 Figuren
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