DE60210865T2

DE60210865T2 - Tristate-Multiplexer

Info

Publication number: DE60210865T2
Application number: DE60210865T
Authority: DE
Inventors: Daniel W. Menlo Park Dobberpuhl
Original assignee: Broadcom Corp
Current assignee: Broadcom Corp
Priority date: 2001-05-15
Filing date: 2002-05-14
Publication date: 2006-11-09
Anticipated expiration: 2022-05-15
Also published as: US6943589B2; EP1265362A1; US20020172232A1; DE60210865D1; EP1265362B1

Description

Die vorliegende Erfindung betrifft komplementäre Metall-Oxid-Halbleiter-(CMOS; complementary metal oxide semiconductor)-Schaltungskonstruktionen und insbesondere, aber nicht ausschließlich, Multiplexer-Konstruktionen.
Bei den CMOS-Konstruktionen können herkömmliche statische CMOS-Multiplexer-Funktionen typischerweise unter Verwendung von zwei oder mehr Logikstufen (z.B. ein komplexes Gatter wie etwa eine Und/Oder-Funktion) implementiert werden. Jede Stufe stellt eine Gatterverzögerung für die Eingabedaten dar. Das bedeutet, dass der herkömmliche statische CMOS-Multiplexer langsam sein kann. Dies kann vor allem für Mehrfacheingabe-Multiplexer zutreffen.
Zur Reduzierung der Gatterverzögerung und des langsamen Ansprechverhaltens einiger statischer CMOS-Multiplexer ist es allgemein üblich, eine Vorladelogik (pre-charge logic) zu verwenden, um breite Eingangslastfaktor-Bustreiber oder andere große Multiplexer-Funktionen zu implementieren. Die Vorladelogik wird typischerweise verwendet, um einen Ausgangsknoten auf eine binäre Eins zu laden, und wenn dann die Ausgabedaten eine binäre Null sind, versetzt die Auswertelogik den Ausgangsknoten in den Low-Status. Der Vorlade-Schaltungsaufbau reduziert den Bedarf nach mehreren Logikstufen, die bei statischen CMOS-Konstruktionen verwendet werden. Somit kann das vorherige Laden eine schnellere Ausgangsansprechzeit vorsehen. Aber es kann sein, dass einige CMOS-Multiplexer-Konstruktionen eine große P-Kanal-Lastvorrichtung pro Stufe benötigen, die mit einer großen Kapazität verknüpft sein kann. Außerdem kann in Fällen, in denen die Vorladelogik nicht verwendet werden kann, wie zum Beispiel dann, wenn kein Takt zur Verfügung steht oder die Daten nicht synchron zu einer der Taktflanken sind, ein statischer CMOS-Multiplexer die einzige Wahl sein. Folglich ist es wünschenswert, eine schnellere statische Mehrfacheingabe-CMOS-Multiplexer-Konstruktion zu haben.
Die US-5,438,295 A beschreibt einen mit MOS-Transistoren implementierten Nachschlagetabellen-Schaltkreis, der eine kombinatorische Logik verwendet, um Signale zu generieren, die die Transistoren aktivieren. Es wird ein Schaltkreis benutzt, der 16 Eingänge und 4 Auswahlleitungen verwendet, wodurch zwei der Auswahlleitungen als Eingänge zu der kombinatorischen Logik verwendet werden, die vier NOR-Gatter umfasst, um Freigabesignale für die Transistoren in einer dritten Stufe des Schaltkreises zu generieren. Dies führt zu einer Reduktion der Ausbrei tungsverzögerung eines Signals von dem Eingang zu dem Ausgang des Nachschlagetabellen-Schaltkreises.
Die JP 04 178 011 A ist darauf ausgerichtet, eine Ausgangsauswahl mit einer geringen Ausbreitungsverzögerungszeit zu verwirklichen, indem ein Auswahlsignal so decodiert wird, dass es einen Steuereingang von Tri-State-Puffern mit Ausnahme eines Tri-State-Puffers, die mit jedem Eingangsanschluss verbunden sind, in einen hochohmigen Zustand bzw. hohen Impedanzzustand versetzt. Deshalb werden drei Sätze von Auswahlsignaleingängen von einer Decodierschaltung decodiert, die mit drei Sätzen von Invertern, acht Sätzen von NAND-Gattern und einem 8-Bit-Steuereingang versehen ist, der die Tri-State-Puffer steuert, die den acht Sätzen von Dateneingangsanschlüssen entsprechen. Ein Bit des Eingangs wird entsprechend der Eingabe 1 oder 0 der zugehörigen Anschlüsse auf Null gesetzt. Der Auswahlausgang ist ein Auswahlausgang mit einer kurzen Ausbreitungsverzögerungszeit.
Die JP 05 094 549 A ist darauf ausgerichtet, eine Änderung der Steuerkapazität der jeweiligen Ports in Übereinstimmung mit der Benutzungsbedingung eines Benutzers zu ermöglichen, indem dieser E/A-Schaltkreis mit einer Auswahleinrichtung zum Aktivieren einiger einer Vielzahl von Treibern versehen wird, die zwischen einem Port-Signalspeicher und einem Port und einem Auswahlregister angeschlossen sind. Die Treiber sind zwischen einem Port-Signalspeicher und einem Anschluss angeschlossen, und die Auswahleinrichtung wählt einen oder mehrere Treiber aus und aktiviert diese. Eine Einrichtung wird durch das Verbinden von vier NOT-Gattern und vier NAND-Gattern in Reihe entsprechend mit den Treibern gebildet. Die Eingänge der NAND-Gatter zu einem Register können mit Hilfe von Software oder Hardware 4-Bit-Daten einrichten und 16 Kombinationen der vier Treiber auswählen.
Die US-A 6,239,646 A beschreibt einen Schaltkreis, der eine Vielzahl von Eingangsvorrichtungen, eine Vielzahl von Auswahlvorrichtungen und eine Selektor-Vorrichtung umfasst. Die Vielzahl von Eingängen kann jeweils so konfiguriert sein, dass sie eine Eingabe empfangen. Die Vielzahl von Auswahlvorrichtungen können jeweils so konfiguriert sein, dass sie eine Ausgabe im Ansprechen auf eine der Vielzahl von Eingängen und eines einer Vielzahl von Auswahlsignalen anbieten. Die Selektor-Vorrichtung kann so konfiguriert sein, dass sie die Vielzahl der Auswahlsignale anbietet, wobei nur eines der Auswahlsignale zur gleichen Zeit aktiv ist.
Die oben dargelegten Probleme können zu einem großen Teil durch einen kombinierten Multiplexer- und Tri-State-Treiber-Schaltkreis gelöst werden, der die Merkmale nach Anspruch 1 aufweist. Ein Multiplexer-Schaltkreis kann so konfiguriert sein, dass er wenigstens eine erste Dateneingabe und eine zweite Dateneingabe empfängt, die jeweils von wenigstens einem ersten Auswahlsignal und einem zweiten Auswahlsignal ausgewählt werden. In einem Ausführungsbeispiel ist ein erster Schaltkreis so konfiguriert, dass er eine Ausgabe an einen Ausgangsknoten im Ansprechen auf die Dateneingabe bereitstellt, die von dem entsprechenden Auswahlsignal, das aktiv ist, ausgewählt wird. Der Multiplexer-Schaltkreis kann außerdem einen Tri-State-Schaltkreis verwenden, der ebenfalls so gekoppelt ist, dass er das erste Auswahlsignal und das zweite Auswahlsignal empfängt. Wenn weder das erste Auswahlsignal noch das zweite Auswahlsignal aktiv ist, dann ist der Tri-State-Schaltkreis so konfiguriert, dass er den ersten Schaltkreis daran hindert, dem Ausgangsknoten eine Ausgabe bereitzustellen. Somit kann der Multiplexer-Schaltkreis verwendet werden, um größere Multiplexer zu bauen, indem der Multiplexer-Schaltkreis mehrere Male instantiiert wird.
Außerdem wird gemäß der Erfindung ein Multiplexer-Schaltkreis in Betracht gezogen, der einen ersten Schaltkreis umfasst, der so gekoppelt ist, dass er wenigstens eine erste Dateneingabe und eine zweite Dateneingabe empfängt. Der erste Schaltkreis ist auch so gekoppelt, dass er wenigstens ein erstes Auswahlsignal und ein zweites Auswahlsignal empfängt, die jeweils der ersten Dateneingabe und der zweiten Dateneingabe entsprechen. Der erste Schaltkreis ist mit einem Ausgangsknoten gekoppelt und ist so konfiguriert, dass er eine Ausgabe an dem Ausgangsknoten im Ansprechen auf ein entsprechendes des ersten Auswahlsignals oder des zweiten Auswahlsignals, das aktiv ist, bereitstellt. Der Multiplexer-Schaltkreis kann auch einen Tri-State-Schaltkreis umfassen, der so gekoppelt ist, dass er das erste Auswahlsignal und das zweite Auswahlsignal empfängt. Der Tri-State-Schaltkreis ist auch mit dem ersten Schaltkreis gekoppelt. Der Tri-State-Schaltkreis ist so konfiguriert, dass er den ersten Schaltkreis daran hindert, eine Ausgabe an dem Ausgangsknoten im Ansprechen auf das erste Auswahlsignal und das zweite Auswahlsignal, die inaktiv sind, bereitzustellen.
In einem alternativen Ausführungsbeispiel ist ein Multiplexer-Schaltkreis, der einen ersten Multiplexer-Schaltkreis umfasst, mit einer ersten Dateneingabe und einer zweiten Dateneingabe gekoppelt. Der erste Multiplexer-Schaltkreis ist auch mit einem ersten Auswahlsignal und einem zweiten Auswahlsignal gekoppelt, die jeweils der ersten Dateneingabe und der zweiten Dateneingabe entsprechen. Der erste Multiplexer-Schaltkreis ist so konfiguriert, dass er eine Ausgabe an einem Ausgangsknoten im Ansprechen auf ein entsprechendes des ersten Auswahlsignals oder des zweiten Auswahlsignals, das aktiv ist, bereitstellt, und dass er im Ansprechen darauf, dass das erste Auswahlsignal und das zweite Auswahlsignal inaktiv sind, keine Ausgabe an dem Ausgangsknoten bereitstellt. Der Multiplexer-Schaltkreis kann auch einen zweiten Multiplexer-Schaltkreis umfassen, der mit einer dritten Dateneingabe und einer vierten Dateneingabe gekoppelt ist. Der zweite Multiplexer-Schaltkreis ist auch mit einem dritten Auswahlsignal und einem vierten Auswahlsignal gekoppelt, die jeweils der dritten Dateneingabe und der vierten Dateneingabe entsprechen. Der zweite Multiplexer-Schaltkreis ist so konfiguriert, dass er eine Ausgabe an dem Ausgangsknoten im Ansprechen auf ein entsprechendes des dritten Auswahlsignals oder des vierten Auswahlsignals, das aktiv ist, bereitstellt, und dass er im Ansprechen darauf dass das erste Auswahlsignal und das zweite Auswahlsignal inaktiv sind, keine Ausgabe an dem Ausgangsknoten bereitstellt.
Außerdem wird ein Verfahren für das Betreiben eines Multiplexer-Schaltkreises in Betracht gezogen. In einem Ausführungsbeispiel werden wenigstens eine erste Dateneingabe und eine zweite Dateneingabe von dem Multiplexer-Schaltkreis empfangen. Außerdem werden wenigstens ein erstes Auswahlsignal, das der ersten Dateneingabe entspricht, und ein zweites Auswahlsignal, das der zweiten Dateneingabe entspricht, ebenfalls von dem Multiplexer-Schaltkreis empfangen. Der Multiplexer-Schaltkreis stellt eine Ausgabe an einem Ausgangsknoten im Ansprechen auf ein entsprechendes des ersten Auswahlsignals oder des zweiten Ausgangssignals, das aktiv ist, bereit. Der Multiplexer stellt an dem Ausgangsknoten im Ansprechen darauf dass das erste Auswahlsignal und das zweite Auswahlsignal inaktiv sind, keine Ausgabe bereit.
Vorteile der Ausführungsbeispiele gemäß der vorliegenden Erfindung werden aus der nachfolgenden Beschreibung deutlich.
Ausführungsbeispiele gemäß der vorliegenden Erfindung werden nun nur beispielshalber und unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen
1 ein Schaltplan eines Ausführungsbeispiels eines Zwei-Eingabe-Multiplexers ist.
2 ein Schaltplan eines Ausführungsbeispiels eines Vier-Eingabe-Multiplexer-Schaltkreises ist.
3 ein Schaltplan eines alternativen Ausführungsbeispiels eines Vier-Eingabe-Multiplexer-Schaltkreises ist.
Obwohl Ausführungsformen der Erfindung für verschiedene Modifikationen und alternative Formen empfänglich sind, werden spezifische Ausführungsbeispiele davon beispielshalber in den Zeichnungen gezeigt und werden hier im Einzelnen besprochen. Es ist aber selbstverständlich, dass die Zeichnungen und die genaue Beschreibung dazu die Erfindung nicht auf die spezielle offengelegte Form beschränken sollen, sondern dass im Gegenteil die Erfindung alle Modifikationen, Äquivalente und Alternativen umfassen soll, die in die Wesensart und den Schutzbereich der vorliegenden Erfindung fallen, wie sie von den angehängten Ansprüchen definiert sind.
Unter Bezugnahme auf 1 ist ein Schaltplan eines Ausführungsbeispiels eines Zwei-Eingabe-Multiplexers gezeigt. Der in 1 veranschaulichte Multiplexer-Schaltkreis umfasst zehn Transistoren, von denen vier P-Kanal-CMOS-Transistoren und sechs N-Kanal-CMOS-Transistoren sind. Ein P-Kanal-Transistor T1 ist in Reihe mit einem anderen P-Kanal-Transistor T2 geschaltet. Ein Ende der Reihenschaltung ist mit einer positiven Versorgungsspannung VDD verbunden. Das andere Ende der Reihenschaltung ist mit dem Gate-Anschluss eines P-Kanal-Transistors T10 verbunden. Der Gate-Anschluss des Transistors T1 ist mit dem Auswahlsignal s0 verbunden, und das Gate des Transistors T2 ist mit dem Auswahlsignal s1 verbunden.
Die Auswahlsignale s0 und s1 sind auch jeweils mit den Gates eines N-Kanal-Transistors T4 und eines N-Kanal-Transistors T3 verbunden. Die Transistoren T3 und T4 sind derart parallelgeschaltet, dass ihre Ausgangsanschlüsse miteinander verbunden sind. Der Eingangsanschluss des Transistors T4 ist mit einem Dateneingabesignal d0 verbunden, und der Eingangsanschluss des Transistors T3 ist mit einem Dateneingabesignal d1 verbunden.
Ein N-Kanal-Transistor T5 ist in Reihe geschaltet mit einem N-Kanal-Transistor T6. Ein N-Kanal-Transistor T7 ist in Reihe geschaltet mit einem N-Kanal-Transistor T8. Die beiden Reihenpaare von Transistoren sind derart parallelgeschaltet, dass der Ausgang des Transistors T5 und der Ausgang des Transistors T7 miteinander verbunden sind. Diese Verbindung ist ein Ausgangsknoten 10. Die anderen Enden der Reihenschaltungen sind beide mit einer Schaltungsmasse GND verbunden. Der Gate-Anschluss des Transistors T5 ist mit dem Auswahlsignal s0 verbunden, und der Gate-Anschluss des Transistors T7 ist mit dem Auswahlsignal s1 verbunden. Der Gate-Anschluss des Transistors T6 ist mit dem Dateneingabesignal d0 verbunden, und der Gate-Anschluss des Transistors T8 ist mit dem Dateneingabesignal d1 verbunden.
Ein Anschluss des Transistors T10 ist mit der VDD verbunden, während der andere Anschluss mit dem Ausgangsknoten 10 verbunden ist. Der Ausgangsknoten 10 ist auch mit dem Gate-Anschluss eines P-Kanal-Transistors T9 verbunden. Ein Anschluss des Transistors T9 ist mit der VDD verbunden, während der andere Anschluss mit dem Gate des Transistors T10 verbunden ist. Der Ausgangsknoten 10 kann auch mit einem Datenbus d_bus 50 verbunden sein.
Der Multiplexer-Schaltkreis kann auch so gedacht sein, dass er zwei hauptsächliche Teilschaltkreise aufweist: einen Lade- und Entladeschaltkreis 15 sowie einen Tri-State-Schaltkreis 5. Der Lade- und Entladeschaltkreis 15 ist so konfiguriert, dass er den Ausgangsknoten 10 im Ansprechen auf ein aktives Auswahlsignal und die Daten in dem entsprechenden Datensignal lädt oder entlädt (wodurch jeweils eine Ausgabe einer binären Eins oder einer binären Null bereitgestellt wird). Genauer gesagt kann der Lade- und Entladeschaltkreis 15 den Ausgangsknoten 10 im Ansprechen auf eine ausgewählte Dateneingabe, die eine binäre Null ist, laden (Bereitstellen einer binären Eins) und kann den Ausgangsknoten 10 im Ansprechen auf eine ausgewählte Dateneingabe, die eine binäre Eins ist, entladen (Bereitstellen einer binären Null). Mit anderen Worten, der Lade- und Entladeschaltkreis 15 kann eine invertierende Multiplexfunktion bereitstellen. Andere Ausführungsbeispiele können eine nicht-invertierende Multiplexfunktion bereitstellen.
In dem veranschaulichten Ausführungsbeispiel kann der Lade- und Entladeschaltkreis 15 zwei Teilschaltkreise umfassen: Einen Ladeschaltkreis 25, der die Transistoren T3, T4, T9 und T10 umfasst, und einen Entladeschaltkreis 35, der die Transistoren T5, T6, T7 und T8 umfasst. Der Ladeschaltkreis 25 lädt den Ausgangsknoten 10 auf die VDD (eine binäre Eins) im Ansprechen auf Daten, die in der Dateneingabe vorhanden sind, wenn das entsprechende Auswahlsignal aktiv ist. Genauer gesagt lädt der Ladeschaltkreis 25 den Ausgangsknoten 10 im Ansprechen auf eine binäre Null in der ausgewählten Dateneingabe. Der Entladeschaltkreis 35 entlädt den Ausgangsknoten 10 auf GND (eine binäre Null) im Ansprechen auf Daten, die in der Dateneingabe vorhanden sind, wenn das entsprechende Auswahlsignal aktiv ist. Genauer gesagt entlädt der Entladeschaltkreis 35 den Ausgangsknoten 10 im Ansprechen auf eine binäre Eins in der ausgewählten Dateneingabe.
Der Tri-State-Schaltkreis 5 umfasst den Transistor T1 und den Transistor T2. Der Tri-State-Schaltkreis 5 hindert den Lade- und Entladeschaltkreis 15 daran, eine Ausgabe an dem Ausgangsknoten 10 bereitzustellen, wenn keines der Auswahlsignale aktiv ist. Genauer gesagt bewirkt der Tri-State-Schaltkreis 5 in dem veranschaulichten Ausführungsbeispiel, dass die VDD an das Gate des Transistors T10 angelegt wird, wenn keines der Auswahlsignale aktiv ist. Somit ist der Transistor T10 ausgeschaltet. Wenn keines der Auswahlsignale aktiv ist, sind auch die Reihenschaltungstransistoren T5/T6 und T7/T8 ausgeschaltet, wodurch ein Entladen des Ausgangsknotens 10 verhindert wird. Demgemäß kann der Ausgangsknoten 10 schweben (floating), wenn keines der Auswahlsignale aktiv ist.
Das Ausführungsbeispiel in 1 ist gezeigt, wie es CMOS-Transistoren verwendet. Es wird in Betracht gezogen, dass andere Ausführungsbeispiele jeden geeigneten Satz von Transistoren verwenden können, die mit anderen Technologien als CMOS hergestellt sein können.
Wie oben angemerkt ist, veranschaulicht dieses Ausführungsbeispiel einen Zwei-Eingabe-Multiplexer. Dieses spezielle Ausführungsbeispiel hat zwei Auswahlsignale s0 und s1, die steuern, welche Dateneingabe als die Ausgabe ausgewählt wird. Eines der Dateneingabesignale wird ausgewählt, indem die entsprechende Auswahlleitung aktiviert wird. In diesem Ausführungsbeispiel bezieht sich ein aktives Signal auf eine binäre Eins, und umgekehrt bezieht sich ein inaktives Signal auf eine binäre Null. Es sei angemerkt, dass in anderen Ausführungsbeispielen ein aktives Signal eine binäre Null sein kann, während ein inaktives Signal eine binäre Eins sein kann. Es sei auch angemerkt, dass zwar in diesem Ausführungsbeispiel ein Zwei-Eingabe-Multiplexer veranschaulicht wird, aber es in Betracht gezogen wird, dass andere Ausführungsbeispiele N-Eingabe-Multiplexer sein können. Zum Beispiel wird unten ein Vier-Eingabe-Multiplexer veranschaulicht.
Der Betrieb des in 1 gezeigten Multiplexer-Schaltkreises wird als nächstes beschrieben. Zuerst wird der Betrieb für die Dateneingabesignale d0 und d1 beschrieben, die eine binäre Null sind (dargestellt durch einen GND-Spannungspegel). Zur Auswahl der Dateneingabe d0 wird eine binäre Eins (dargestellt durch einen VDD-Spannungspegel) in das Auswahlsignal s0 eingegeben, und eine binäre Null wird in das Auswahlsignal s1 eingegeben. In diesem Beispiel bewirkt die binäre Null in s0, dass der Transistor T1 nicht leitet (was als "ausgeschaltet" oder als in einem "ausgeschalteten Zustand" befindlich bezeichnet wird), während der Transistor T2 leitet (was als "eingeschaltet" oder als in einem "eingeschalteten Zustand" befindlich bezeichnet wird). Die binäre Eins in dem Auswahlsignal s0 wird auch an die Gates des Transistors T4 und des Transistors T5 angelegt, was bewirkt, dass beide eingeschaltet werden. Die binäre Null in der Dateneingabe d0 wird an das Gate des Transistors T6 angelegt, der deshalb ausgeschaltet ist. Demgemäß entlädt die Reihenschaltung der Transistoren T5 und T6 nicht den Ausgangsknoten 10. Da der Transistor T4 eingeschaltet ist, wird die binäre Null in der Dateneingabe d0 durch den Transistor T4 zu dem Gate des Transistors T10 weitergeleitet, was bewirkt, dass dieser eingeschaltet wird. Der Transistor T10 lädt den Ausgangsknoten 10 (und deshalb d_bus 50) auf VDD. Somit wird die Eingabe der binären Null in der Dateneingabe d0 invertiert, und eine binäre Eins ist an dem Ausgangsknoten 10 vorhanden. Mit anderen Worten, bei diesem Ausführungsbeispiel ist der Multiplexer ein invertierender Multiplexer. Andere Ausführungsbeispiele können nicht-invertierend sein (z.B. durch Hinzufügen einer invertierenden Stufe an einem Ausgangsknoten 10). Die binäre Eins an dem Ausgangsknoten 10 wird auch an das Gate des Transistors T9 angelegt, der deshalb ausgeschaltet ist.
Mit den Auswahlsignalen s0 und s1, die die Gleichen wie oben sind, wird der Betrieb nun für die Dateneingabe d0 beschrieben, die eine binäre Eins ist. Der Signalweg, dem die Daten folgen, ist der Gleiche wie oben. Aber das Ergebnis ist unterschiedlich. Eine binäre Eins wandert durch den Transistor T4 zu dem Gate des Transistors T10, was bewirkt, dass der Transistor T10 ausgeschaltet wird. Die binäre Eins wird auch an das Gate des Transistors T6 angelegt, wodurch dieser eingeschaltet wird. Da der Transistor T5 aufgrund des Auswahlsignals s0 eingeschaltet ist, entlädt die Reihenschaltung der Transistoren T5 und T6 den Ausgangsknoten 10 auf GND.
Somit wird die binäre Eins, die in der Dateneingabe d0 vorhanden ist, an dem Ausgangsknoten 10 in eine binäre Null invertiert. Während sich der Ausgangsknoten 10 der Masse nähert oder einer binären Null, wird der Transistor T9 eingeschaltet und bewirkt, dass die VDD an das Gate des Transistors T10 angelegt wird, wodurch gewährleistet wird, dass sich der Transistor T10 in dem ausgeschalteten Zustand befindet.
Der Betrieb des Multiplexer-Schaltkreises, wenn das Auswahlsignal s0 deaktiviert ist und das Auswahlsignal s1 aktiv ist, ist ähnlich wie bei der obigen Beschreibung, wobei der Transistor T7 dem Transistor T5 entspricht, der Transistor T8 dem Transistor T6 entspricht und der Transistor T3 dem Transistor T4 entspricht.
Als nächstes wird der Fall beschrieben, bei dem weder das Auswahlsignal s0, noch das Auswahlsignal s1 aktiv sind. Beide Transistoren T1 und T2 sind eingeschaltet und laden das Gate des Transistors T10 auf VDD. Die binären Nullen, die in beiden Auswahlsignalen s0 und s1 vorhanden sind, werden an die Gates der Transistoren T3, T4, T5 und T7 angelegt, wodurch diese ausgeschaltet werden. Das Ausschalten der Transistoren T3 und T4 verhindert, dass die Daten, die in der Dateneingabe d0 und d1 vorhanden sind, zu dem Gate des Transistors T10 wandern. Das Ausschalten der Transistoren T5 und T7 verhindert das Entladen des Ausgangsknotens 10 auf GND. Auf diese Weise wird es dem Ausgangsknoten 10 erlaubt, zu "schweben", was auch als das Sein in einem Tri-State (drei Zustände) bezeichnet wird. Da die Impedanz, die von jeder Last gesehen wird, die an dem d_bus 50 angefügt sein kann, der in den Ausgangsknoten 10 hineinblickt, hoch ist, wird dies auch als ein hoher Impedanzzustand bzw. als ein hochohmiger Zustand bezeichnet. Dieses Tri-State-Merkmal wird unten noch genauer beschrieben.
Unter Bezugnahme auf 2 ist ein Schaltplan eines Ausführungsbeispiels eines Vier-Eingabe-Multiplexer-Schaltkreises veranschaulicht. Der Vier-Eingabe-Multiplexer, der in 2 gezeigt ist, umfasst einen ersten Zwei-Eingabe-Multiplexer-Schaltkreis, den Multiplexer 1, und einen zweiten Zwei-Eingabe-Multiplexer-Schaltkreis, den Multiplexer 2. Die Ausgangsknoten von Multiplexer 1 und Multiplexer 2 sind parallelgeschaltet, so dass ein Ausgangsknoten 10 eines Multiplexers 1 und ein Ausgangsknoten 20 eines Multiplexers 2 beide mit dem d_bus 50 verbunden sind. Die vier Dateneingabesignale sind jeweils d0, d1, d2, d3 und die vier entsprechenden Auswahlsignale sind jeweils s0, s1, s2, s3.
Sowohl der Multiplexer 1 als auch der Multiplexer 2 sind Instantiierungen des Multiplexer-Schaltkreises von 1. Der Tri-State-Schaltkreis, der oben in der Beschreibung von 1 beschrieben ist, ermöglicht, dass mehrere Zwei-Eingabe-Multiplexer mit einem gemeinsamen Ausgangsknoten verbunden werden können, indem bewirkt wird, dass jeder Multiplexer-Ausgangsknoten in einen hohen Impedanzzustand versetzt wird, wenn keine der jeweiligen Multiplexer-Auswahlleitungen aktiv ist. Wenn zum Beispiel in 2 das Auswahlsignal s2 aktiv ist, dann sind s0, s1 und s3 inaktiv. Dies versetzt den Ausgangsknoten 10 des Multiplexers 1 in einen hohen Impedanzzustand, der es dem Multiplexer 2 erlaubt, Daten auf den d_bus 50 ohne Buskonkurrenz zu treiben. Der hohe Impedanzzustand des inaktiven Multiplexers erlaubt es, dass der zugrunde liegende Zwei-Eingabe-Multiplexer von 1 N mal instantiiert werden kann, um einen 2N-Eingabe-Multiplexer zu erzeugen. Die Fähigkeit, den zugrunde liegenden Multiplexer zu instantiieren, kann auch eine Schaltungs-Layout-Effizienz bereitstellen.
Nun wird Bezug auf 3 genommen, in der ein Schaltplan eines alternativen Ausführungsbeispiels eines Vier-Eingabe-Multiplexers gezeigt ist. Wie unten noch genauer beschrieben werden wird, ist der Betrieb des Vier-Eingabe-Multiplexer-Schaltkreises von 3 ähnlich wie der Betrieb des Zwei-Eingabe-Multiplexer-Schaltkreises, der in 1 beschrieben ist, wobei zwei Auswahlsignale s2 und s3, zwei Dateneingabesignale d2 und d3 und einige zusätzliche Transistoren hinzugefügt werden, um die zusätzlichen Eingabesignale zu erfassen.
Unter Rückbezug auf 1 sind die P-Kanal-Transistoren T1, T2 in Reihe geschaltet und schalten den P-Kanal-Transistor T10 in dem Fall aus, dass weder das Eingabesignal s0 noch s1 aktiv sind. In 3 werden die P-Kanal-Transistoren T3 und T4 in Reihe mit den Transistoren T1 und T2 hinzugefügt. Die vier Reihen-Transistoren schalten den P-Kanal-Transistor T18 aus, wenn keines der vier Auswahlsignale s0, s1, s2, s3 aktiv ist. Der Transistor T17 führt die gleiche Funktion wie der Transistor T9 in 1 aus. Die N-Kanal-Transistoren T5 und T6 von 3 führen die gleiche Operation wie die N-Kanal-Transistoren T3 und T4 in 1 durch. Die N-Kanal-Transistoren T7, T8, T9 und T10 von 3 führen die gleiche Operation wie die N-Kanal-Transistoren T5–T8 von 1 durch.
Die N-Kanal-Transistoren T11–T14 von 3 führen eine ähnliche Operation wie die Transistoren T7–T9 durch, aber sich sprechen auf die Dateneingabesignale d2 und d3 und die Auswahlsignale s2 und s3 an. In ähnlicher Weise führen die N-Kanal-Transistoren T15 und T16 eine ähnliche Operation wie die Transistoren T5 und T6 durch, aber sie sprechen auf die Dateneingabesignale d2 und d3 und die Auswahlsignale s2 und s3 an.
Wie oben in der Beschreibung von 2 beschrieben ist, können die Vier-Eingabe-Multiplexer von 3 auch N mal instantiiert werden, um einen 4N-Eingabe-Multiplexer-Schaltkreis durch das miteinander Verbinden der Ausgangsknoten jedes der Vier-Eingabe-Multiplexer zu konstruieren.
Verschiedene Variationen und Modifikationen werden den Fachleuten auf diesem Gebiet offensichtlich werden, wenn die obige Offenbarung vollständig und gut verstanden ist. Es ist beabsichtigt, dass die nachfolgenden Ansprüche so interpretiert werden sollen, dass sie alle solchen Variationen und Modifikationen umfassen sollen.
Angesicht der vorangehenden Beschreibung bestimmter Ausführungsbeispiele der Erfindung wird es den Fachleuten auf diesem Gebiet klar sein, dass verschiedene Hinzufügungen, Modifikationen und Alternativen dazu ins Auge gefasst werden können.
Zur Vermeidung von Zweifeln soll der Begriff "umfassend", der in der Beschreibung und in den Ansprüchen verwendet wird, nicht so verstanden werden, dass er nur "lediglich bestehend aus" bedeuten soll.

Claims

Multiplexer-Schaltkreis, der mit wenigstens einer ersten Dateneingabe (d0) und einer zweiten Dateneingabe (d1) und wenigstens einem ersten Auswahlsignal (s0) und einem zweiten Auswahlsignal (s1) gekoppelt ist, die jeweils der ersten Dateneingabe (d0) und der zweiten Dateneingabe (d1) entsprechen, wobei dieser erste Multiplexer-Schaltkreis so konfiguriert ist, dass er einen Ausgangsknoten (10) im Ansprechen darauf, dass ein entsprechendes des ersten Auswahlsignals (s0) oder des zweiten Auswahlsignals (s1) aktiv ist, bereitstellt, und dass er eine hohe Impedanz an dem Ausgangsknoten (10) im Ansprechen darauf, dass das erste Auswahlsignal (s0) und das zweite Auswahlsignal (s1) inaktiv sind, präsentiert, wobei der Multiplexer-Schaltkreis des weiteren einen Lade- und Entladeschaltkreis (15) hat, der so gekoppelt ist, dass er wenigstens die erste Dateneingabe (d0) und die zweite Dateneingabe (d1) und wenigstens das erste Auswahlsignal (s0) und das zweite Auswahlsignal (s1) empfängt, wobei dieser Lade- und Entladeschaltkreis (15) mit dem Ausgangsknoten (10) gekoppelt ist und so konfiguriert ist, dass er eine Ausgabe an dem Ausgangsknoten (10) im Ansprechen darauf, dass ein entsprechendes des ersten Auswahlsignals (s0) oder des zweiten Auswahlsignals (s1) aktiv ist, bereitstellt; und ein Tri-State-Schaltkreis (5) so gekoppelt ist, dass er die ersten Auswahlsignale (s0) empfängt und mit dem Lade- und Entladeschaltkreis (15) gekoppelt ist, wobei der Tri-State-Schaltkreis (5) so konfiguriert ist, dass er den Lade- und Entladeschaltkreis (15) im Ansprechen darauf, dass das erste Auswahlsignal (s0) und das zweite Auswahlsignal (s1) inaktiv sind, daran hindert, diese Ausgabe an dem Ausgangsknoten (10) bereitzustellen, dadurch gekennzeichnet, dass der Tri-State-Schaltkreis (5) einen ersten P-Kanal-Transistor (T1) und einen zweiten P-Kanal-Transistor (T2), die in Reihe geschaltet sind, umfasst, wobei der erste P-Kanal-Transistor (T1) mit einer positiven Versorgungsspannung (VDD) und dem zweiten P-Kanal-Transistor (T2) verbunden ist, wobei der zweite P-Kanal-Transistor (T2) mit dem Lade- und Entladeschaltkreis (15) verbunden ist, wobei der erste P-Kanal-Transistor (T1) und der zweite P-Kanal-Transistor (T2) mit einem entsprechenden des ersten Auswahlsignals (s0) und des zweiten Auswahlsignals (s1) verbunden sind, wobei der Lade- und Entladeschaltkreis (15) zwei Teilschaltkreise umfasst, von denen einer ein Ladeschaltkreis (25) ist, der eine Vielzahl von N-Kanal-Transistoren (T3, T4, T9, T10) umfasst, und der andere ein Entladeschaltkreis (35) ist, der N-Kanal-Transistoren (T5, T6, T7, T8) umfasst, wobei der N-Kanal-Transistor (T5) mit dem N-Kanal-Transistor (T6) in Reihe geschaltet ist, der N-Kanal-Transistor (T7) mit dem N-Kanal-Transistor (T8) in Reihe geschaltet ist, so dass sie zwei Paare von Transistoren bilden, die parallelgeschaltet sind, so dass der Ausgang des N-Kanal-Transistors (T5) und der Ausgang des N-Kanal-Transistors (T7) miteinander verbunden sind, wobei diese Verbindung den Ausgangsknoten (10) bildet, und wobei der Ladeschaltkreis (25) den Ausgangsknoten (10) im Ansprechen auf eine binäre Null lädt und der Entladeschaltkreis (35) den Ausgangsknoten (10) im Ansprechen auf eine binäre Eins entlädt.
Multiplexer-Schaltkreis nach Anspruch 1, wobei der Lade- und Entladeschaltkreis (15) folgendes umfasst: einen ersten Teilschaltkreis (25), der so gekoppelt ist, dass er das erste Auswahlsignal (s0) und das zweite Auswahlsignal (s1) und die erste Dateneingabe (d0) und die zweite Dateneingabe (d1) empfängt, wobei der erste Teilschaltkreis (25) so konfiguriert ist, dass er eine binäre Eins ausgibt im Ansprechen auf das Empfangen einer binären Null in einer der ersten Dateneingabe (d0) und der zweiten Dateneingabe (d1) und einem entsprechenden des ersten Auswahlsignals (s0) und des zweiten Auswahlsignals (s1), das aktiv ist; und einen zweiten Teilschaltkreis (35), der so gekoppelt ist, dass er das erste Auswahlsignal (s0) und das zweite Auswahlsignal (s1) und die erste Dateneingabe (d0) und die zweite Dateneingabe (d1) empfängt, wobei der zweite Teilschaltkreis (35) so konfiguriert ist, dass er eine binäre Null ausgibt im Ansprechen auf das Empfangen einer binären Eins in einer der ersten Dateneingabe und der zweiten Dateneingabe und einem entsprechenden des ersten Auswahlsignals (s0) und des zweiten Auswahlsignals (s1), das aktiv ist.
Multiplexer-Schaltkreis nach Anspruch 2, wobei der Lade- und Entladeschaltkreis (15) folgendes umfasst: einen ersten N-Kanal-Transistor, der einen ersten Gate-Anschluss, einen ersten Anschluss und einen zweiten Anschluss umfasst, wobei der erste Gate-Anschluss mit dem ersten Auswahlsignal verbunden ist und der erste Anschluss mit der ersten Dateneingabe verbunden ist; einen zweiten N-Kanal-Transistor, der einen zweiten Gate-Anschluss, einen dritten Anschluss und einen vierten Anschluss umfasst, wobei der zweite Gate-Anschluss mit dem zweiten Auswahlsignal verbunden ist und der dritte Anschluss mit der zweiten Dateneingabe verbunden ist, wobei der zweite N-Kanal-Transistor mit dem ersten N-Kanal-Transistor parallelgeschaltet ist, wobei der vierte Anschluss mit dem zweiten Anschluss verbunden ist; einen ersten P-Kanal-Transistor (T1), der einen dritten Gate-Anschluss, einen fünften Anschluss und einen sechsten Anschluss umfasst, wobei der dritte Gate-Anschluss mit dem zweiten Anschluss und dem vierten Anschluss verbunden ist, wobei der fünfte Anschluss mit einer positiven Versorgungsspannung (VDD) verbunden ist, wobei der sechste Anschluss mit dem Ausgangsknoten (10) verbunden ist; einen zweiten P-Kanal-Transistor (T2), der einen vierten Gate-Anschluss, einen siebten Anschluss und einen achten Anschluss umfasst, wobei der vierte Gate-Anschluss mit dem Ausgangsknoten verbunden ist, wobei der siebte Anschluss mit der positiven Versorgungsspannung (VDD) verbunden ist, wobei der achte Anschluss mit dem dritten Gate-Anschluss verbunden ist.
Multiplexer-Schaltkreis nach Anspruch 3, wobei der zweite Teilschaltkreis (35) folgendes umfasst: einen dritten N-Kanal-Transistor, der einen fünften Gate-Anschluss, einen neunten Anschluss und einen zehnten Anschluss umfasst, wobei der fünfte Gate-Anschluss mit dem ersten Auswahlsignal verbunden ist, wobei der neunte Anschluss mit dem Ausgangsknoten (10) verbunden ist; einen vierten N-Kanal-Transistor, der einen sechsten Gate-Anschluss, einen elften Anschluss und einen zwölften Anschluss umfasst, wobei der siebte Gate-Anschluss mit der ersten Dateneingabe verbunden ist, wobei der elfte Anschluss an Masse gelegt ist, wobei der vierte N-Kanal-Transistor mit dem dritten N-Kanal-Transistor in Reihe geschaltet ist, wobei der zwölfte Anschluss mit dem zehnten Anschluss verbunden ist; einen fünften N-Kanal-Transistor, der einen siebten Gate-Anschluss, einen dreizehnten Anschluss und einen vierzehnten Anschluss umfasst, wobei der sechste Gate-Anschluss mit dem zweiten Auswahlsignal verbunden ist, wobei der dreizehnte Anschluss mit dem Ausgangsknoten (10) verbunden ist; einen fünften N-Kanal-Transistor, der einen siebten Gate-Anschluss, einen dreizehnten Anschluss und einen vierzehnten Anschluss umfasst, wobei der sechste Gate-Anschluss mit dem zweiten Auswahlsignal verbunden ist, wobei der dreizehnte Anschluss mit dem Ausgangsknoten (10) verbunden ist; einen sechsten N-Kanal-Transistor, der einen achten Gate-Anschluss, einen fünfzehnten Anschluss und einen sechzehnten Anschluss umfasst, wobei der achte Gate-Anschluss mit der zweiten Dateneingabe verbunden ist, wobei der fünfzehnte Anschluss an Masse gelegt ist, wobei der sechste N-Kanal-Transistor mit dem fünften N-Kanal-Transistor in Reihe geschaltet ist, wobei der sechzehnte Anschluss mit dem vierzehnten Anschluss verbunden ist.