DE3687984T2

DE3687984T2 - Programmierbares logik-array und gatter.

Info

Publication number: DE3687984T2
Application number: DE8686308496T
Authority: DE
Inventors: William E Moss
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1986-07-29
Filing date: 1986-10-31
Publication date: 1993-07-22
Anticipated expiration: 2006-11-01
Also published as: US4779010A; EP0254786A1; EP0254786B1; DE3687984D1; JPS6338325A

Description

Die Erfindung betrifft Verknüpfungsglieder und insbesondere Verknüpfungsglieder, die auf dem Gebiet der digitalen integrierten Schaltungen, insbesondere der programmierbaren integrierten logischen Matrixschaltungen (PLA) verwendet werden können.
Programmierbare logische Matrixschaltungen, beispielsweise die Schaltungen, die in "PAL Programmable Array Logic Handbook" herausgegeben von Monolithic Memories, Inc., 1983 beschrieben sind, sind bekannt. (PAL ist ein eingetragenes Warenzeichen von Monolithic Memories, Inc., den vorliegenden Anmeldern).
Im folgenden wird auf die Fig. 1, 2a, 2b der zugehörigen Zeichnungen Bezug genommen, in denen
Fig. 1 schematisch eine programmierbare logische Matrixschaltung zeigt, die nach dem Stand der Technik aufgebaut ist,
Fig. 2a ein UND-Glied zeigt, wobei die Darstellungsweise von Fig. 1 verwendet ist, und
Fig. 2b ein UND-Glied zeigt, bei dem die herkömmliche logische Symboldarstellungsweise verwendet ist.
Fig. 1 zeigt eine einfache PLA-Schaltung 10 mit vier Eingangsanschlüssen I&sub0; bis I&sub3;, von denen jeder mit der Eingangsleitung eines Puffers B&sub0; bis B&sub3; jeweils verbunden ist. Jeder Puffer weist eine invertierende Ausgangsleitung und eine nicht invertierende Ausgangsleitung auf. Der Puffer B&sub0; hat beispielsweise eine Ausgangsleitung 12a, die ein Signal liefert, das zu dem Signal am Anschluß I&sub0; invers ist. In ähnlicher Weise weist der Puffer B&sub0; eine Ausgangsleitung 12b auf, die ein Signal ISO liefert, das gleich dem Signal am Anschluß I&sub0; ist. Jedes der Ausgangssignale von den Puffern B&sub0; bis B&sub3; liegt als Eingangssignal an einem UND-Glied 14a. Das UND-Glied 14a ist ein UND-Glied mit acht Eingängen, wobei jede Ausgangsleitung der Puffer B&sub0; bis B&sub3; ausschließlich mit einer einzelnen Eingangsleitung des UND-Gliedes 14a verbunden ist. Fig. 2a zeigt die acht Eingangsleitungen zum UND-Glied 14a. Fig. 2b zeigt das UND-Glied 14a in der mehr herkömmlichen Darstellungsweise. Darüber hinaus sind fünfzehn weitere UND-Glieder 14b bis 14p gleichfalls mit den Ausgangsleitungen der Puffer B&sub0; bis B&sub3; in der gleichen Weise wie das UND-Glied 14a verbunden. Jedes der UND-Glieder 14a bis 14p ist somit mit allen acht Ausgangsleitungen der Puffer B&sub0; bis B&sub3; verbunden. Der Käufer einer PLA-Schaltung hat jedoch die Option, die Verbindung zwischen einer gegebenen Pufferausgangsleitung und einem gegebenen UND-Glied 14a bis 14p zu lösen. Bei einigen bekannten Schaltungen erfolgt das dadurch, daß eine Schmelzsicherung geöffnet wird, die den Schmelzsicherungen ähnlich ist, die bei programmierbaren Festspeichern verwendet werden. Bei anderen bekannten Schaltungen erfolgt das während des Herstellungsvorgangs der Schaltung. Unabhängig davon, wie diese Verbindungen aufgetrennt werden, kann der Benutzer bewirken, daß jedes UND- Glied 14a bis 14p ein eindeutiges Ausgangssignal in Abhängigkeit von einem bestimmten Satz von Eingangssignalen liefert. Die Ausgangssignale von den UND-Gliedern 14a bis 14p werden manchmal "Produkte" bezeichnet. (Der Ausdruck "Produkt" bedeutet dabei das logische Produkt aus einer logischen UND-Verknüpfung mehrerer Eingangssignale, beispielsweise Signal&sub1; mal Signal&sub2;, während der Ausdruck "Summe" die logische Summe aus einer logischen ODER-Verknüpfung von mehreren Eingangssignalen, beispielsweise Signal&sub1; plus Signal&sub2;, bezeichnet).
Wie es weiterhin in Fig. 1 dargestellt ist, weist ein erstes ODER-Glied 16a vier Eingangsleitungen auf, die mit den Ausgangsleitungen der UND-Glieder 14m, 14n, 14o und 14p verbunden sind. Das ODER-Glied 16a erzeugt ein Ausgangssignal auf seiner Ausgangsleitung O&sub0;. In ähnlicher Weise empfängt ein ODER-Glied 16b die Ausgangssignale von den UND- Gliedern 14i, 14j, 14k und 14l und erzeugt das ODER-Glied 16b ein Ausgangssignal auf seiner Ausgangsleitung O&sub1;. In dieser Weise erfüllt die programmierbare Schaltung die gewünschten programmierbaren Boole'schen Funktionen, die bei einer Vielzahl von verschiedenen Anwendungsformen benutzt werden können. Im folgenden wird unter einer programmierbaren logischen Schaltung, die die gewünschten programmierbaren Boole'schen Funktionen erfüllt, eine Schaltung verstanden, die durch den Systemplaner so programmiert werden kann, daß sie eine Anzahl von Boole'schen Funktionen liefert, die in einer gegebenen Systemauslegung benötigt werden. Diese nach Kundenwunsch vorgefertigte Schaltung ist ein preiswerter Ersatz für eine große Anzahl von integrierten Schaltungen, die sonst benötigt würden.
Es ist bekannt, PLA-Schaltungen unter Verwendung von Bipolar-Verfahren oder CMOS-Verfahren herzustellen. Ein Vorteil der Anwendung der CMOS-Technik besteht darin, daß die sich ergebende PLA-Schaltung weniger Energie als eine bipolare PLA-Schaltung verbraucht. Es ist in der Tat erwünscht, daß PLA-Schaltungen so wenig Energie wie möglich verbrauchen.
Aus Patent Abstracts of Japan, Band 9, Nr. 298 (E-361)[2021], 26. November 1985, ist ein Verknüpfungsglied gleichfalls bekannt, das eine Eingangsleitung zum Empfang eines Eingangssignals mit sich gegenseitig ausschließenden ersten und zweiten Zuständen, eine erste Spannungsversorgungsleitung zum Empfang eines ersten elektrischen Potentials, eine zweite Spannungsversorgungsleitung zum Empfang eines zweiten elektrischen Potentials, eine Ausgangsleitung zum Erzeugen eines Ausgangssignals mit gleichfalls einem ersten und einem zweiten Zustand und eine Schalteinrichtung zum Verbinden der Ausgangsleitung mit der ersten Spannungsversorgungsleitung und zwar auf das Eingangssignal mit dem ersten Zustand ansprechend aufweist.
In Patent Abstracts of Japan, Band 3, Nr. 70 (E-117) [151], 16. Juni 1979 ist darüber hinaus eine Verknüpfungsschaltung beschrieben, die Bauteile enthält, die bestrebt sind, den Zustand der Ausgangsleitung aufrecht zu erhalten.
Die vorliegende Erfindung liefert ein Verknüpfungsglied mit einer Eingangsleitung zum Empfang eines Eingangssignals (IN1), das einen ersten und einen zweiten sich gegenseitig ausschließenden Zustand hat, eine erste Spannungsversorgungsleitung zum Empfang eines ersten elektrischen Potentials (GND), eine zweite Spannungsversorgungsleitung zum Empfang eines zweiten elektrischen Potentials (VH), eine Ausgangsleitung zum Erzeugen eines Ausgangssignals gleichfalls mit einem ersten und einem zweiten Zustand und eine erste Schalteinrichtung zum Verbinden der Ausgangsleitung mit der ersten Spannungsversorgungsleitung und zwar auf das Eingangssignal (IN1) im ersten Zustand ansprechend umfaßt, wobei das Verknüpfungsglied durch eine zweite Schalteinrichtung, die in Reihe zwischen die Ausgangsleitung und die zweite Spannungsversorgungsleitung geschaltet ist, wobei die zweite Schalteinrichtung für ein erstes Zeitintervall schließt und dann auf den Übergang des Eingangssignals (IN1) vom ersten Zustand auf den zweiten Zustand öffnet, und eine Zustandshalteinrichtung gekennzeichnet ist, die bestrebt ist, das Ausgangssignal der Ausgangsleitung im ersten oder im zweiten Zustand zu halten.
Die Erfindung wird im folgenden anhand der Zeichnungen und der folgenden Beschreibung im einzelnen besser verständlich sein.
Die Erfindung wird im folgenden beispielsweise anhand der verbleibenden Figuren der zugehörigen Zeichnungen beschrieben, in denen
Fig. 3 ein UND-Glied zeigt, das gemäß der vorliegenden Erfindung aufgebaut ist,
Fig. 4 ein Wellenformendiagramm der verschiedenen Signale im UND-Glied von Fig. 3 zeigt,
Fig. 5 eine Schaltung zum Liefern von Impulsen zur Schaltung von Fig. 3 zeigt,
Fig. 6 eine Matrix-Schaltung von UND-Gliedern zeigt, die nach Maßgabe der vorliegenden Erfindung aufgebaut sind, und
Fig. 7 und 8 UND-Glieder zeigen, die nach Maßgabe weiterer Ausführungsbeispiele der Erfindung aufgebaut sind.
Fig. 3 zeigt schematisch ein UND-Glied 40, das nach Maßgabe der vorliegenden Erfindung aufgebaut ist. Wie es in Fig. 3 dargestellt ist, weist das UND-Glied 40 eine erste Eingangsleitung 42 zum Empfang eines Eingangssignals IN1, eine zweite Eingangsleitung IN2 und eine Ausgangsleitung 44 zum Liefern eines Ausgangssignals Vout auf.
Das Signal IN1 liegt an einem Puffer 46, der ein Signal S1 gleich dem Signal IN1 auf einer Ausgangsleitung 52a und ein Signal , das zu dem Signal IN1 invers ist, auf einer Ausgangsleitung 52b liefert. Der Puffer 46 ist so ausgelegt, daß dann, wenn das Signal IN1 von einem niedrigen Pegel auf einen hohen Pegel geht, das Signal S1 so lange auf keinen hohen Pegel kommt, bis ein bestimmtes Zeitintervall nach dem Absinken des Signals abgelaufen ist. Wenn in ähnlicher Weise das Signal IN1 von einem hohen Pegel auf einen niedrigen Pegel geht, dann kommt das Signal so lange nicht auf einen hohen Pegel, bis ein bestimmtes Zeitintervall (bei einem Ausführungsbeispiel zehn Nanosekunden) nach dem Absinken des Signals S1 abgelaufen ist. Die Beziehung zwischen den Signalen IN1, S1 und ist in Fig. 4 dargestellt. Der Grund für diese zeitliche Beziehung wird im folgenden beschrieben.
Das Signal IN2 wird von einem Puffer 48 empfangen, der Signale S2 und auf den Ausgangsleitungen 54a und 54b liefert. Die zeitliche Beziehung zwischen den Signalen IN2, S2 und ist die gleiche wie die der Signale IN1, S1 und , die oben beschrieben wurden. Diese zeitliche Beziehung ist gleichfalls in Fig. 4 dargestellt. Die Eingangssignale IN1 und IN2 in Fig. 4 sind lediglich Beispiele von Eingangssignalwellenformen, die jeweils lediglich zur Erläuterung dienen. Es können auch Eingangssignale mit anderen Wellenformen am UND-Glied 40 liegen.
Wie es in Fig. 4 dargestellt ist, haben während eines ersten Zeitintervalls T1 die Eingangssignale IN1 und IN2 beide einen niedrigen Pegel, so daß daher die Signale S1 und S2 einen niedrigen und die Signale und einen hohen Pegel haben. Ein N-Kanal MOS ("NMOS") Transistor 58 legt die Ausgangsleitung 44 an Masse, wenn das Signal einen hohen Pegel hat. In ähnlicher Weise legt ein NMOS-Transistor 60 die Ausgangsleitung 44 an Masse, wenn das Signal einen hohen Pegel hat. Wenn daher das Signal oder einen hohen Pegel hat, hat das Ausgangssignal Vout einen niedrigen Pegel.
Es ist von Bedeutung, daß zwei P-Kanal MOS ("PMOS") Transistoren 64 und 66 in Reihe zwischen die Ausgangsleitung 44 und einen Anschluß 62 geschaltet sind, der eine Spannung VH (im typischen Fall etwa 5V) empfängt. Da das Signal S1 während des Zeitintervalls T1 einen niedrigen Pegel hat, ist der PMOS-Transistor 66 durchgeschaltet. Da jedoch das Signal einen hohen Pegel hat, ist der PMOS-Transistor 64 gesperrt und ist die Ausgangsleitung 44 nicht mit dem Anschluß 62 verbunden. In ähnlicher Weise sind PMOS-Transistoren 67 und 68 in Reihe zwischen die Ausgangsleitung 44 und einen Anschluß 70 geschaltet, der die Spannung VH empfängt. Obwohl während des Zeitintervalls T1 der PMOS-Transistor 68 durchgeschaltet ist (da das Signal S2 einen niedrigen Pegel hat), sperrt der PMOS-Transistor 67 (da das Signals einen hohen Pegel hat). Die Ausgangsleitung 44 ist während des Zeitintervalls T1 daher nicht mit dem Anschluß 70 verbunden.
Am Ende des Zeitintervalls T1 kommt das Signal IN1 auf einen hohen Pegel und kommt das Signals nahezu unmittelbar darauf auf einen niedrigen Pegel, so daß der NMOS-Transistor 58 sperrt und der PMOS-Transistor 64 durchschaltet (Zeitintervall T2 in Fig. 4). Wie es oben erwähnt wurde, kommt das Signal S1 so lange nicht auf einen hohen Pegel, bis zehn Nanosekunden nach dem Absinken des Signals vergangen sind. Während dieser Zeit sind beide PMOS-Transistoren 64 und 66 durchgeschaltet und ist die Ausgangsleitung 44 mit dem Anschluß 62 verbunden. Die Reiheninpedanz der PMOS- Transistoren 64 und 66 ist jedoch größer als die Impedanz des NMOS-Transistors 60, so daß das Ausgangssignal Vout auf dem niedrigen Pegel bleibt.
Am Ende des Zeitintervalls T2 kommt das Signal S1 auf den hohen Pegel, wodurch der Transistor 66 sperrt. Während des Zeitintervalls T3 ist daher die Ausgangsleitung 44 nicht mehr mit dem Anschluß 62 verbunden und haben die Transistoren 58, 64 und 66 keinen Einfluß auf die Ausgangsleitung 44. Die Ausgangsleitung 44 bleibt jedoch über den NMOS-Transistor 60 mit Masse verbunden.
Am Ende des Zeitintervalls T3 kommt das Eingangssignal IN2 auf den hohen Pegel, was dazu führt, daß das Signal auf den niedrigen Pegel kommt, der NMOS-Transistor 60 sperrt und der PMOS-Transistor 67 durchschaltet. Das Signal S2 kommt jedoch so lange nicht auf einen hohen Pegel, bis zehn Nanosekunden nach dem Abfall des Signals vergangen sind. Während des Zeitintervalls T4 haben daher beide Signale S2 und einen niedrigen Pegel und sind beide PMOS-Transistoren 67 und 68 durchgeschaltet. Aufgrund dieser Tatsache ist die Ausgangsleitung 44 mit dem Anschluß 70 verbunden und daher auf die Spannung VH geladen.
Es sei darauf hingewiesen, daß die Ausgangsleitung 44 mit einem ersten invertierenden Puffer 74 verbunden ist, der einen zweiten invertierenden Puffer 76 ansteuert. Der zweite invertierende Puffer 76 hat eine hohe Ausgangsimpedanz und treibt die Ausgangsleitung 44, wodurch bestrebt wird, das Ausgangssignal Vout konstant zu halten. Da der Puffer 76 eine hohe Ausgangsimpedanz hat, wird die Ausgangsleitung 44 auf hohen Pegel gezogen, wenn die PMOS-Transistoren 67 und 68 durchschalten, obwohl der Puffer 76 versucht, die Ausgangsleitung 44 mit einer niedrigen Spannung zu treiben, wenn das Signal IN2 zum ersten Mal auf einen hohen Pegel kommt. Die PMOS-Transistoren 66 und 67 übersteuern daher den Puffer 76. Nachdem das Signal Vout auf einen hohen Pegel gekommen ist, ändert der Puffer 76 seinen Zustand und treibt der Puffer 76 die Ausgangsleitung 44 mit einer hohen Spannung.
Nach dem Zeitintervall T4 kommt das Signal S2 auf einen hohen Pegel, wodurch der PMOS-Transistor 68 sperrt. Zu diesem Zeitpunkt haben die Transistoren 60, 67 und 68 keinen Einfluß auf die Ausgangsleitung 44. Aufgrund der invertierenden Puffer 74 und 76 wird die Ausgangsleitung 44 während eines Zeitintervalls T5 jedoch auf einer hohen Spannung gehalten.
Am Ende des Zeitintervalls T5 kommt das Eingangssignal IN1 auf einen niedrigen Pegel, was dazu führt, daß das Signal S1 auf einen niedrigen Pegel geht, wodurch der PMOS- Transistor 64 durchgeschaltet wird. Während dieses Zeitintervalls sind somit beide PMOS-Transistoren 64 und 66 durchgeschaltet. Das hat keinen Einfluß auf die Ausgangsleitung 44, da das Signal Vout bereits einen hohen Pegel hat. Am Ende des Zeitintervalls T6 kommt das Signal auf einen hohen Pegel, so daß der PMOS-Transistor 64 sperrt und und der NMOS-Transistor 58 durchschaltet. Zu diesem Zeitpunkt liegt die Ausgangsleitung 44 über den NMOS-Transistor 58 erneut an Masse und kommt das Ausgangssignal Vout auf einen niedrigen Pegel. Anhand der erfindungsgemäßen Lehre ergibt es sich für den Fachmann, daß das Ausgangssignal Vout auf der Ausgangsleitung 44 auf einen niedrigen Pegel kommt, obwohl der invertierende Puffer 76 versucht, die Ausgangsleitung 44 mit einer hohen Spannung zu treiben, da der invertierende Puffer 76 eine hohe Ausgangsimpedanz hat. Der NMOS-Transistor 58 übersteuert daher den Puffer 76. Nachdem das Signal Vout auf einen niedrigen Pegel gekommen ist, ändert der Puffer 76 mit hoher Ausgangsimpedanz seinen Zustand und treibt der Puffer 76 die Ausgangsleitung 44 mit einer niedrigen Spannung.
Am Ende des Zeitintervalls T7 kommt das Signal IN2 auf einen niedrigen Pegel, so daß das Signal 52 auf einen niedrigen Pegel kommt und der PMOS-Transistor 67 durchschaltet. Am Ende des Zeitintervalls T7 liegt somit die Ausgangsleitung 44 über die PNOS-Transistoren 67 und 68 am Anschluß 70. Da jedoch die Impedanz der in Reihe geschalteten Transistoren 67 und 68 größer als die Impedanz des Transistors 58 ist, bleibt das Signal Vout auf dem niedrigen Pegel.
Am Ende des Zeitintervalls T8 kommt das Signal auf einen hohen Pegel, so daß der PMOS-Transistor 67 sperrt und der NMOS-Transistor 60 durchschaltet. Zu diesem Zeitpunkt liegt die Ausgangsleitung 44 über den Transistor 60 sowie den Transistor 58 an Masse und bleibt die Spannung Vout auf dem niedrigen Pegel.
Fig. 5 zeigt schematisch den Puffer 46, der sicherstellt, daß die Signale S1 und die angemessene zeitliche Beziehung haben. Der Puffer 48 ist mit dem Puffer 46 identisch.
Im Hinblick auf die Lehre der vorliegenden Erfindung ergibt sich für den Fachmann, daß der Grund dafür, daß das Signal S1 mit einer gegebenen Zeitverzögerung nach dem Abfall des Signals auf einen hohen Pegel kommt, darin besteht, daß sichergestellt werden soll, daß während eines kurzen Zeitintervalls (und nur eines kurzen Zeitintervalls) beide PMOS-Transistoren 64 und 66 durchgeschaltet sind. Aus ähnlichen Gründen ist es notwendig, sicherzustellen, daß das Signal S2 erst eine bestimmte Zeit nach dem Abfallen des Signals auf den hohen Pegel kommt.
Bei dem Ausführungsbeispiel von Fig. 3 ist es nicht notwendig, sicherzustellen, daß das Signal erst auf einen hohen Pegel kommt, wenn ein bestimmtes Zeitintervall nach dem Abfall des Signals S1 vergangen ist (Zeitintervall T6). Das UND-Glied 40 arbeitet auch dann, wenn das Signal S1 zu demselben Zeitpunkt abfällt, an dem das Signal ansteigt. Wie es im folgenden im einzelnen beschrieben wird, ist jedoch bei anderen Ausführungsbeispielen die in Fig. 4 dargestellte zeitliche Beziehung notwendig.
Fig. 6 zeigt schematisch eine Gruppe von drei UND-Gliedern 100a bis 100c. Die UND-Glieder 100a bis 100c können ein Teil einer größeren Matrix von UND-Gliedern, beispielsweise einer Matrix von UND-Gliedern in einer PLA-Schaltung sein. Bei einem derartigen Ausführungsbeispiel sind die Ausgangsleitungen 102a bis 102c der UND-Glieder 100a bis 100c mit einem ODER-Glied (nicht dargestellt) verbunden.
Die UND-Glieder 100a bis 100c empfangen vier Eingangssignale IN101 bis IN104. Es ist ersichtlich, daß die elektrische Verbindung zwischen der Ausgangsleitung 102a des UND-Gliedes 100a und dem NMOS-Transistor 104g aufgetrennt ist. In ähnlicher Weise ist die elektrische Verbindung zwischen der Ausgangsleitung 102a und dem PNOS-Transistor 105g aufgetrennt. In dieser Weise ist das Signal Vouta auf der Ausgangsleitung 102a vom Signal IN103 unabhängig. Durch Auftrennen der elektrischen Verbindung zwischen gewählten Ausgangsleitungen und Transistoren können die UND-Glieder 100a bis 100c so programmiert werden, daß sie die gewünschten Boole'schen Funktionen liefern. Diese elektrischen Verbindungen können entweder während des Herstellungsvorgangs (beispielweise dadurch, daß an geeigneten Stellen keine elektrischen Verbindungen vorgesehen werden) oder nach dem Herstellungsvorgang (beispielsweise dadurch, daß eine polykristalline Silicium-Schmelzsicherung geöffnet wird oder elektrische Ladung am schwebenden Gate eines in entsprechender Weise geschalteten Transistors mit schwebenden Gate gespeichert wird) aufgetrennt werden. Diese elektrischen Verbindungen können auch in anderer Weise aufgetrennt werden. Statt die Verbindung zwischen der Ausgangsleitung 102a und dem Transistor 104g aufzutrennen, kann auch die elektrische Verbindung zwischen der Source des Transistors 102g und Masse aufgetrennt werden. Der Transistor 106g wird in ähnlicher Weise von der Leitung 107 abgetrennt.
Es sei darauf hingewiesen, daß das UND-Glied 100a einen NMOS-Transistor 104j enthält, dessen Gate mit einer nicht invertierenden Ausgangsleitung 114a des Puffers 114 statt mit der invertierenden Ausgangsleitung 114b verbunden ist. Das Gate jedes NMOS-Transistors 104a bis 104l ist programmierbar elektrisch entweder mit der invertierenden Ausgangsleitung eines zugehörigen Puffers 111 bis 114 oder mit der nicht invertierenden Ausgangsleitung des zugehörigen Puffers verbunden. Da der NMOS-Transistor 104j mit der nicht invertierenden Ausgangsleitung 114a verbunden ist, liefert das UND-Glied 100a
Vouta = IN101 · IN102 · IN104 statt
Vouta = IN101 · IN102 · IN104.
In dieser Weise kann jedes UND-Glied 100a bis 100c das logische Produkt der Eingangssignale oder das logische Produkt der inversen Eingangssignale liefern. Die elektrische Verbindung zwischen dem Gate der NMOS-Transistoren 104a bis 104j und ihrem zugehörigen Puffer kann während oder nach dem Herstellungsvorgang beispielsweise unter Verwendung der oben beschriebenen Techniken hergestellt werden.
Es versteht sich für den Fachmann, daß es bei dem Ausführungsbeispiel von Fig. 6 notwendig ist, eine zeitliche Beziehung zwischen den Signalen IN104, S104 und beizubehalten, derart, daß das Signal so lange nicht auf einen hohen Pegel kommt, bis ein bestimmtes Zeitintervall nach dem Abfall des Signals 5104 vergangen ist. Obwohl eine ähnliche zeitliche Beschränkung bei dem UND-Glied von Fig. 3 nicht von ausschlaggebender Bedeutung ist, ist diese zeitliche Beschränkung für die UND-Glieder von Fig. 6 wichtig. Der Grund dafür besteht darin, daß dann, wenn die Signale IN101 und IN102 beide einen hohen Pegel haben, d. h. wenn die NMOS- Transistoren 104a und 104d sperren und die PMOS-Transistoren 106a und 106d sperren, ein Impuls auf der Ausgangsleitung 102a geliefert werden muß, wenn das Signal IN104 abfällt. Dieser Impuls wird nur geliefert, wenn es ein Zeitintervall, in dem beide PMOS-Transistoren 105j und 106j durchgeschaltet ist, d. h. ein Zeitintervall nach dem Abfall des Signals S104 gibt, in dem das Signal noch nicht auf einen hohen Pegel gekommen ist.
Wie es oben beschrieben wurde, sind einige Transistoren, wie beispielsweise der Transistor 104g von der entsprechenden Ausgangsleitung 102a getrennt. Bei einem Ausführungsbeispiel sind die Gates dieser NMOS-Transistoren programmierbar elektrisch von ihren zugehörigen Eingangspuffern 111 bis 114 getrennt, wodurch die kapazitive Last an den Ausgangsleitungen der Puffer 111 bis 114 verringert wird. Bei anderen Ausführungsbeispielen sind beide von ihren zugehörigen Ausgangsleitungen getrennten NMOS- und PMOS-Transistoren an ihren Gates von ihrem zugehörigen Eingangspuffer getrennt.
Fig. 7 zeigt ein UND-Glied 120, das nach Maßgabe eines weiteren Ausführungsbeispiels aufgebaut ist, bei dem das Gate des PMOS-Transistors 64 so geschaltet ist, daß es das Signal S1 empfängt und das Gate des Transistors 66 so geschaltet ist, daß es das Signal empfängt. Das UND-Glied 120 arbeitet in der gleichen Weise wie das UND-Glied 40, das oben beschrieben wurde. UND-Glieder wie beispielsweise das UND-Glied 40 oder 120 können in einer Matrix-Schaltung von UND-Gliedern beispielsweise in einer PLA-Schaltung verwendet werden.
Fig. 8 zeigt ein ODER-Glied 150, das nach Maßgabe eines weiteren Ausführungsbeispiels der vorliegenden Erfindung aufgebaut ist. Das ODER-Glied 150 enthält NMOS-Transistoren 152 und 154, die in Reihe zwischen die Ausgangsleitung 156 und Masse geschaltet sind, sowie einen PMOS-Transistor 158, der zwischen der Ausgangsleitung 150 und einem Anschluß 160 zum Empfang der Spannung VH liegt. Im ODER-Glied 150 liefert der Puffer 162 die Signale und S1 derart, daß das Signal S1 so lange nicht abfällt, bis ein bestimmtes Zeitverzögerungsintervall nach dem Anstieg des Signals S1 vergangen ist, und das Signal S1 nicht abfällt, bis ein bestimmtes Zeitintervall nach dem Anstieg des Signals abgelaufen ist. Die zeitliche Beziehung der Signale S1 und für das ODER-Glied 150 ist somit umgekehrt zu der zeitlichen Beziehung für das UND-Glied 40 in Fig. 3.
Wie bei dem Ausführungsbeispiel von Fig. 6 kann das Gate des Transistors 158 so geschaltet sein, daß es das Signal S1 statt des Signals empfängt, um die logische Summe von und IN2 zu bilden.

Claims

1. Verknüpfungsglied mit einer Eingangsleitung (42) zum Empfang eines Eingangssignals (IN1), das einen ersten und einen zweiten sich gegenseitig ausschließenden Zustand hat, einer ersten Spannungsversorgungsleitung zum Empfang eines ersten elektrischen Potentials (GND), einer zweiten Spannungsversorgungsleitung (62) zum Empfang eines zweiten elektrischen Potentials (VH), einer Ausgangsleitung (44) zum Erzeugen eines Ausgangssignals gleichfalls mit einem ersten und einem zweiten Zustand und einer ersten Schalteinrichtung (58) zum Verbinden der Ausgangsleitung (44) mit der ersten Spannungsversorgungsleitung, und zwar auf das Eingangssignal (IN1) mit dem ersten Zustand ansprechend, welches Verknüpfungsglied durch eine zweite Schalteinrichtung (64, 66), die in Reihe zwischen die Ausgangsleitung (44) und die zweite Spannungsversorgungsleitung (62) geschaltet ist, wobei die zweite Schalteinrichtung (64, 66) für ein erstes Zeitintervall schließt und anschließend auf den Übergang des Eingangssignals (IN1) vom ersten Zustand auf den zweiten Zustand öffnet, und eine Zustandshalteeinrichtung gekennzeichnet ist, die zwei antiparallele Inverter (74, 76) umfaßt und bestrebt ist, das Ausgangssignal der Ausgangsleitung (44) im ersten oder zweiten Zustand zu halten.

2. Verknüpfungsglied nach Anspruch 1 mit einer zweiten Eingangsleitung (43) zum Empfang eines zweiten Eingangssignals (IN2), das einen ersten und einen zweiten Zustand hat, einer dritten Schalteinrichtung (60) zum Verbinden der Ausgangsleitung mit der ersten Spannungsversorgungsleitung (70) auf das zweite Eingangssignal (IN2) im ersten Zustand und einer vierten Schalteinrichtung (67, 68), die zwischen der Ausgangsleitung (44) und der zweiten Spannungsversorgungsleitung (VH) liegt, wobei die vierte Schalteinrichtung (67, 68) für ein zweites Zeitintervall schließt und anschließend auf den Übergang des zweiten Eingangssignals (IN2) vom ersten Zustand auf den zweiten Zustand öffnet.

3. Verknüpfungsglied nach Anspruch 2, bei dem das erste elektrische Potential das Massepotential ist und die erste, die zweite, die dritte und die vierte Schalteinrichtung (58, 64, 66, 60, 67, 68) jeweils einen MOS-Transistor umfassen.

4. Verknüpfungsglied nach Anspruch 2 oder 3 mit mehreren zusätzlichen Eingangsleitungen (113, 114), von denen jede ein zugehöriges Eingangssignal (IN103, IN104) mit einem ersten und einem zweiten Zustand empfängt, einer ersten Anzahl von Schalteinrichtungen (104h, 104k), die jeweils ausschließlich einer der zusätzlichen Eingangsleitungen (113) zugeordnet sind und jeweils die Ausgangsleitung (102b) mit der ersten Spannungsversorgungsleitung auf ein Eingangssignal (IN103) auf der ausschließlich zugeordneten Eingangsleitung (113) im ersten Zustand verbinden, und einer zweiten Anzahl von Schalteinrichtungen (105h, 106h, 105k, 106k), die jeweils ausschließlich einer der zusätzlichen Eingangsleitungen (113) zugeordnet sind und jeweils wahlweise die Ausgangsleitung (102b) mit der zweiten Spannungsversorgungsleitung für ein Zeitintervall verbinden und dann auf den Übergang des Eingangssignals (IN103) auf der ausschließlich zugeordneten Eingangsleitung (113) vom ersten Zustand auf den zweiten Zustand öffnen.

5. Verknüpfungsglied nach Anspruch 1, 2 oder 3 mit einer ersten Leitung (S1) zum Empfang eines Signals gleich dem Eingangssignal (IN1) und einer zweiten Leitung ( ) zum Empfang eines Signals, das zeitweise gleich dem logisch invertierten Signal des Eingangssignals (IN1) ist, wobei das Signal auf der ersten Leitung (S1) um ein Verzögerungszeitintervall relativ zum Signal auf der zweiten Leitung ( ) verzögert wird, wenn das Eingangssignal (IN1) vom ersten Zustand auf den zweiten Zustand geht, und die zweite Schalteinrichtung (64, 66) während dieses Zeitintervalls schließt.

6. Verknüpfungsglied nach Anspruch 5, bei dem die zweite Schalteinrichtung einen ersten (66) und einen zweiten (64) PMOS-Transistor umfaßt, die in Reihe zwischen die Ausgangsleitung (44) und die zweite Spannungsversorgungsleitung (62) geschaltet sind, wobei das Gate des ersten PMOS-Transistors mit der ersten Leitung (S1) verbunden ist und das Gate des zweiten PMOS-Transistors (64) mit der zweiten Leitung ( ) verbunden ist.

7. Verknüpfungsglied nach Anspruch 6, bei dem die erste Schalteinrichtung einen NMOS-Transistor (58) umfaßt, der zwischen die Ausgangsleitung (44) und die erste Spannungsversorgungsleitung (GND) geschaltet ist, wobei das Gate des NMOS-Transistors mit der zweiten Leitung ( ) verbunden ist.

8. Verknüpfungsglied nach Anspruch 5, bei dem die zweite Schalteinrichtung einen ersten (152) und einen zweiten (154) NMOS-Transistor umfaßt, die in Reihe zwischen die Ausgangsleitung und die zweite Spannungsversorgungsleitung geschaltet sind, wobei das Gate des ersten NMOS-Transistors (152) mit der ersten Leitung (S1) verbunden ist und das Gate des zweiten NMOS-Transistors (154) mit der zweiten Leitung ( ) verbunden ist.

9. Verknüpfungsglied nach Anspruch 8, bei dem die erste Schalteinrichtung einen MOS-Transistor (158) umfaßt, der zwischen die erste Spannungsversorgungsleitung (GND) und die Ausgangsleitung (156) geschaltet ist, wobei das Gate des PMOS-Transistors mit der zweiten Leitung ( ) verbunden ist.

10. Verknüpfungsglied nach Anspruch 5 mit einer Signalzeiteinrichtung zum Empfang des Eingangssignals und zum darauf ansprechenden Liefern von ersten und zweiten Leitungssignalen auf der ersten (S1) und der zweiten Leitung ( ) als Ausgangssignale, wobei die ersten und die zweiten Leitungssignale im allgemeinen entgegengesetzte erste und zweite Zustände haben, jedoch während des Übergangs so außer Phase zueinander sind, daß eines der beiden Leitungssignale, das auf den ersten Zustand übergeht, dabei um ein Verzögerungszeitintervall relativ zu dem entgegengesetzten Übergang des anderen der beiden Leitungssignale, das in den zweiten Zustand übergeht, verzögert ist.

11. Verknüpfungsglied nach Anspruch 10, bei dem die Signalzeiteinrichtung eine Eingangsleitung (42), die mit der ersten Eingangsleitung des Verknüpfungsgliedes verbunden ist, eine erste Ausgangsleitung (52a), die mit der ersten Eingangsleitung des Verknüpfungsgliedes verbunden ist, eine zweite Ausgangsleitung (52b), die mit der zweiten Eingangsleitung des Verknüpfungsgliedes verbunden ist, einen Inverter mit einer Eingangsleitung, die mit der Eingangsleitung (42) der Signalzeiteinrichtung verbunden ist, ein erstes NOR-Glied mit einer ersten und einer zweiten Eingangsleitung und einer Ausgangsleitung, wobei die erste Ausgangsleitung mit der Ausgangsleitung des Inverters verbunden ist und die Ausgangsleitung mit der ersten Ausgangsleitung der Zeiteinrichtung verbunden ist, ein zweites NOR-Glied mit einer ersten und einer zweiten Eingangsleitung und einer Ausgangsleitung, wobei die erste Eingangsleitung mit der Eingangsleitung der Signalzeiteinrichtung verbunden ist und die Ausgangsleitung mit der zweiten Ausgangsleitung der Zeiteinrichtung verbunden ist, eine erste Verzögerungseinrichtung zum Empfang eines Signals an deren Eingangsleitung und zum Liefern eines um ein bestimmtes Zeitintervall verzögerten Signals als Ausgangssignal an ihrer Ausgangsleitung, wobei die Ausgangsleitung mit der zweiten Eingangsleitung des ersten NOR-Gliedes verbunden ist und die Eingangsleitung mit der Ausgangsleitung des zweiten NOR-Gliedes verbunden ist, und eine zweite Verzögerungseinrichtung zum Empfang eines Signals an ihrer Eingangsleitung und zum Liefern eines um ein bestimmtes Zeitintervall verzögerten Signals als Ausgangssignal an ihrer Ausgangsleitung umfaßt, wobei die Ausgangsleitung mit der zweiten Eingangsleitung des zweiten NOR-Gliedes verbunden ist und die Eingangsleitung mit der Ausgangsleitung des ersten NOR-Gliedes verbunden ist.

12. Verknüpfungsglied nach Anspruch 11, bei dem die erste und die zweite Verzögerungseinrichtung jeweils zwei in Reihe geschaltete Inverter umfassen.

13. Matrix-Schaltung von Verknüpfungsgliedern nach den Ansprüchen 1 bis 12, welche Matrixschaltung mehrere Eingangsleitungen, die jeweils ein zugehöriges Eingangssignal (IN1, IN2,...) empfangen, wobei jedes Signal einen ersten und einen zweiten sich gegenseitig ausschließenden Zustand hat, mehrere Ausgangsleitungen (102a, 102b,...), die jeweils ein zugehöriges Ausgangssignal (Vouta, Voutb,...) liefern, eine erste Spannungsversorgungsleitung zum Empfang eines ersten elektrischen Potentials (GND) und eine zweite Spannungsversorgungsleitung zum Empfang eines zweiten elektrischen Potentials (VH) umfaßt, gekennzeichnet durch eine erste Gruppe von Schalteinrichtungen, wobei jede Schalteinrichtung in der ersten Gruppe mehrere Reihen von Schalteinrichtungen (104a, 104d, 104g, 104j) umfaßt, jede Reihe in der ersten Gruppe einer der Eingangsleitungen (IN101) zugeordnet ist, jede Schalteinrichtung (104) in einer gegebenen Reihe so programmiert ist, daß sie einen ersten und einen zweiten gegenseitig ausschließenden Zustand hat, wobei im ersten Zustand jede Schalteinrichtung (104a) umschaltbar die erste Spannungsversorgungsleitung (GND) mit einer zugehörigen Ausgangsleitung (102a) auf das Signal auf der zugehörigen Eingangsleitung (IN101) im ersten Zustand verbindet und im zweiten Zustand die Schalteinrichtung (104) die zugehörige Ausgangsleitung nicht mit der ersten Spannungsversorgungsleitung (GND) verbindet, eine zweite Gruppe von Schalteinrichtungen, die mehrere Reihen von Schalteinrichtungen umfaßt, wobei jede Reihe von Schalteinrichtungen in der zweiten Gruppe einer der Eingangsleitungen (IN101) zugeordnet ist, jede Schalteinrichtung zwischen ihre zugehörige Ausgangsleitung (102a) und die zweite Spannungsversorgungsleitung (VH) geschaltet ist, jede Schalteinrichtung (105d, 106d) in der zweiten Gruppe von Schalteinrichtungen elektrisch so programmiert ist, daß sie in einem dritten oder vierten gegenseitig ausschließenden Zustand ist, wobei im dritten Zustand jede Schalteinrichtung (105d, 106d) in der zweiten Gruppe schließt und anschließend öffnet, wenn das Signal auf ihrer zugehörigen Eingangsleitung (IN102) vom ersten Zustand in den zweiten Zustand kommt, und wobei im vierten Zustand die Schalteinrichtungen der zweiten Gruppe die zugehörige Ausgangsleitung (102) nicht mit der zweiten Spannungsversorgungsleitung (VH) verbindet, und mehrere Zustandshalteeinrichtungen umfaßt, wobei jede Zustandshalteeinrichtung bestrebt ist, das Ausgangssignal der zugehörigen Ausgangsleitung (102a, 102b, 102c) im ersten oder zweiten Zustand zu halten.