JPS60136420A - Ｃ ｍｏｓ論理回路 - Google Patents
Ｃ ｍｏｓ論理回路Info
- Publication number
- JPS60136420A JPS60136420A JP58248514A JP24851483A JPS60136420A JP S60136420 A JPS60136420 A JP S60136420A JP 58248514 A JP58248514 A JP 58248514A JP 24851483 A JP24851483 A JP 24851483A JP S60136420 A JPS60136420 A JP S60136420A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- fet
- inverter
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、特に多入力のＣＭＯ８論理ダートに適するＣ
ＭＯ８論理回路に関する。
ＭＯ８論理回路に関する。
第１図は従来のＣＭＯ８論理回路の一例を示す回路図で
ＮＡＮＤダートを示すものである。すなわち電源ｖｃｃ
、ｖｓｓ間にＰ ｆヤネｋ Ｍ２Ｓ ＦＥＴ １１ 、
ＮチャネルＭＯ８ＦＩＴ １２およびＮチャネルＭＯ
８ＦＥＴ１３を直列に介挿している。そしてＭＯＳ Ｆ
ＥＴ１１．１２の直列接続点から出力１４を導出してい
る。また上記ＭＯ８ＦＥＴ １１に並列にＰチャネルＭ
Ｏ８ＦＥＴ １５を接続している。そしてＭＯＳ ＦＥ
Ｔ Ｊ ５ 、１ Ｊのｒ−卜を共通に接続して入力Ａ
１６とする。またＭＯＳ ＰＥＴ １１ 、１２のダー
トを共通に接続して入力ＢＪ７とする。
ＮＡＮＤダートを示すものである。すなわち電源ｖｃｃ
、ｖｓｓ間にＰ ｆヤネｋ Ｍ２Ｓ ＦＥＴ １１ 、
ＮチャネルＭＯ８ＦＩＴ １２およびＮチャネルＭＯ
８ＦＥＴ１３を直列に介挿している。そしてＭＯＳ Ｆ
ＥＴ１１．１２の直列接続点から出力１４を導出してい
る。また上記ＭＯ８ＦＥＴ １１に並列にＰチャネルＭ
Ｏ８ＦＥＴ １５を接続している。そしてＭＯＳ ＦＥ
Ｔ Ｊ ５ 、１ Ｊのｒ−卜を共通に接続して入力Ａ
１６とする。またＭＯＳ ＰＥＴ １１ 、１２のダー
トを共通に接続して入力ＢＪ７とする。
このような回路構成であれば入力Ａ１６．入力ＢＩ７へ
与えられる信号の否定論理積を出力１４に得ることがで
きる。
与えられる信号の否定論理積を出力１４に得ることがで
きる。
しかしながらこのようなものでは、入力数を増加する場
合、直列に接続したＮチャネルＭＯ８ＦＥＴ １２ 、
１３に増加する入力数に比例してＮチャネルＭＯ８ＦＥ
Ｔ′（ｉｌ−直列に接続することになる。このために、
この直列に接続したＮチャネルＭＯ８ＦＥＴの直列抵抗
が増加し、それによってダート遅延時間が急激に増加す
る。
合、直列に接続したＮチャネルＭＯ８ＦＥＴ １２ 、
１３に増加する入力数に比例してＮチャネルＭＯ８ＦＥ
Ｔ′（ｉｌ−直列に接続することになる。このために、
この直列に接続したＮチャネルＭＯ８ＦＥＴの直列抵抗
が増加し、それによってダート遅延時間が急激に増加す
る。
第２図は入力数とダート遅延時間との関係を示す図で、
図中曲Ｉｔ Ａは第１図に示すような従来の回路の特性
を示すものである。すなわち、入力数が５の場合遅延時
間は約１５ ｎｓであるが、入力数が倍の１０になると
、遅延時間は約４７ｎｓに増加する。
図中曲Ｉｔ Ａは第１図に示すような従来の回路の特性
を示すものである。すなわち、入力数が５の場合遅延時
間は約１５ ｎｓであるが、入力数が倍の１０になると
、遅延時間は約４７ｎｓに増加する。
このために、上言ｅ直列接続にするＭＯＳ ＦＥＴの直
列抵抗を小さくするためにこのＭＯＳ ＦＥＴのｒ−卜
幅を大きくすることが考えられる。しかしながらこのよ
うな手段ではＭＯＳ ＦＥＴの入力ｒ−トの入力容量が
増加し、また・母ターン面積も増大し好ましく力い。
列抵抗を小さくするためにこのＭＯＳ ＦＥＴのｒ−卜
幅を大きくすることが考えられる。しかしながらこのよ
うな手段ではＭＯＳ ＦＥＴの入力ｒ−トの入力容量が
増加し、また・母ターン面積も増大し好ましく力い。
本発明は上記の事情に鑑みてガされたもので入力数を増
加してもダート遅延時間はほとんど増加せず、しかもパ
ターン面租も小さくでき、直流霜、流の流れないＣＭＯ
Ｓ 籠理回路を提供することを目的とするものである。
加してもダート遅延時間はほとんど増加せず、しかもパ
ターン面租も小さくでき、直流霜、流の流れないＣＭＯ
Ｓ 籠理回路を提供することを目的とするものである。
す々わち本発明は、入力が異ｉｂ出力を共通に接続した
複数のＣＭＯＳインバータの一方の導電形のＭＯＳ Ｆ
ＥＴのソース端子と電源との間に一方の導電形のＭＯＳ
ＦＥＴを挿入し、この一方の導き 室形のＭＯＳ ＦＥＴのダートに邑該インバータの処方
信号の反転信号を一定時間だけ遅延して与えることを特
徴とするものである。
複数のＣＭＯＳインバータの一方の導電形のＭＯＳ Ｆ
ＥＴのソース端子と電源との間に一方の導電形のＭＯＳ
ＦＥＴを挿入し、この一方の導き 室形のＭＯＳ ＦＥＴのダートに邑該インバータの処方
信号の反転信号を一定時間だけ遅延して与えることを特
徴とするものである。
以下本発明の一実施例を第３図に示す２人力ＮＡＮＤ
ｆ −）を例として詳細に説明する。すなわち電源Ｖｅ
ｅｌＶｓ１間にＰチャネルＭＯ８ＦＥＴ ２１ 、 Ｎ
チャネルＭＯＳ ＦＥＴ ２２ 、２３の直列回路から
なるインバータを介挿する。同様に電源■ｅｅ、■ａｇ
間にＰチャネルＭＯ８ＦＥＴ ２４ 、 ＮチャネルＭ
ＯＳ ＦＥＴ ２５．２６の直列回路からなるインバー
タを介挿する。そして上記各インバータのＰチャネルＭ
Ｏ８ＦＥＴ ２１ 、２４とＮチャネルＭＯＳ ＦＥＴ
２２ 、２５との直列接続点から出力２７を導出して
いる。そしてＭＯＳ ＦＥ’Ｉ”Ｊ 、２２のダートヲ
共通に接続して入力Ａ２８とし、この人力Ａ２Ｂをイン
バータ２９で反転してＭＯＳ ＦＥＴ ２３のダートへ
与える。同様ＫＭＯ８Ｆ’Ｅ’ｒ’ ４ 、２５のダー
トを共通に接続して入力Ｂ３０とし、この入力Ｂ３０を
インバータ３１で反転してＭＯＳ ＦＥＴ ２６のｆｆ
−）へ与える。
ｆ −）を例として詳細に説明する。すなわち電源Ｖｅ
ｅｌＶｓ１間にＰチャネルＭＯ８ＦＥＴ ２１ 、 Ｎ
チャネルＭＯＳ ＦＥＴ ２２ 、２３の直列回路から
なるインバータを介挿する。同様に電源■ｅｅ、■ａｇ
間にＰチャネルＭＯ８ＦＥＴ ２４ 、 ＮチャネルＭ
ＯＳ ＦＥＴ ２５．２６の直列回路からなるインバー
タを介挿する。そして上記各インバータのＰチャネルＭ
Ｏ８ＦＥＴ ２１ 、２４とＮチャネルＭＯＳ ＦＥＴ
２２ 、２５との直列接続点から出力２７を導出して
いる。そしてＭＯＳ ＦＥ’Ｉ”Ｊ 、２２のダートヲ
共通に接続して入力Ａ２８とし、この人力Ａ２Ｂをイン
バータ２９で反転してＭＯＳ ＦＥＴ ２３のダートへ
与える。同様ＫＭＯ８Ｆ’Ｅ’ｒ’ ４ 、２５のダー
トを共通に接続して入力Ｂ３０とし、この入力Ｂ３０を
インバータ３１で反転してＭＯＳ ＦＥＴ ２６のｆｆ
−）へ与える。
このような構成に於て、今入力Ａ ＝ＩＩ ｌ ＃。
入力Ｂ ＝ ” Ｏ”とすればＭＯＳ Ｆ’ＥＴ ２１
、２５ 。
、２５ 。
２３はＯＦＦ シ、ＭＯＳ ＦＥＴ ２４ 、２２ 、
２６はＯＮするので出力２７は１＃となる。
２６はＯＮするので出力２７は１＃となる。
次に入力Ａ＝”１”で入力Ｂが°′０”から６″１”へ
変化する場合、ＭＯＳ ＦＥＴ ２６けインバータ３ノ
が反転するまでの間は導通状態であシ、出力２７に蓄え
られた電荷はＭＯＳＦＥＴ２５．２６を通ってＶｌｌ電
位へ放電し、出力２７はＩＩ Ｏ”レベルと々る。そし
てインバータ３１が反転した後は、ＭＯＳ ＦＥＴ ２
４ 、２ Ｊ 、 ２６ 、２’ ３は遮断され出力２
７はハイインピーダンスとなる。
変化する場合、ＭＯＳ ＦＥＴ ２６けインバータ３ノ
が反転するまでの間は導通状態であシ、出力２７に蓄え
られた電荷はＭＯＳＦＥＴ２５．２６を通ってＶｌｌ電
位へ放電し、出力２７はＩＩ Ｏ”レベルと々る。そし
てインバータ３１が反転した後は、ＭＯＳ ＦＥＴ ２
４ 、２ Ｊ 、 ２６ 、２’ ３は遮断され出力２
７はハイインピーダンスとなる。
そして入力Ａ＝ＭＯ”＋Ｂ＝″０”の場合はＭＯＳ Ｆ
ＥＴ ２４ 、２１ 、２６ 、２３は導通し、ＭＯＳ
ＦＥＴ ２５ 、２２は遮断し、出力２７は“１”と
なる。
ＥＴ ２４ 、２１ 、２６ 、２３は導通し、ＭＯＳ
ＦＥＴ ２５ 、２２は遮断し、出力２７は“１”と
なる。
５−
すなわち、第３図に示す回路は２入力のＮＡＮＤｆ−）
として動作することができる。そしてとのような回路に
よれば、そのダート遅延時間は、入力端子数が増加して
も第２図Ｂに示すよう入力数に比例してごく僅かに増加
するにすぎない。
として動作することができる。そしてとのような回路に
よれば、そのダート遅延時間は、入力端子数が増加して
も第２図Ｂに示すよう入力数に比例してごく僅かに増加
するにすぎない。
そしてこのようなダート遅延時間の増加は、出力端子の
寄生容量の増加によるものである。
寄生容量の増加によるものである。
なお本発明は上記実施例に限定されるものではなく、た
とえば第４図に示すようにＮＯＲ回路を構成してもよい
。
とえば第４図に示すようにＮＯＲ回路を構成してもよい
。
この場合、電源ｖａｅ、ｖｓｓ間にＰチャネルＭＯ８Ｆ
ＥＴ ４１ 、 Ｊ ２およびＮチャネルＭＯＳ ＦＥ
Ｔ４３を直列に接続したインバータを介挿している。ま
た同様にＰチャネルＭＯ８ＦＥＴ ４４ 、４５および
ＮチャネルＭＯＳ ＦＥＴ ４６を直列に接続したイン
バータを介挿している。そしてＭＯＳ ＦＥＴ４２．４
３のダートを共通に接続して入力Ａ４７とし、この人力
Ａ４７をインバータ４８を介してＭＯＳ ＦＥＴ ４１
のダートに接続している。
ＥＴ ４１ 、 Ｊ ２およびＮチャネルＭＯＳ ＦＥ
Ｔ４３を直列に接続したインバータを介挿している。ま
た同様にＰチャネルＭＯ８ＦＥＴ ４４ 、４５および
ＮチャネルＭＯＳ ＦＥＴ ４６を直列に接続したイン
バータを介挿している。そしてＭＯＳ ＦＥＴ４２．４
３のダートを共通に接続して入力Ａ４７とし、この人力
Ａ４７をインバータ４８を介してＭＯＳ ＦＥＴ ４１
のダートに接続している。
同様ＫＭＯ８ＦＥＴ ４５ 、４６ （７）？”−卜を
共通に接６− 続して入力Ｂ４９とし、この人力Ｂ４９をインバータ５
θを介してＭＯＳ ＦＥＴ ４４のダートに接続してい
る。さらにＭＯＳ ＦＥＴ ４２ 、４３の直列接続点
およびＭＯＳ ＦＥＴ ４５ 、４６の直列接続点を共
通に接続し、出力５１とする。
共通に接６− 続して入力Ｂ４９とし、この人力Ｂ４９をインバータ５
θを介してＭＯＳ ＦＥＴ ４４のダートに接続してい
る。さらにＭＯＳ ＦＥＴ ４２ 、４３の直列接続点
およびＭＯＳ ＦＥＴ ４５ 、４６の直列接続点を共
通に接続し、出力５１とする。
このようにすれば入力Ａ、Ｂに与えられる信号の否定論
理和を出力５１に得ることができる。
理和を出力５１に得ることができる。
そしてこの場合も入力端子数が増加してもｒ −卜遅延
時間の増加は僅かであり、特に入力数が増加するに従っ
て有利である。
時間の増加は僅かであり、特に入力数が増加するに従っ
て有利である。
以上のように本発明によれば、入力数が増加しても、ｆ
−）遅延時間はほとんど増加せず、しかもｆ−）遅延時
間を短くするためにｒ−）幅を大きくする必要もないの
でパターン面積も増加することなく、かつ直流電流も流
れないＣＭＯ８論理回路を提供することができる。
−）遅延時間はほとんど増加せず、しかもｆ−）遅延時
間を短くするためにｒ−）幅を大きくする必要もないの
でパターン面積も増加することなく、かつ直流電流も流
れないＣＭＯ８論理回路を提供することができる。
第１図は従来のＮＡＮＤダートを構成したＣＭＯ８論理
回路の一例を示す回路図、第２図は従来のＣＭＯ８論理
回路と本発明のＣＭＯ８論理回路の入力数とダート遅延
時間との関係を示す図、第３図は本発明の一実施例を示
す回路図、第４図は本発明の他の実施例を示す回路図で
ある。 ｖａａｔｖｍ［・・電源、２ Ｂ 、 ３ Ｑ ・・・
入力、２７ ・・・出力、２１，２２，２３，２４，２
５．２６・・・ＭＯＳＦＥＴ、 ２９ 、３１・・・イ
ンバータ。
回路の一例を示す回路図、第２図は従来のＣＭＯ８論理
回路と本発明のＣＭＯ８論理回路の入力数とダート遅延
時間との関係を示す図、第３図は本発明の一実施例を示
す回路図、第４図は本発明の他の実施例を示す回路図で
ある。 ｖａａｔｖｍ［・・電源、２ Ｂ 、 ３ Ｑ ・・・
入力、２７ ・・・出力、２１，２２，２３，２４，２
５．２６・・・ＭＯＳＦＥＴ、 ２９ 、３１・・・イ
ンバータ。
Claims (1)
- 第１の電位と出力端子との間に２個の一方導電形ＭＯ８
ＦＥＴを直列接続し、第２の電位と上記出力端子との間
に１個の他方導電形ＭＯ８ＦＥＴを直列接続してなシ、
一方の一方導電形ＭＯ８ＦＥＴのｆ−）へ入力信号を与
え、他方の一方導電形ＭＯ８ＦＥＴのダートへは上１入
力信号を反転して一定時間遅らせて与え、他方導電形Ｍ
Ｏ８ＦＥＴのｆ−）に上記入力信号を与えるようにして
なるＣ ＭＯ８論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248514A JPS60136420A (ja) | 1983-12-24 | 1983-12-24 | Ｃ ｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248514A JPS60136420A (ja) | 1983-12-24 | 1983-12-24 | Ｃ ｍｏｓ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60136420A true JPS60136420A (ja) | 1985-07-19 |
Family
ID=17179312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58248514A Pending JPS60136420A (ja) | 1983-12-24 | 1983-12-24 | Ｃ ｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136420A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338325A (ja) * | 1986-07-29 | 1988-02-18 | モノリシツク メモリ−ズ，インコ−ポレイテツド | ゲート |
| US4785203A (en) * | 1986-03-20 | 1988-11-15 | Kabushiki Kaisha Toshiba | Buffer circuit having decreased current consumption |
| JPH0238640A (ja) * | 1988-07-27 | 1990-02-08 | Fukuvi Chem Ind Co Ltd | 壁工法建造物の壁体ユニット |
-
1983
- 1983-12-24 JP JP58248514A patent/JPS60136420A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4785203A (en) * | 1986-03-20 | 1988-11-15 | Kabushiki Kaisha Toshiba | Buffer circuit having decreased current consumption |
| JPS6338325A (ja) * | 1986-07-29 | 1988-02-18 | モノリシツク メモリ−ズ，インコ−ポレイテツド | ゲート |
| US4779010A (en) * | 1986-07-29 | 1988-10-18 | Advanced Micro Devices, Inc. | Monostable logic gate in a programmable logic array |
| JPH0238640A (ja) * | 1988-07-27 | 1990-02-08 | Fukuvi Chem Ind Co Ltd | 壁工法建造物の壁体ユニット |
| JPH0689573B2 (ja) * | 1988-07-27 | 1994-11-09 | フクビ化学工業株式会社 | 壁工法建造物の壁体ユニット |
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