JPS6338325A - ゲート - Google Patents
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- JPS6338325A JPS6338325A JP62187862A JP18786287A JPS6338325A JP S6338325 A JPS6338325 A JP S6338325A JP 62187862 A JP62187862 A JP 62187862A JP 18786287 A JP18786287 A JP 18786287A JP S6338325 A JPS6338325 A JP S6338325A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/003—Changing the DC level
- H03K5/007—Base line stabilisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、デジタル集積回路の技術分野に関するもので
あって、更に詳細には、プログラマブルロジックアレイ
（ＰＬＡ）集積回路の技術分野に関するものである。
あって、更に詳細には、プログラマブルロジックアレイ
（ＰＬＡ）集積回路の技術分野に関するものである。
従来技術
１９８３年にモノリシック・メモリーズ・イン＝１１＝
コーホレイテッドによって発刊されたｒＰＡＬプログラ
マブルアレイロジックハンドブック（ＰＡＬ Ｐｒｏｇ
ｒａｍｍａｂｌｅ Ａｒｒａｙ Ｌｏｇｉｃ Ｈａｎｄ
ｂｏｏｋ）Ｊに記載されている回路の如きプログラマブ
ルロジックアレイ回路は周知である。ＰＡＬは本願出願
人であるモノリシック・メモリーズ・インコーホレイテ
ッドの登録商標である。第１図は簡単なＰＬＡ回路１０
を示している。回路ｌｏ内には、４個の入力端子■０乃
至工３が設けられており、その各々は夫々バッファＢＯ
乃至Ｂ３の入力リードへ結合されている。各バッファは
、反転出力リードと、非反転出力リードとを持っている
。例えば、バッファＢＯは信号ＩＳＯを供給する出力リ
ード１２ａを持っており、該信号は端子ＩＯ上に存在す
る信号の反転したものである。同様に、バッファＢＯは
出力リード１２ｂを持っており、該リードは端子工０に
存在する信号に等しい信号ＩＳＯを供給する。バッファ
ＢＯ乃至Ｂ３からの出力信号の各々はＡＮＤゲート１４
ａへ入力信号として供給される。ＡＮＤゲート１４．
ａは８入力ＡＮＤゲートであり、且つバッファＢＯ乃至
Ｂ３の出力リードの各々はＡＮＤゲート１４ａの単一の
入力リードへ唯−的に結合されている。第２ａ図は、Ａ
ＮＤゲート１４ａへの８本の入力リードを示している。
マブルアレイロジックハンドブック（ＰＡＬ Ｐｒｏｇ
ｒａｍｍａｂｌｅ Ａｒｒａｙ Ｌｏｇｉｃ Ｈａｎｄ
ｂｏｏｋ）Ｊに記載されている回路の如きプログラマブ
ルロジックアレイ回路は周知である。ＰＡＬは本願出願
人であるモノリシック・メモリーズ・インコーホレイテ
ッドの登録商標である。第１図は簡単なＰＬＡ回路１０
を示している。回路ｌｏ内には、４個の入力端子■０乃
至工３が設けられており、その各々は夫々バッファＢＯ
乃至Ｂ３の入力リードへ結合されている。各バッファは
、反転出力リードと、非反転出力リードとを持っている
。例えば、バッファＢＯは信号ＩＳＯを供給する出力リ
ード１２ａを持っており、該信号は端子ＩＯ上に存在す
る信号の反転したものである。同様に、バッファＢＯは
出力リード１２ｂを持っており、該リードは端子工０に
存在する信号に等しい信号ＩＳＯを供給する。バッファ
ＢＯ乃至Ｂ３からの出力信号の各々はＡＮＤゲート１４
ａへ入力信号として供給される。ＡＮＤゲート１４．
ａは８入力ＡＮＤゲートであり、且つバッファＢＯ乃至
Ｂ３の出力リードの各々はＡＮＤゲート１４ａの単一の
入力リードへ唯−的に結合されている。第２ａ図は、Ａ
ＮＤゲート１４ａへの８本の入力リードを示している。
第２ｂ図はより慣習的な記法を使用してＡＮＤゲ−ト１
４ ａを示している。更に、その他１５個のＡＮＤゲー
ト１４ｂ乃至１４ ｐ、も。ＡＮＤゲート１４ａと同様
な態様で、バッファＢＯ乃至Ｂ３の出力リードへ接続さ
れている。従って、ＡＮＤゲート１４ａ乃至１４ ｐ、
の各々はバッファＢＯ乃至Ｂ３の８本の出力リードの全
てへ結合されている。
４ ａを示している。更に、その他１５個のＡＮＤゲー
ト１４ｂ乃至１４ ｐ、も。ＡＮＤゲート１４ａと同様
な態様で、バッファＢＯ乃至Ｂ３の出力リードへ接続さ
れている。従って、ＡＮＤゲート１４ａ乃至１４ ｐ、
の各々はバッファＢＯ乃至Ｂ３の８本の出力リードの全
てへ結合されている。
然し乍ら、ＰＬＡ回路の購入者は、与えられたバッファ
出力リードと与えられたＡＮＤゲート１４ａ乃至１４ｐ
との間の接続を切断することのオプションを持っている
。ある従来技術の回路においては、このことは、プログ
ラマブルリードオンリメモリ（ＦＲＯＭ）において使用
されるフユーズに類似したフユーズを開放させることに
よって行われている。その他の従来技術の回路において
は、このことは、回路の製造プロセス中に行われる。
出力リードと与えられたＡＮＤゲート１４ａ乃至１４ｐ
との間の接続を切断することのオプションを持っている
。ある従来技術の回路においては、このことは、プログ
ラマブルリードオンリメモリ（ＦＲＯＭ）において使用
されるフユーズに類似したフユーズを開放させることに
よって行われている。その他の従来技術の回路において
は、このことは、回路の製造プロセス中に行われる。
この様な接続がどのようにして切断されるかということ
に無関係に、ユーザは、特定の組の入力信号に依存して
各ＡＮＤゲート１４ａ乃至１４ｐが唯一の出力信号を供
給する様にさせることが可能である。ＡＮＤゲート１４
ａ乃至１４ｐからの出力信号は、時々、「積項」と呼ば
れることがある。
に無関係に、ユーザは、特定の組の入力信号に依存して
各ＡＮＤゲート１４ａ乃至１４ｐが唯一の出力信号を供
給する様にさせることが可能である。ＡＮＤゲート１４
ａ乃至１４ｐからの出力信号は、時々、「積項」と呼ば
れることがある。
（本明細書においては、「積項」という表現は、複数個
の入力信号に関しての論理ＡＮＤ操作から得られる論理
積、例えば、５ＩＧＮＡＬ□・５ＩＧＮＡＬ２．のこと
を意味している。一方、「和項」という表現は複数個の
入力信号に関しての論理ＯＲ操作から得られる論理和、
例えば、５ＩＧＮＡＬ□＋５ＩＧＮＡＬ２、のことを意
味している。） 又、第１図から理解される如く、第１ＯＲゲート１６ａ
はＡＮＤゲート１４ｍ、１４ｎ、１４ｏ。
の入力信号に関しての論理ＡＮＤ操作から得られる論理
積、例えば、５ＩＧＮＡＬ□・５ＩＧＮＡＬ２．のこと
を意味している。一方、「和項」という表現は複数個の
入力信号に関しての論理ＯＲ操作から得られる論理和、
例えば、５ＩＧＮＡＬ□＋５ＩＧＮＡＬ２、のことを意
味している。） 又、第１図から理解される如く、第１ＯＲゲート１６ａ
はＡＮＤゲート１４ｍ、１４ｎ、１４ｏ。
１４Ｐの出力リードに結合される４本の入力リードを有
している。ＯＲゲート１６ａは、そこから出力リードＯ
８上に出力信号を発生させる。同様に、ＯＲゲート１６
ｂはＡＮＤゲート１４ｉ、］４ｊ、１４に、１４１から
の出力信号を受け取り且つそこから出力リード０□上に
出力信号を発生させる。この様に、プログラマブル回路
１ｏは、多様な適用において使用することの可能な所望
のプログラマブル（プログラム可能な）ブール関数を供
給する。本明細書において使用される如く、「所望のプ
ログラマブルブール関数」を提供するプログラマブル論
理回路は、与えられたシステム設計において必要とされ
る任意の数のブール関数を提供する為に、システム設計
者によってプログラムすることの可能なものである。こ
のセミカスタム回路は、そうでない場合には必要とされ
るであろう様な多数の集積回路に対する廉価な代替物を
提供するものである。
している。ＯＲゲート１６ａは、そこから出力リードＯ
８上に出力信号を発生させる。同様に、ＯＲゲート１６
ｂはＡＮＤゲート１４ｉ、］４ｊ、１４に、１４１から
の出力信号を受け取り且つそこから出力リード０□上に
出力信号を発生させる。この様に、プログラマブル回路
１ｏは、多様な適用において使用することの可能な所望
のプログラマブル（プログラム可能な）ブール関数を供
給する。本明細書において使用される如く、「所望のプ
ログラマブルブール関数」を提供するプログラマブル論
理回路は、与えられたシステム設計において必要とされ
る任意の数のブール関数を提供する為に、システム設計
者によってプログラムすることの可能なものである。こ
のセミカスタム回路は、そうでない場合には必要とされ
るであろう様な多数の集積回路に対する廉価な代替物を
提供するものである。
従来、ＰＬＡをバイポーラ又はＣＭＯＳプロセスを使用
して製造することが周知である。ＣＭＯ８技術を使用す
ることの利点の１つは、結果的に得られるＰＬＡはバイ
ポーラＰＬＡと比べて消費するパワーが少ないというこ
とである。実際に、ＰＬＡが消費するパワーは可及的に
少ないことが望ましい。
して製造することが周知である。ＣＭＯ８技術を使用す
ることの利点の１つは、結果的に得られるＰＬＡはバイ
ポーラＰＬＡと比べて消費するパワーが少ないというこ
とである。実際に、ＰＬＡが消費するパワーは可及的に
少ないことが望ましい。
一１５＝
目 的
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、消費するパワーを可
及的に少なくしたＰＬＡを提供することを目的とする。
した如き従来技術の欠点を解消し、消費するパワーを可
及的に少なくしたＰＬＡを提供することを目的とする。
棗−戊
本発明に基づいて構成されるＰＬＡはＡ、 Ｎ Ｄゲー
トのアレイを有している。該ＡＮＤゲーゲーレイ内の各
ＡＮＤゲートは、出力信号を供給する為の出力リードと
、複数個の入力リードに対して１組の入力リードとを有
している。該出力リードは高出力インピーダンスバッフ
ァへ接続されており、該バッファは出力リードを一定状
態に維持する傾向を持っている。該ＡＮＤゲートは、又
、第１組のスイッチを有しており、各スイッチは出力リ
ードと接地との間に接続されている。これらのスイッチ
の各々は、該入力リードの１つと関連しており、且つ、
該関連する入力リード上の信号が低となる時に、閉成す
る。該ＡＮＤゲートは、出力リードと電圧源との間に接
続されている第２組のスイツチを有している。該第２組
のスイッチ内の各スイッチは、該入力リードの１つと関
連している。
トのアレイを有している。該ＡＮＤゲーゲーレイ内の各
ＡＮＤゲートは、出力信号を供給する為の出力リードと
、複数個の入力リードに対して１組の入力リードとを有
している。該出力リードは高出力インピーダンスバッフ
ァへ接続されており、該バッファは出力リードを一定状
態に維持する傾向を持っている。該ＡＮＤゲートは、又
、第１組のスイッチを有しており、各スイッチは出力リ
ードと接地との間に接続されている。これらのスイッチ
の各々は、該入力リードの１つと関連しており、且つ、
該関連する入力リード上の信号が低となる時に、閉成す
る。該ＡＮＤゲートは、出力リードと電圧源との間に接
続されている第２組のスイツチを有している。該第２組
のスイッチ内の各スイッチは、該入力リードの１つと関
連している。
入力リード上の入力信号が高となると、該第２絹のスイ
ッチ内の関連するスイッチが所定の期間の間閉成し、次
いで開成する。それが起こると、該第２組のスイッチ内
のどのスイッチも閉成していないと、出力リード上の信
号は低状態を維持する。
ッチ内の関連するスイッチが所定の期間の間閉成し、次
いで開成する。それが起こると、該第２組のスイッチ内
のどのスイッチも閉成していないと、出力リード上の信
号は低状態を維持する。
重要なことであるが、本発明のＡＮＤゲートは殆どＤＣ
パワーを消費することがない。何故ならば、通常、第２
組のスイッチは開放したままであり、従って、電源から
接地へ流れるＤＣ電流は存在しないからである。第２組
のスイッチ内のスイッチは、短い期間の間だけ閉成する
だけであり（入力信号が状態を変化させる時に）、従っ
てパワー消費を制限している。
パワーを消費することがない。何故ならば、通常、第２
組のスイッチは開放したままであり、従って、電源から
接地へ流れるＤＣ電流は存在しないからである。第２組
のスイッチ内のスイッチは、短い期間の間だけ閉成する
だけであり（入力信号が状態を変化させる時に）、従っ
てパワー消費を制限している。
尖に餌
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて、詳細に説明する。
に付いて、詳細に説明する。
第３図は、本発明に基づいて構成されたＡ Ｎ Ｄゲー
ト４０を概略示している。第３図を参照すると、ＡＮＤ
ゲート４０は、入力信号ＩＮＩを受け取る為の第１入力
リード４２と、入力信号ＩＮ２を受け取る為の第２入力
リード４３と、出力信号Ｖｏｕｔを供給する為の出力リ
ード４４とを有している。
ト４０を概略示している。第３図を参照すると、ＡＮＤ
ゲート４０は、入力信号ＩＮＩを受け取る為の第１入力
リード４２と、入力信号ＩＮ２を受け取る為の第２入力
リード４３と、出力信号Ｖｏｕｔを供給する為の出力リ
ード４４とを有している。
信号ＩＮＩはバッファ４６へ供給され、該バッファは、
出力リード５２ａ上に信号ＩＮ１と等しい信号Ｓ１を、
又出力リード５２ｂ上に信号ＩＮ１の反転したものであ
る信号Ｓ１を供給する。バッファ４６は、信号ＩＮＩが
低レベルから高レベルへ移行する場合に、信号Ｓ】は信
号Ｓ１が低となった後の所定の期間名高とはならない様
に設計されている。同様に、信号ＩＮ］が高レベルから
低レベルへ移行すると、信号Ｓ１は信号Ｓ１が低となっ
た後に所定期間（１実施例において、１゜ナノ秒）名高
とならない。信号ＩＮＩ、Ｓｌ、及びＳｌの間の関係を
第４図に示しである。このタイミング関係に関する理由
は以下に説明する。
出力リード５２ａ上に信号ＩＮ１と等しい信号Ｓ１を、
又出力リード５２ｂ上に信号ＩＮ１の反転したものであ
る信号Ｓ１を供給する。バッファ４６は、信号ＩＮＩが
低レベルから高レベルへ移行する場合に、信号Ｓ】は信
号Ｓ１が低となった後の所定の期間名高とはならない様
に設計されている。同様に、信号ＩＮ］が高レベルから
低レベルへ移行すると、信号Ｓ１は信号Ｓ１が低となっ
た後に所定期間（１実施例において、１゜ナノ秒）名高
とならない。信号ＩＮＩ、Ｓｌ、及びＳｌの間の関係を
第４図に示しである。このタイミング関係に関する理由
は以下に説明する。
信号ＩＮ２がバッファ４８によって受け取られ、該バッ
ファは出力リード５４ ａ及び５４ ｂ ｌに夫々信号
Ｓ２及びＳ２を供給する。信号ＩＮ２、Ｓ２、及びＳ２
の間のタイミング関係は、上述したＩＮＩ、Ｓｌ、及び
Ｓｌに対するものと同一である。このタイミング関係も
第４図に示しである。
ファは出力リード５４ ａ及び５４ ｂ ｌに夫々信号
Ｓ２及びＳ２を供給する。信号ＩＮ２、Ｓ２、及びＳ２
の間のタイミング関係は、上述したＩＮＩ、Ｓｌ、及び
Ｓｌに対するものと同一である。このタイミング関係も
第４図に示しである。
第４図の入力信号ＩＮ１及びＩＮ２は、例示的な目的の
為にのみ与えられた入力信号波形の単なる例に過ぎない
。他の入力信号波形もＡＮＤゲーゲー４０へ印加させる
ことが可能である。
為にのみ与えられた入力信号波形の単なる例に過ぎない
。他の入力信号波形もＡＮＤゲーゲー４０へ印加させる
ことが可能である。
第４図を参照すると、最初の期間Ｔ１の期間中、入力信
号ＩＮＩ及びＩＮ２は両方共低であり、従って、信号Ｓ
１及びＳ２は低で且つ信号Ｓ１及びＳ２は高である。Ｎ
チャンネルＭ、Ｏ８（ＮＭＯ３）トランジスタ５８は、
信号Ｓ１が高である時に、出力リード４４を接地へ結合
させる。同様ｔこ、ＮＭＯＳトランジスタ６０は、信号
Ｓ２が高である時に、出力リード４４を接地へ結合させ
る。従って、信号Ｓ１又は信号Ｓ２が高である場合には
、出力信号Ｖ ｏ ｕ ｔは低である。
号ＩＮＩ及びＩＮ２は両方共低であり、従って、信号Ｓ
１及びＳ２は低で且つ信号Ｓ１及びＳ２は高である。Ｎ
チャンネルＭ、Ｏ８（ＮＭＯ３）トランジスタ５８は、
信号Ｓ１が高である時に、出力リード４４を接地へ結合
させる。同様ｔこ、ＮＭＯＳトランジスタ６０は、信号
Ｓ２が高である時に、出力リード４４を接地へ結合させ
る。従って、信号Ｓ１又は信号Ｓ２が高である場合には
、出力信号Ｖ ｏ ｕ ｔは低である。
重要なことであるが、一対のＰチャンネルＭＯ５（ＰＭ
Ｏ８） トランジスタ６４及び６６が、出カリード４４
と電圧ＶＨ（典型的には約５Ｖ）を受け取る端子６２と
の間に、直列して結合されている。信号Ｓ１は期間Ｔ１
の間低であるから、ＰＭＯＳトランジスタ６６はオンで
ある。然し乍ら、信号ＳＬは高であるから、ＰＭＯＳト
ランジスタ６４はオフであり且つ出力リード４４は端子
６２に接続されていない。同様に、ＰＭｏＳトランジス
タ６７及び６８は、出力リード４４と電圧ＶＨを受け取
る端子７０との間に、直列して結合されている。期間Ｔ
１の間に、ＰＭＯＳトランジスタ６８がオン（何故なら
ば、信号Ｓ２が低なので）しているが、ＰＭＯＳトラン
ジスタ６７はオフである（何故ならば、信号Ｓ２は高な
ので）。従って、出力リード４４は、ＪｔＡｒｌｎＴ１
ノＭ、端子７０には接続されない。
Ｏ８） トランジスタ６４及び６６が、出カリード４４
と電圧ＶＨ（典型的には約５Ｖ）を受け取る端子６２と
の間に、直列して結合されている。信号Ｓ１は期間Ｔ１
の間低であるから、ＰＭＯＳトランジスタ６６はオンで
ある。然し乍ら、信号ＳＬは高であるから、ＰＭＯＳト
ランジスタ６４はオフであり且つ出力リード４４は端子
６２に接続されていない。同様に、ＰＭｏＳトランジス
タ６７及び６８は、出力リード４４と電圧ＶＨを受け取
る端子７０との間に、直列して結合されている。期間Ｔ
１の間に、ＰＭＯＳトランジスタ６８がオン（何故なら
ば、信号Ｓ２が低なので）しているが、ＰＭＯＳトラン
ジスタ６７はオフである（何故ならば、信号Ｓ２は高な
ので）。従って、出力リード４４は、ＪｔＡｒｌｎＴ１
ノＭ、端子７０には接続されない。
期間Ｔ］の終わりに、信号ＩＮＩは高となり且つ殆ど直
ぐに信号Ｓ１は低となり、その際にＮＭＯＳトランジス
タ５８をターンオフさせ且つＰＭＯＳトランジスタ６４
をターンオンさせる（第４図の期間Ｔ２）。」二連した
如く、信号Ｓ１は、信号Ｓ１が低となった後１０ナノ秒
迄は、高とはならない。この期間中に、ＰＭＯＳトラン
ジスタ６４及び６６は両方共オンであり、且つ出力リー
ド４４は端子６２へ結合されている。然し乍ら、ＰＭＯ
Ｓトランジスタ６４及び６６の直列インピーダンスは、
ＮＭＯＳトランジスタ６０のインピーダンスよりも大き
く、従って出力信号Ｖｏｕｔは低のままである。
ぐに信号Ｓ１は低となり、その際にＮＭＯＳトランジス
タ５８をターンオフさせ且つＰＭＯＳトランジスタ６４
をターンオンさせる（第４図の期間Ｔ２）。」二連した
如く、信号Ｓ１は、信号Ｓ１が低となった後１０ナノ秒
迄は、高とはならない。この期間中に、ＰＭＯＳトラン
ジスタ６４及び６６は両方共オンであり、且つ出力リー
ド４４は端子６２へ結合されている。然し乍ら、ＰＭＯ
Ｓトランジスタ６４及び６６の直列インピーダンスは、
ＮＭＯＳトランジスタ６０のインピーダンスよりも大き
く、従って出力信号Ｖｏｕｔは低のままである。
期間Ｔ２の終わりに、信号Ｓ１は高となり、その際にト
ランジスタ６６をターンオフさせる。従って、期間Ｔ３
の間、出力リード４４は最早端子６２へ接続されておら
ず、且つトランジスタ５８゜６４−．６６は出力リード
４４には何の影響も与えない。然し乍ら、出力リード４
４は、ＮＭＯＳトランジスタ６０を介して接地接続され
たままである。
ランジスタ６６をターンオフさせる。従って、期間Ｔ３
の間、出力リード４４は最早端子６２へ接続されておら
ず、且つトランジスタ５８゜６４−．６６は出力リード
４４には何の影響も与えない。然し乍ら、出力リード４
４は、ＮＭＯＳトランジスタ６０を介して接地接続され
たままである。
期間Ｔ３の終わりに、入力信号ＩＮ２は高となり、その
際に信号Ｓ２を低とさせ、ＮＭＯＳトランジスタ６０を
ターンオフさせ且つＰＭＯＳトランジスタ６７をターン
オンさせる。然し乍ら、信号Ｓ２は、信号Ｓ２が低とな
った後に１０ナノ秒迄は高とはならない。従って、期間
Ｔ４の間に、信号Ｓ２及びＳ２は両方共低であり且つＰ
ＭＯＳトランジスタ６７及び６８は両方共オンである。
際に信号Ｓ２を低とさせ、ＮＭＯＳトランジスタ６０を
ターンオフさせ且つＰＭＯＳトランジスタ６７をターン
オンさせる。然し乍ら、信号Ｓ２は、信号Ｓ２が低とな
った後に１０ナノ秒迄は高とはならない。従って、期間
Ｔ４の間に、信号Ｓ２及びＳ２は両方共低であり且つＰ
ＭＯＳトランジスタ６７及び６８は両方共オンである。
その為に、出力リード４４は端子７０へ結合されており
、従って電圧ＶＨへ充電する。
、従って電圧ＶＨへ充電する。
注意すべきことであるが、出力リード４４は第１反転バ
ッファ７４へ接続されており、該バッファは第２反転バ
ッファ７６を駆動する。第２反転バッファ７６は高出力
インピーダンスを持っており且つ出力リード４４を駆動
し、その際に出力信号Ｖｏｕｔを一定に維持する。バッ
ファ７６は高出力インピーダンスを持っているので、信
号ＩＮ２が最初に高となる時にバッファ７６は出力リー
ド４４を低電圧で駆動せんとするが、ＰＭＯＳトランジ
スタ６７及び６８がターンオンする場合に、出力リード
４４は高ヘプルアップされる。従って、ＰＭＯＳトラン
ジスタ６６及び６７はバッファ７６をオーバーライド、
即ち無効とさせる。信号Ｖｏｕｔが高となった後に、バ
ッファ７６は状態を変化させ且つ出力リード４４を高電
圧で駆動する。
ッファ７４へ接続されており、該バッファは第２反転バ
ッファ７６を駆動する。第２反転バッファ７６は高出力
インピーダンスを持っており且つ出力リード４４を駆動
し、その際に出力信号Ｖｏｕｔを一定に維持する。バッ
ファ７６は高出力インピーダンスを持っているので、信
号ＩＮ２が最初に高となる時にバッファ７６は出力リー
ド４４を低電圧で駆動せんとするが、ＰＭＯＳトランジ
スタ６７及び６８がターンオンする場合に、出力リード
４４は高ヘプルアップされる。従って、ＰＭＯＳトラン
ジスタ６６及び６７はバッファ７６をオーバーライド、
即ち無効とさせる。信号Ｖｏｕｔが高となった後に、バ
ッファ７６は状態を変化させ且つ出力リード４４を高電
圧で駆動する。
期間Ｔ４の後に、信号Ｓ２は高となり、その際にＰＭＯ
Ｓトランジスタ６８をターンオフさせる。
Ｓトランジスタ６８をターンオフさせる。
この時に、トランジスタ６０，６７．６８は出力リード
４４には何の影響も与えない。然し乍ら、反転バッファ
７４及び７６の為に、出力リード４４は期間Ｔ５の間高
電圧に維持される。
４４には何の影響も与えない。然し乍ら、反転バッファ
７４及び７６の為に、出力リード４４は期間Ｔ５の間高
電圧に維持される。
期間Ｔ５の終わりに、入力信号ＩＮＩは低となり、その
ことは信号Ｓ１を低とさせ、その際にＰＭＯＳトランジ
スタ６４をターンオンさせる。従って、この期間中に、
ＰＭＯＳトランジスタ６４及び６６は両方共オンである
。このことは、信号Ｖ ｏｕｔは既に高であるから、出
力リード４４に何の影響も与えない。期間Ｔ６の終わり
に、信号Ｓ１が高となり、その際にＰＭＯＳトランジス
タ６４をターンオフし且つＮＭＯＳトランジスタ５８を
ターンオンさせる。この時に、出力リード４４は再度Ｎ
ＭＯ８トランジスタ５８を介して接地へ結合され、且つ
出力信号Ｖｏｕｔは低となる。本明細書の記載から当業
者等にとって明らかな如く、−２３＝ 反転バッファ７６は高出力インピーダンスを持っている
ので、反転バッファ７６が出力リード４４を高電圧で駆
動せんとしても、出力リード４４上の出力信号Ｖ ｏｕ
ｔは低となる。従って、ＮＭＯＳトランジスタ５８はバ
ッファ７６をオーバーライド、即ち無効とさせる。信号
Ｖｏｕｔが低となった後に、高出力インピーダンスバッ
ファ７６は状態を変化させ且つ出力リード４４を低電圧
で駆動する。
ことは信号Ｓ１を低とさせ、その際にＰＭＯＳトランジ
スタ６４をターンオンさせる。従って、この期間中に、
ＰＭＯＳトランジスタ６４及び６６は両方共オンである
。このことは、信号Ｖ ｏｕｔは既に高であるから、出
力リード４４に何の影響も与えない。期間Ｔ６の終わり
に、信号Ｓ１が高となり、その際にＰＭＯＳトランジス
タ６４をターンオフし且つＮＭＯＳトランジスタ５８を
ターンオンさせる。この時に、出力リード４４は再度Ｎ
ＭＯ８トランジスタ５８を介して接地へ結合され、且つ
出力信号Ｖｏｕｔは低となる。本明細書の記載から当業
者等にとって明らかな如く、−２３＝ 反転バッファ７６は高出力インピーダンスを持っている
ので、反転バッファ７６が出力リード４４を高電圧で駆
動せんとしても、出力リード４４上の出力信号Ｖ ｏｕ
ｔは低となる。従って、ＮＭＯＳトランジスタ５８はバ
ッファ７６をオーバーライド、即ち無効とさせる。信号
Ｖｏｕｔが低となった後に、高出力インピーダンスバッ
ファ７６は状態を変化させ且つ出力リード４４を低電圧
で駆動する。
期間Ｔ７の終わりに、信号ＩＮ２が低となり、その際に
信号Ｓ２を低とさせ、且つＰＭＯＳトランジスタ６７を
ターンオンさせる。従って、期間Ｔ７の終わりに、出力
リード４４はＰＭＯＳトランジスタ６７及び６８を介し
て端子７０へ結合される。然し乍ら、直列接続されたト
ランジスタ６７及び６８のインピーダンスはトランジス
タ５８のインピーダンスよりも大きいので、信号Ｖｏｕ
ｔは低のままである。
信号Ｓ２を低とさせ、且つＰＭＯＳトランジスタ６７を
ターンオンさせる。従って、期間Ｔ７の終わりに、出力
リード４４はＰＭＯＳトランジスタ６７及び６８を介し
て端子７０へ結合される。然し乍ら、直列接続されたト
ランジスタ６７及び６８のインピーダンスはトランジス
タ５８のインピーダンスよりも大きいので、信号Ｖｏｕ
ｔは低のままである。
期間Ｔ８の終わりに、信号Ｓ２は高となり、ＰＭＯＳト
ランジスタ６７をターンオフさせ且つＮＭ０８Ｉ−ラン
ジスタロ０をターンオンさせる。この時に、出力リード
４４は、１−ランジスタロ０及びトランジスタ５８を介
して接地へ結合され、且つ電圧Ｖｏｕｔは低のままであ
る。
ランジスタ６７をターンオフさせ且つＮＭ０８Ｉ−ラン
ジスタロ０をターンオンさせる。この時に、出力リード
４４は、１−ランジスタロ０及びトランジスタ５８を介
して接地へ結合され、且つ電圧Ｖｏｕｔは低のままであ
る。
第５図はバッファ４６を概略図示しており、それは信号
Ｓ１及びＳｌが適宜のタイミング関係を持つことを確保
している。バッファ４８はバッファ４６と同一である。
Ｓ１及びＳｌが適宜のタイミング関係を持つことを確保
している。バッファ４８はバッファ４６と同一である。
本明細書の記載から当業者等にとって理解される如く、
信号Ｓ１が低となった後の或る遅延時間経過してからの
み信号Ｓ１が高となる理由は、短期間の間（且つ短期間
のみ）、ＰＭＯＳトランジスタ６４及び６６の両方がオ
ンであることを確保する為である。同様の理由から、信
号Ｓ２が低となった後の所定の時間においてのみ信号Ｓ
２が高となることを確保することが必要である。
信号Ｓ１が低となった後の或る遅延時間経過してからの
み信号Ｓ１が高となる理由は、短期間の間（且つ短期間
のみ）、ＰＭＯＳトランジスタ６４及び６６の両方がオ
ンであることを確保する為である。同様の理由から、信
号Ｓ２が低となった後の所定の時間においてのみ信号Ｓ
２が高となることを確保することが必要である。
第３図の実施例において、信号Ｓ１が低となった（期間
Ｔ６）後の所定の期間迄、信号Ｓ１が高とはならないこ
とを確保することが必要である。
Ｔ６）後の所定の期間迄、信号Ｓ１が高とはならないこ
とを確保することが必要である。
信号Ｓ１が高となる時と同時に信号Ｓ１が低となるもの
とすると、ＡＮＤゲート４０が機能する。
とすると、ＡＮＤゲート４０が機能する。
然し乍ら、以下に説明する如く、その他の実施例におい
ては、第４図に示したこのタイミング関係のこの側面が
必要とされる。
ては、第４図に示したこのタイミング関係のこの側面が
必要とされる。
第６図は３個（７）ＡＮＤゲート１００ ａ ７ｂ 至
１００ｃからなる１組を概略示している。ＡＮＤゲート
１００ａ乃至１ｏＯｃは、ＰＬＡ内のＡＮＤゲートのア
レイの如く、ＡＮＤゲートのより大きなアレイの一部と
することが可能である。この様な実施例においては、Ａ
ＮＤゲート１ｏｏａ乃至１００ｃの出力リード１０２ａ
乃至１０２ｃはＯＲゲート（不図示）へ接続される。
１００ｃからなる１組を概略示している。ＡＮＤゲート
１００ａ乃至１ｏＯｃは、ＰＬＡ内のＡＮＤゲートのア
レイの如く、ＡＮＤゲートのより大きなアレイの一部と
することが可能である。この様な実施例においては、Ａ
ＮＤゲート１ｏｏａ乃至１００ｃの出力リード１０２ａ
乃至１０２ｃはＯＲゲート（不図示）へ接続される。
ＡＮＤゲート１００ａ乃至１００ｃは、４つの入力信号
ｌＮｌ０Ｉ乃至ｌＮ１０４を受け取る。
ｌＮｌ０Ｉ乃至ｌＮ１０４を受け取る。
理解される如く、ＡＮＤゲート１００ａの出力リード１
０２ａとＮＭＯＳトランジスタ１０４ ｇとの間の電気
的接続は切断されている。同様に、出力リード１０２ａ
とＰＭＯＳトランジスタ１０５ｇとの間の電気的接続が
切断されている。この様に、出力１．０２ ａ上の信号
Ｖｏｕｔａは信号ｌＮＩＯ３とは独立的である。選択し
た出力リードとトランジスタとの間の電気的接続を切断
することによって、所望のプール関数を提供すべくＡＮ
Ｄゲート１００ａ乃至１００ｃをプログラムすることが
可能である。これらの電気的接続は、製造プロセスの間
（例えば、適宜の個所に電気的接続を設けないことによ
って）又は製造プロセス後（例えば、多結晶シリコンの
フユーズを開放させるが又は適宜接続された浮遊ゲート
トランジスタの浮遊ゲート」二に電荷を蓄積させること
によって）のいずれかにおいて切断させることが可能で
ある。これらの電気的接続はその他の方法によっても切
断させることが可能である。幾つかの実施例においては
、出力リード１０２ａとトランジスタ１０４− ｇとの
間の接続を切断する代わりに、トランジスタ１０２ｇの
ソースと接地との間の電気的接続を切断する。トランジ
スタ１０６ｇは同様の態様でリード１０７から断線され
る。
０２ａとＮＭＯＳトランジスタ１０４ ｇとの間の電気
的接続は切断されている。同様に、出力リード１０２ａ
とＰＭＯＳトランジスタ１０５ｇとの間の電気的接続が
切断されている。この様に、出力１．０２ ａ上の信号
Ｖｏｕｔａは信号ｌＮＩＯ３とは独立的である。選択し
た出力リードとトランジスタとの間の電気的接続を切断
することによって、所望のプール関数を提供すべくＡＮ
Ｄゲート１００ａ乃至１００ｃをプログラムすることが
可能である。これらの電気的接続は、製造プロセスの間
（例えば、適宜の個所に電気的接続を設けないことによ
って）又は製造プロセス後（例えば、多結晶シリコンの
フユーズを開放させるが又は適宜接続された浮遊ゲート
トランジスタの浮遊ゲート」二に電荷を蓄積させること
によって）のいずれかにおいて切断させることが可能で
ある。これらの電気的接続はその他の方法によっても切
断させることが可能である。幾つかの実施例においては
、出力リード１０２ａとトランジスタ１０４− ｇとの
間の接続を切断する代わりに、トランジスタ１０２ｇの
ソースと接地との間の電気的接続を切断する。トランジ
スタ１０６ｇは同様の態様でリード１０７から断線され
る。
ＡＮＤゲート１００ａはＮＭＯＳトランジスタ１０４ｊ
を有しており、該トランジスタのゲート−２７＝ はバッファ１１４の反転出力リード１１４ｂではなく非
反転出力リード１１４ａにへ結合されている。ＮＭＯＳ
トランジスタ１０４ａ乃至１ｏ４１の各々のゲートは、
バッファ１１１乃至１１４の関連する１つの反転出力リ
ードへプログラム可能に電気的に接続されているか、又
は関連するバッファの非反転出力リードへプログラム可
能に電気的に接続されている。ＮＭＯＳトランジスタ１
０４ ｊは非反転出力リード１１４ａへ接続されている
ので、ＡＮＤゲート１００ａは、 Ｖｏｕｔａ ＝ ｌＮｌ０Ｉ ・ ｌＮ１０２
・ 丁Ｎ］０４の代わりに、 Ｖｏｕｔａ ＝ ｌＮｌ０Ｉ ・ＩＮ］、０２ ・ｌＮ
１０４を供給する。
を有しており、該トランジスタのゲート−２７＝ はバッファ１１４の反転出力リード１１４ｂではなく非
反転出力リード１１４ａにへ結合されている。ＮＭＯＳ
トランジスタ１０４ａ乃至１ｏ４１の各々のゲートは、
バッファ１１１乃至１１４の関連する１つの反転出力リ
ードへプログラム可能に電気的に接続されているか、又
は関連するバッファの非反転出力リードへプログラム可
能に電気的に接続されている。ＮＭＯＳトランジスタ１
０４ ｊは非反転出力リード１１４ａへ接続されている
ので、ＡＮＤゲート１００ａは、 Ｖｏｕｔａ ＝ ｌＮｌ０Ｉ ・ ｌＮ１０２
・ 丁Ｎ］０４の代わりに、 Ｖｏｕｔａ ＝ ｌＮｌ０Ｉ ・ＩＮ］、０２ ・ｌＮ
１０４を供給する。
コノ様に、各ＡＮＤゲート１００ａ乃至１００Ｃは、入
力信号の論理積又は入力信号の反転の論理積を供給する
ことが可能である。ＮＭＯ８トランジスタ１０４ａ乃至
１０４ｊのゲートとそれらの関連するバッファとの間の
電気的接続は、例えば、上述した技術を使用して、製造
プロセスの間又は後に形成される。
力信号の論理積又は入力信号の反転の論理積を供給する
ことが可能である。ＮＭＯ８トランジスタ１０４ａ乃至
１０４ｊのゲートとそれらの関連するバッファとの間の
電気的接続は、例えば、上述した技術を使用して、製造
プロセスの間又は後に形成される。
当業者等によって理解される如く、第６図の実施例にお
いて、信号５１０４が低となった後所定時間迄は信号５
１０４が高とはならない様に、信号ｌＮ１０４．５１０
４，５１０４の間ノタイミング関係を維持することが必
要である。第３図のＡＮＤゲートにおいては同様のタイ
ミング条件が臨界的なものではないが、このタイミング
条件は第６図のＡＮＤゲートにおいて重要である。何故
ならば、信号Ｉ Ｎ １０１及びｌＮ１０２の両方が高
、即ちＮＭＯＳトランジスタ１０４ａ及び１０４ｂがオ
フでＰＭＯＳトランジスタ１０６ａ及び１０６ｄがオフ
の場合、信号Ｉ Ｎ １．０４が低となる時に出力リー
ド１０２ａ上にパルスを供給することが必要である。こ
のパルスは、ＰＭＯ８＋−ランジスタ１０５ｊ及び１０
６ｊが両方共オンの時に期間がある場合、即ち信号Ｓ
］、 ０４が低となった後であるが信号５１０４が高と
なる前の期間の間、においてのみ供給される。
いて、信号５１０４が低となった後所定時間迄は信号５
１０４が高とはならない様に、信号ｌＮ１０４．５１０
４，５１０４の間ノタイミング関係を維持することが必
要である。第３図のＡＮＤゲートにおいては同様のタイ
ミング条件が臨界的なものではないが、このタイミング
条件は第６図のＡＮＤゲートにおいて重要である。何故
ならば、信号Ｉ Ｎ １０１及びｌＮ１０２の両方が高
、即ちＮＭＯＳトランジスタ１０４ａ及び１０４ｂがオ
フでＰＭＯＳトランジスタ１０６ａ及び１０６ｄがオフ
の場合、信号Ｉ Ｎ １．０４が低となる時に出力リー
ド１０２ａ上にパルスを供給することが必要である。こ
のパルスは、ＰＭＯ８＋−ランジスタ１０５ｊ及び１０
６ｊが両方共オンの時に期間がある場合、即ち信号Ｓ
］、 ０４が低となった後であるが信号５１０４が高と
なる前の期間の間、においてのみ供給される。
上述した如く、トランジスタＬＯ４ｇの如き幾つかのト
ランジスタは対応する出力リード１０２ａから切断され
る。１実施例においては、これらのＮＭＯＳトランジス
タのゲートは、それらの関連する入力バッファ１１１乃
至１１４からプログラム可能に電気的に切断され、その
際にバッファ１１１乃至１１４の出力リード上の容量負
荷を減少させている。他の実施例においては、関連する
出力リードから離脱されたＮＭＯ８及びＰＭＯＳの両方
のトランジスタはそれらのゲートをそれらが関連する入
力バッファから離脱させている。
ランジスタは対応する出力リード１０２ａから切断され
る。１実施例においては、これらのＮＭＯＳトランジス
タのゲートは、それらの関連する入力バッファ１１１乃
至１１４からプログラム可能に電気的に切断され、その
際にバッファ１１１乃至１１４の出力リード上の容量負
荷を減少させている。他の実施例においては、関連する
出力リードから離脱されたＮＭＯ８及びＰＭＯＳの両方
のトランジスタはそれらのゲートをそれらが関連する入
力バッファから離脱させている。
第７図は別の実施例に基づいて構成されたＡＮＤゲート
１２０を示しており、ＰＭＯＳトランジスタ６４のゲー
トは信号Ｓ１を受け取るべく結合されており、且つトラ
ンジスタ６６のゲートは信号Ｓ１を受け取るべく結合さ
れている。ＡＮＤゲート１２０は、上述したＡＮＤゲー
ト４０と同一の態様で機能する。ＡＮＤゲート４０又は
１２０等のＡＮＤゲートは、例えばＰＬＡにおいてＡ、
ＮＤゲゲーのアレイにおいて使用することが可能である
。
１２０を示しており、ＰＭＯＳトランジスタ６４のゲー
トは信号Ｓ１を受け取るべく結合されており、且つトラ
ンジスタ６６のゲートは信号Ｓ１を受け取るべく結合さ
れている。ＡＮＤゲート１２０は、上述したＡＮＤゲー
ト４０と同一の態様で機能する。ＡＮＤゲート４０又は
１２０等のＡＮＤゲートは、例えばＰＬＡにおいてＡ、
ＮＤゲゲーのアレイにおいて使用することが可能である
。
第８図は本発明の別の実施例に基づいて構成したＯＲゲ
ート１５０を示している。ＯＲゲート１５０は、出力リ
ード１５６と接地との間に直列的に結合されているＮＭ
Ｏ８トランジスタ１５２及び１５４と、出力リード１５
０と電圧Ｖ Ｈを受け取る端子１６０との間に結合され
ているＰＭＯＳトランジスタ１５８とを有している。Ｏ
Ｒゲート１５０において、バッファ１６２は信号Ｓ］及
びＳｌを供給し、信号Ｓ１は、信号Ｓ１が高となった後
の所定の遅延時間の後追低とはならず、且つ信号Ｓ１は
、信号Ｓ１が高となった後所定の時間の後追は低とはな
らない。従って、ＯＲゲート１５０に対する信号Ｓ１及
びＳ］のタイミング関係は、第３図のＡＮＤゲート４０
に対してのタイミング関係の逆である。
ート１５０を示している。ＯＲゲート１５０は、出力リ
ード１５６と接地との間に直列的に結合されているＮＭ
Ｏ８トランジスタ１５２及び１５４と、出力リード１５
０と電圧Ｖ Ｈを受け取る端子１６０との間に結合され
ているＰＭＯＳトランジスタ１５８とを有している。Ｏ
Ｒゲート１５０において、バッファ１６２は信号Ｓ］及
びＳｌを供給し、信号Ｓ１は、信号Ｓ１が高となった後
の所定の遅延時間の後追低とはならず、且つ信号Ｓ１は
、信号Ｓ１が高となった後所定の時間の後追は低とはな
らない。従って、ＯＲゲート１５０に対する信号Ｓ１及
びＳ］のタイミング関係は、第３図のＡＮＤゲート４０
に対してのタイミング関係の逆である。
第６図の実施例における如く、トランジスタ１５８のゲ
ートは、ＩＮＩとＩＮ２の論理和を発生する為に信号Ｓ
１の代わりに信号Ｓ１を受け取るべく結合させることが
可能である。
ートは、ＩＮＩとＩＮ２の論理和を発生する為に信号Ｓ
１の代わりに信号Ｓ１を受け取るべく結合させることが
可能である。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
第１図は従来技術に基づいて構成したプログラマブルロ
ジックアレイを示した概略図、第２ａ図は第１図の記法
を使用してＡＮＤゲートを示した概略図、第２ｂ図はよ
り慣習的な論理記号記法を使用してＡＮＤゲートを示し
た概略図、第３図は本発明に基づいて構成したＡＮＤゲ
ートを示した概略図、第４図は第３図のＡＮＤゲーゲー
の種々の信号を示した波形線図、第５図は第３図の回路
へパルスを供給する回路を示した概略図、第６図は本発
明に基づいて構成したＡＮＤゲートのアレイを示した概
略図、第７図及び第８図は本発明のその他の実施例に基
づいて構成したＡＮＤゲー１−を示した各概略図、であ
る。 （符号の説明） ４０ ： ＡＮＤゲート ４２：第１入力リード ４３：第２入力リード ４４：出力リード ４６：バッファ ７４：第１反転バッファ ７６：第２反転バッファ １００：ＡＮＤゲート １０２：出力リード １０７：リード １１１−１１４：バッファ １２０：ＡＮＤゲート １５０：ＯＲゲート 特許出願人 モノリシック メモリーズインコー
ポレイテッド ｈ谷−７ ＝７ Ｒθ−２σ ＦＩＧ、＋ ２ｂ
ジックアレイを示した概略図、第２ａ図は第１図の記法
を使用してＡＮＤゲートを示した概略図、第２ｂ図はよ
り慣習的な論理記号記法を使用してＡＮＤゲートを示し
た概略図、第３図は本発明に基づいて構成したＡＮＤゲ
ートを示した概略図、第４図は第３図のＡＮＤゲーゲー
の種々の信号を示した波形線図、第５図は第３図の回路
へパルスを供給する回路を示した概略図、第６図は本発
明に基づいて構成したＡＮＤゲートのアレイを示した概
略図、第７図及び第８図は本発明のその他の実施例に基
づいて構成したＡＮＤゲー１−を示した各概略図、であ
る。 （符号の説明） ４０ ： ＡＮＤゲート ４２：第１入力リード ４３：第２入力リード ４４：出力リード ４６：バッファ ７４：第１反転バッファ ７６：第２反転バッファ １００：ＡＮＤゲート １０２：出力リード １０７：リード １１１−１１４：バッファ １２０：ＡＮＤゲート １５０：ＯＲゲート 特許出願人 モノリシック メモリーズインコー
ポレイテッド ｈ谷−７ ＝７ Ｒθ−２σ ＦＩＧ、＋ ２ｂ
Claims (1)
- 【特許請求の範囲】 １、第１入力信号を受け取る第１入力リード、第１電位
を受け取る第１電圧供給リード、第２電位を受け取る第
２電圧供給リード、出力リード、前記第１入力信号が第
１状態にあることに応答して前記出力リードを前記第１
電圧供給リードへ結合させる第１スイッチ手段、前記出
力リードと前記第２電圧供給リードとの間に結合されて
いる第２スイッチ手段、を有しており、前記第２スイッ
チ手段が前記第１入力信号が前記第１状態から第２状態
へ移行することに応答して第１期間の間閉成し次いで開
成することを特徴とするゲート。 ２、特許請求の範囲第１項において、第２入力信号を受
け取る第２入力リード、前記第２入力信号が前記第１状
態にあることに応答して前記出力リードを前記第１電圧
供給リードへ結合させる第３スイッチ手段、前記出力手
段と前記第２電圧供給リードとの間に結合されている第
４スイッチ手段、を有しており、前記第４スイッチ手段
は前記第２入力信号が前記第１状態から前記第２状態へ
移行することに応答して第２期間の間閉成し次いで開成
することを特徴とするゲート。 ３、特許請求の範囲第２項において、複数個の付加的入
力リードが設けられており、前記複数個の付加的入力リ
ード内の各入力リードは関連する入力信号を受け取り、
第１複数個のスイッチ手段が設けられており、前記複数
個のスイッチ手段内の各スイッチ手段は前記複数個の付
加的入力リード内の前記入力リードの１つと唯一に関連
しており、前記第１複数個のスイッチ手段内の各スイッ
チ手段は前記唯一に関連する入力リード上の入力信号が
前記第１状態にあることに応答して前記出力リードを前
記第１電圧供給リードへ結合させ、第２複数個のスイッ
チ手段が設けられており、前記第２複数個のスイッチ手
段内の各スイッチ手段は前記複数個の付加的入力リード
内の前記入力リードの１つの唯一に関連しており、前記
第２複数個のスイッチ手段内の各スイッチ手段は前記唯
一に関連する入力リード上の入力信号が前記第１状態か
ら前記第２状態へ移行することに応答して或る期間の間
前記出力リードを前記第２電圧供給リードへ選択的に結
合させ次いで開成させることを特徴とするゲート。 ４、特許請求の範囲第２項において、前記第１電圧は接
地であり、且つ前記第１、第２、第３、及び第４スイッ
チ手段はＭＯＳトランジスタを有していることを特徴と
するゲート。 ５、特許請求の範囲第２項において、前記第１入力信号
に等しい信号を受け取る第１リードが設けられており、
前記第１入力信号の論理的反転に等しい信号を受け取る
第２リードが設けられており、前記第１入力信号が前記
第１状態から前記第２状態へ移行する場合に前記第１リ
ード上の信号が前記第２リード上の信号と相対的に或る
期間遅延され、前記第２スイッチ手段が前記の期間の間
閉成することを特徴とするゲート。 ６、特許請求の範囲第５項において、前記第２スイッチ
手段は、前記出力リードと前記第２電圧供給リードとの
間に直列に結合されている第１及び第２のＰＭＯＳトラ
ンジスタを有しており、前記第１ＰＭＯＳトランジスタ
のゲートは前記第１リードへ結合されており、前記第２
ＰＭＯＳトランジスタのゲートは前記第２リードへ結合
されていることを特徴とするゲート。 ７、特許請求の範囲第６項において、前記第１スイッチ
手段は前記出力リードと前記第１電圧供給リードとの間
に結合されているＮＭＯＳトランジスタを有しており、
前記ＮＭＯＳトランジスタのゲートは前記第２リードへ
結合されていることを特徴とするゲート。 ８、特許請求の範囲第５項において、前記第２スイッチ
手段は前記出力リードと前記第２電圧供給リードとの間
に直列に結合されている第１及び第２のＮＭＯＳトラン
ジスタを有しており、前記第１ＮＭＯＳトランジスタの
ゲートは前記第１リードへ結合されており、前記第２Ｎ
ＭＯＳトランジスタのゲートは前記第２リードへ結合さ
れていることを特徴とするゲート。 ９、第１入力信号を受け取る為の第１入力リードが設け
られており、出力信号を供給する出力リードが設けられ
ており、第１電圧を受け取るべく結合されている第１リ
ードを持った第１スイッチ手段が設けられており、前記
第１スイッチ手段は前記出力端子へプログラム可能に電
気的に結合される第２リードを持っており、前記第１ス
イッチ手段は前記第１入力信号が第１状態にあることに
応答して閉成し、前記第１スイッチ手段は前記第１入力
信号が第２状態にあることに応答して開成し、第２電圧
を受け取るべく結合されている第１リードを持った第２
スイッチ手段が設けられており、前記第２スイッチ手段
は前記出力リードへプログラム可能に電気的に結合され
る第２リードを持っており、前記第２スイッチ手段は前
記第１入力信号が前記第１状態から前記第２状態へ移行
することに応答して所定の期間の間閉成し次いで開成す
ることを特徴とするゲート。 １０、第１入力信号を受け取る為の第１入力リードが設
けられており、出力信号を供給する為の出力リードが設
けられており、第１電圧を受け取るべく結合されている
第１リードを持った第１スイッチ手段が設けられており
、前記第１スイッチ手段は前記出力端子へプログラム可
能に電気的に結合される第２リードを持っており、前記
第１スイッチ手段は前記第１入力信号が第１状態にある
ことに応答して閉成し、前記第１スイッチ手段は前記第
１入力信号が第２状態にあることに応答して開成し、第
２電圧を受け取るべく結合されている第１リードを持っ
た第２スイッチ手段が設けられており、前記第２スイッ
チ手段は前記出力リードへプログラム可能に電気的に結
合される第２リードを持っており、前記第２スイッチ手
段は前記第１入力信号が前記第１状態から前記第２状態
へ移行することに応答して所定の期間の間閉成し次いで
開成することを特徴とするゲート。 １１、特許請求の範囲第１０項において、第２入力信号
を受け取る為の第２入力リードが設けられており、前記
第１電圧を受け取るべく結合されている第１リードを持
った第３スイッチ手段が設けられており、前記第３スイ
ッチ手段は前記出力端子へプログラム可能に電気的に結
合される第２リードを持っており、前記第３スイッチ手
段は前記第２入力信号が前記第１状態にあることに応答
して閉成し、前記第３スイッチ手段は前記第２入力信号
が前記第２状態にあることに応答して開成し、前記第２
電圧を受け取るべく結合されている第１リードを持った
第４スイッチ手段が設けられており、前記第４スイッチ
手段は前記出力リードへプログラム可能に電気的に結合
される第２リードを持っており、前記第４スイッチ手段
は前記第２入力信号が前記第１状態から前記第２状態へ
移行することに応答して所定の期間の間閉成し次いで開
成することを特徴とするゲート。 １２、特許請求の範囲第１１項において、前記第１、第
２、第３、及び第４スイッチ手段がＭＯＳトランジスタ
を有していることを特徴とするゲート。 １３、特許請求の範囲第１１項において、前記第２電圧
を受け取る為の電圧供給リードが設けられており、前記
第２スイッチ手段は前記出力リードと前記電圧供給リー
ドとの間に直列的に結合された第１及び第２のＭＯＳト
ランジスタを有しており、前記第１ＭＯＳトランジスタ
及び前記第２ＭＯＳトランジスタの両方は前記第１入力
信号が前記第１状態から前記第２状態へ移行する時に閉
成されることを特徴とするゲート。 １４、第１入力信号を受け取る為の第１入力リードが設
けられており、出力信号を供給する為の出力リードが設
けられており、第１電圧を受け取るべく結合されている
第１リードと前記出力リードへ結合されている第２リー
ドとを持った第１スイッチ手段が設けられており、前記
第１スイッチ手段は第１モード又は第２モードのいずれ
かにプログラム可能に電気的に結合され、前記第１スイ
ッチ手段は前記第１スイッチ手段が前記第１モードにあ
る場合に前記第１入力信号が第１状態にあることに応答
して閉成し且つ前記第１入力信号が第２状態にあること
に応答して開成し、前記第１スイッチ手段は前記第１ス
イッチ手段が前記第２モードにある場合に前記第１入力
信号が前記第２状態にあることに応答して閉成し且つ前
記第１入力信号が前記第１状態にあることに応答して開
成し、且つ第２電圧を受け取るべく結合されている第１
リードと前記出力リードへ結合されている第２リードと
を持った第２スイッチ手段が設けられており、前記第２
スイッチ手段は前記第１入力信号が状態を変化させるこ
とに応答して所定の期間の間閉成し次いで開成すること
を特徴とするゲート。 １５、特許請求の範囲第１４項において、第２入力信号
を受け取る為の第２入力リードが設けられており、前記
第１電圧を受け取るべく結合されている第１リードと前
記出力リードへ結合されている第２リードとを持った第
３スイッチ手段が設けられており、前記第３スイッチ手
段は第１モード又は第２モードのいずれかにプログラム
可能に電気的に結合され、前記第３スイッチ手段は前記
第３スイッチ手段が前記第１モードにある場合に前記第
２入力信号が前記第１状態にあることに応答して閉成し
且つ前記第２入力信号が前記第２状態にあることに応答
して開成し、前記第３スイッチ手段は前記第３スイッチ
手段が前記第２モードにある場合に前記第２入力信号が
前記第２状態にあることに応答して閉成し且つ前記第２
入力信号が前記第１状態にあることに応答して開成し、
前記第２電圧を受け取るべく結合された第１リードと前
記出力リードへ結合された第２リードとを持った第４ス
イッチ手段が設けられており、前記第４スイッチ手段は
前記第２入力信号が状態を変化させることに応答して所
定の期間の間閉成し次いで開成することを特徴とするゲ
ート。 １６、特許請求の範囲第１４項において、前記第１スイ
ッチ手段の前記第２リードは前記出力リードへプログラ
ム可能に電気的に結合されており、且つ前記第２スイッ
チ手段の前記第２リードは前記出力リードへプログラム
可能に電気的に結合されていることを特徴とするゲート
。 １７、特許請求の範囲第１４項において、前記第１入力
信号に等しい信号を供給する第１リードが設けられてお
り、前記第１入力信号の論理反転に等しい信号を供給す
る第２リードが設けられており、前記第１電圧を受け取
る電圧供給リードが設けられており、前記第１スイッチ
手段は前記出力リードと前記電圧供給リードとの間に結
合されているＭＯＳトランジスタを有しており、前記Ｍ
ＯＳトランジスタのゲートは前記第１スイッチ手段が前
記第１モードにある時に前記第１リードへプログラム可
能に電気的に結合され、前記ＭＯＳトランジスタのゲー
トは前記第１スイッチ手段が前記第２モードにある時に
前記第２リードへ結合されることを特徴とするゲート。 １８、特許請求の範囲第１４項において、前記第１電圧
を受け取る為の電圧供給リードが設けられており、前記
第１入力信号に等しい第１信号を供給する第１リードが
設けられており、前記第１入力信号の論理反転に等しい
信号を供給する第２リードが設けられており、前記第１
電圧を受け取る為の電圧供給リードが設けられており、
前記第１スイッチ手段は前記出力リードと前記電圧供給
リードとの間に結合されているＭＯＳトランジスタを有
しており、前記ＭＯＳトランジスタのゲートは前記第１
スイッチ手段が前記第１モードにある時に前記第２リー
ドへ結合され、前記ＭＯＳトランジスタのゲートは前記
第１スイッチ手段が前記第２モードにある時に前記第１
リードへ結合されることを特徴とするゲート。 １９、特許請求の範囲第１項、第１０項、又は第１４項
において、前記出力リードを一定状態に維持する傾向の
高出力インピーダンス手段が設けられていることを特徴
とするゲート。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/891,514 US4779010A (en) | 1986-07-29 | 1986-07-29 | Monostable logic gate in a programmable logic array |
| US891514 | 1986-07-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6338325A true JPS6338325A (ja) | 1988-02-18 |
Family
ID=25398331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62187862A Pending JPS6338325A (ja) | 1986-07-29 | 1987-07-29 | ゲート |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4779010A (ja) |
| EP (1) | EP0254786B1 (ja) |
| JP (1) | JPS6338325A (ja) |
| DE (1) | DE3687984T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023074194A1 (ja) | 2021-10-29 | 2023-05-04 | 富士フイルム株式会社 | 通風型消音器 |
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| EP0387461A1 (en) * | 1989-03-14 | 1990-09-19 | International Business Machines Corporation | Improved BICMOS logic circuit with full swing operation |
| DE69223772D1 (de) * | 1991-12-26 | 1998-02-05 | Altera Corp | Eprom-basierte kreuzschienenschalter mit nullruheleistungsaufnahme |
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| JPS60136420A (ja) * | 1983-12-24 | 1985-07-19 | Toshiba Corp | Ｃ ｍｏｓ論理回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1986
- 1986-07-29 US US06/891,514 patent/US4779010A/en not_active Expired - Lifetime
- 1986-10-31 EP EP86308496A patent/EP0254786B1/en not_active Expired - Lifetime
- 1986-10-31 DE DE8686308496T patent/DE3687984T2/de not_active Expired - Fee Related
-
1987
- 1987-07-29 JP JP62187862A patent/JPS6338325A/ja active Pending
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0254786A1 (en) | 1988-02-03 |
| US4779010A (en) | 1988-10-18 |
| DE3687984T2 (de) | 1993-07-22 |
| DE3687984D1 (de) | 1993-04-15 |
| EP0254786B1 (en) | 1993-03-10 |
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