JP2780255B2 - デコーダ回路 - Google Patents
デコーダ回路Info
- Publication number
- JP2780255B2 JP2780255B2 JP62043465A JP4346587A JP2780255B2 JP 2780255 B2 JP2780255 B2 JP 2780255B2 JP 62043465 A JP62043465 A JP 62043465A JP 4346587 A JP4346587 A JP 4346587A JP 2780255 B2 JP2780255 B2 JP 2780255B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- decoder circuit
- output
- input
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 6
- 239000000470 constituent Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はデコーダ回路に係り、特にダイナミック型デ
コーダ回路に関する。 ［従来の技術］ 従来、この種のデコーダ回路としては第２図に示され
ているような２（ｎ）入力４（２のｎ乗）出力ダイナミ
ック型デコーダ回路が知られており、このダイナミック
型デコーダ回路を従来例として説明する。 第２図において、21は電源端子を、22はクロック端子
を、23は入力信号D0の入力端子を、24は入力信号D0の反
転信号D0（オーバーバー）の入力端子を、25は入力信号
D1の入力端子を、26は入力信号D1の反転信号D1（オーバ
ーバー）の入力端子を、27は接地（GND）端子を、28乃
至31は出力端子をそれぞれ示している。 入力信号のデコード時には、まず、クロック信号φを
低レベルに移行させ、４個のｐ−チャンネルトランジス
タをそれぞれオンさせて出力端子28乃至31をプリチャー
ジする。次に、クロック信号φを高レベルに移行させて
出力端子28乃至31を電源VDDから遮断し、入力信号、そ
の反転信号D0乃至D1（オーバーバー）のそれぞれの電圧
レベルに基づき12個のｎチャンネルトランジスタを選択
的に開閉し、出力端子28乃至31の電圧レベルを決定す
る。即ち、入力信号、その反転信号D0乃至D1（オーバー
バー）が高レベルだと該信号の印加されるｎチャンネル
トランジスタはオンし出力端子を接地させるが、低レベ
ルの場合にはｎチャンネルトランジスタがオフ状態に留
まるので出力端子は電源レベルVDOを維持する。従っ
て、出力端子28乃至31には入力信号D0乃至DI（オーバー
バー）の電圧レベルに基づき決定された出力信号X0乃至
X3が得られる。 その結果、第２図のデコーダ回路の場合には入力信号
D0,D1と出力信号X1乃至X3との間には表１の関係が成立
する。 ［発明が解決しようとする問題点］ しかしながら、上記従来のダイナミック型デコーダ回
路は出力端子をプリチャージするために出力端子数と同
数のプリチャージ用トランジスタが必要なので、ｎ個の
入力から２のｎ乗の出力を発生させるのに、2n×（２＋
ｎ）個のトランジスタが必要であった。従って、入力数
（ｎ）が増加するとデコーダ回路を構成するトランジス
タ数も急激に増加するという問題点があった。 特に、従来のデコーダ回路を集積化しようとすると、
構成トランジスタ数の増加により半導体基板上の占有面
積が増加するという問題点を伴う。 従って、本発明の目的は構成トランジスタ数の少ない
デコーダ回路を提供することである。 ［問題点を解決するための手段］ 本願発明の要旨は、単一の電源供給源と複数のアドレ
ス信号入力端との間に並列に接続されたトランジスタ論
理回路が前記電源供給源とアドレス信号入力端との間に
複数個並列接続され、トランジスタ論理回路の各々は、
クロック信号に応答して互いに相補的にオン・オフする
スイッチング用トランジスタ対と、該スイッチング用ト
ランジスタ対の間に直列に挿入され、アドレス信号の内
選択されたアドレス信号がゲートに印加されるトランジ
スタとを含み、当該トランジスタと前記スイッチ用トラ
ンジスタとの接続点から出力を取り出すことである。 ［発明の作用］ 上記構成に係る本願第１発明のデコーダ回路はクロッ
ク信号に応答して一対のトランジスタの一方をオンさ
せ、他方をオフ指せると出力端子が電源端子に接続され
てプリチャージされる。次に、クロック信号により一対
のトランジスタの一方をオフさせ他方をオンさせると、
出力端子には出力信号を形成するトランジスタの開閉状
態に対応した出力信号が現れる。即ち、出力信号を形成
するトランジスタはオンしている一対のトランジスタの
他方を介して第１入力端子または第２入力端子に接続さ
れており、しかも第１入力端子または第２入力端子によ
り制御されているので、出力端子には入力信号に対して
一定の関連を有する出力信号が得られる。 これに対して、本願第２発明に係るデコーダ回路の場
合は、各デコーダ部分が上記第１発明のデコーダ回路と
類似の動作をし、複数のデコーダ部分の内の所定のデコ
ーダ部分から出力信号が得られる。 ［実施例］ 以下、本願第１発明と第２発明との実施例を図面を参
照しつつ説明する。 第１図は本願第１発明の一実施例の構成を示す回路図
であり、第１図の回路を簡略表現したものが第３図に示
されている。本実施例は従来例と同様に２入力４出力の
デコーダ回路である。 第１図において、１はｐチャンネルトランジスタp1と
ｎチャンネルトランジスタn1,n2とを直列接続して構成
された論理回路であり、２乃至４も１個のｐチャンネル
トランジスタp2乃至p4と２個のｎチャンネルトランジス
タn3乃至n8とを直列接続して構成された論理回路をそれ
ぞれ示している。ｐチャンネルトランジスタの各ドレイ
ンは電源端子５に共通して接続されており、したがって
ｐチャンネルトランジスタp1乃至p4には電源電圧VDDが
供給されている。また、ｐチャンネルトランジスタp1乃
至p4の各ゲートはクロック信号端子６に共通接続されて
いるので、ｐチャンネルトランジスタp1乃至p4はクロッ
ク信号φの電圧レベルにより制御されて開閉する。論理
回路１乃至４の第1nチャンネルトランジスタn1,n3,n5,n
7のゲートもクロック信号端子６に共通して接続されて
いるので、第1nチャンネルトランジスタn1,n3,n5,n7と
ｐチャンネルトランジスタp1乃至p4とは相補的に動作を
する。従って、ｐチャンネルトランジスタp1乃至p4と第
1nチャンネルトランジスタn1,n3,n5,n7とは各論理回路
の一対のトランジスタを構成している。 第1nチャンネルトランジスタの内、n1とn5とのソース
を入力信号D0の入力端子７に、n3とn7とのソースを入力
信号D0の反転信号D0（オーバーバー）の入力端子８にそ
れぞれ接続する。これに対して、各論理回路１乃至４の
第2nチャンネルトランジスタn2,n4,n6,n8の内、n6とn8
とのゲートは入力信号D1の入力端子９に接続されてお
り、n2とn4とのゲートは入力信号D1の反転信号D1（オー
バーバー）の入力端子10に接続されている。また、ｐチ
ャンネルトランジスタp1乃至p4と第2nチャンネルトラン
ジスタn2,n4,n6,n8との接続ノードは出力端子11乃至14
に接続されている。従って、出力端子11乃至14の電圧レ
ベルは入力信号D0,D1により選択的に開閉される第2nチ
ャンネルトランジスタn2,n4,n6,n8の状態で決まるの
で、第2nチャンネルトランジスタは各論理回路１乃至４
に於て出力信号を形成するトランジスタを構成してい
る。 次に、第１図に示されたデコーダ回路15の動作を説明
する。まづ、クロック信号φを低レベルに移行させると
ｐチャンネルトランジスタp1乃至p4がオンし、第1nチャ
ンネルトランジスタn1,n3,n5,n7がオフする。その結
果、出力端子11乃至14は電源電圧VDDにプリチャージさ
れる。 次にクロック信号φを高レベルに移行させると、ｐチ
ャンネルトランジスタp1乃至p4はオフし、出力端子11乃
至14は電源端子５から遮断される。しかも第1nチャンネ
ルトランジスタn1,n3,n5,n7はオンし、第１及び第2nチ
ャンネルトランジスタn1乃至n8は入力信号D0乃至D1（オ
ーバーバー）の電圧レベルに従って開閉され、その結果
が出力端子11乃至14に現れる。例えば、入力信号D0,D1
共に「０」（低レベル）の場合は、第１論理回路１のｎ
チャンネルトランジスタn1,n2は何れもオンし、出力端
子11は低レベルに移行するものの、第２乃至第４論理回
路２乃至４の第2nチャンネルトランジスタn4,n6,n8は何
れもオフしているので、出力端子12乃至14は何れも高レ
ベルに留まる。以下同様に、入力信号D0,D1の電圧レベ
ルに従い第2nチャンネルトランジスタn2,n4,n6,n8が選
択的に開閉され上記表１に示したのと同一の出力X0乃至
X3が得られる。 上記デコーダ回路15がかく論理回路１乃至４が３個の
トランジスタで構成されているので、合計12個のトラン
ジスタで構成されることになり、従来例と同一の結果を
得るのにトランジスタを４個減少させることができる。 第４図は本願第２発明の第１実施例の構成を示すブロ
ック図である。第４図に於て、41乃至43は第１図に示さ
れているデコーダ回路15と同一構成のデコーダ部分であ
り、D0乃至D2は入力信号を、D0（オーバーバー）乃至D2
（オーバーバー）は入力信号D0乃至D2の反転信号であ
る。またY0乃至Y3はデコーダ部分41の出力信号であり、
X0乃至X7は本実施例に係るデコーダ回路の出力信号であ
る。従って、本実施例ではデコーダ部分41、42、43によ
り３入力８出力のデコーダ回路が構成されることにな
る。 本実施例の動作はデコーダ部分41、42、43の動作がデ
コーダ回路15と同一なので詳細な説明を省略し、入力信
号D0乃至D2と出力信号Y0乃至Y3との関係を表２に、入力
信号D0乃至D2と出力信号X0乃至X7との関係を表３にそれ
ぞれ示す。 従って、本願第２発明の第１実施例に係るデコーダ回
路では、合計36個のトランジスタで構成することがで
き、従来のデコーダ回路で同一の結果の得る場合に比べ
てトランジスタ数を４個減少させることができる。 次に、本願第２発明の第２実施例を第５図を参照して
説明する。第２発明の第２実施例は第１図に示されてい
るデコーダ回路15と同一構成のデコーダ部分51、、52、
53、54、55、56、57により４入力16出力デコーダ回路を
構成したものである。本実施例の場合も各デコーダ部分
51乃至57の動作はデコーダ回路15と同一なので、詳細な
説明は省略し、入力D0乃至D3と出力X0乃至X15との関係
を以下の論理式で示す。 X0 ＝D3＋D2＋D1＋D0 X1 ＝D3＋D2＋D1＋▲▼ X2 ＝D3＋D2＋▲▼＋D0 X3 ＝D3＋D2＋▲▼＋D0 X4 ＝D3＋▲▼＋D1＋D0 X5 ＝D3＋▲▼＋D1＋▲▼ X6 ＝D3＋▲▼＋▲▼＋D0 X7 ＝D3＋▲▼＋▲▼＋▲▼ X8 ＝▲▼＋D2＋D1＋D0 X9 ＝▲▼＋D2＋D1＋▲▼ X10＝▲▼＋D2＋▲▼＋D0 X11＝▲▼＋D2＋▲▼＋▲▼ X12＝▲▼＋▲▼＋D1＋D0 X13＝▲▼＋▲▼＋D1＋▲▼ X14＝▲▼＋▲▼＋▲▼＋D0 X15＝▲▼＋▲▼＋▲▼＋▲▼ 従って、本願第２発明の第２実施例では84個のトラン
ジスタで４入力16出力デコーダ回路を構成することがで
き、従来のデコーダ回路に比べてトランジスタを12個減
少させることができた。 ［発明の効果］ 以上説明してきたように、本願第１発明に係るデコー
ダ回路ではトランジスタ数が トランジスタ数＝出力端子数×３ となり、従来のデコーダ回路より構成トランジスタ数を
減少させることができる。 更に従来例と比較すると、本願発明に係るｋ入力2k出
力デコーダ回路（ｋ＝ｎ＋１）では構成トランジスタ数
が トランジスタ数＝12（2k-1−１） となり、従来例に対して、 12（2k-1−１）／（ｋ＋２）2k に減少させることができ、ｋの値、即ちｎの値が大きく
なるとトランジスタ数の差は著しくなる。従って、本願
発明により集積回路化が容易になるという効果も得られ
る。
コーダ回路に関する。 ［従来の技術］ 従来、この種のデコーダ回路としては第２図に示され
ているような２（ｎ）入力４（２のｎ乗）出力ダイナミ
ック型デコーダ回路が知られており、このダイナミック
型デコーダ回路を従来例として説明する。 第２図において、21は電源端子を、22はクロック端子
を、23は入力信号D0の入力端子を、24は入力信号D0の反
転信号D0（オーバーバー）の入力端子を、25は入力信号
D1の入力端子を、26は入力信号D1の反転信号D1（オーバ
ーバー）の入力端子を、27は接地（GND）端子を、28乃
至31は出力端子をそれぞれ示している。 入力信号のデコード時には、まず、クロック信号φを
低レベルに移行させ、４個のｐ−チャンネルトランジス
タをそれぞれオンさせて出力端子28乃至31をプリチャー
ジする。次に、クロック信号φを高レベルに移行させて
出力端子28乃至31を電源VDDから遮断し、入力信号、そ
の反転信号D0乃至D1（オーバーバー）のそれぞれの電圧
レベルに基づき12個のｎチャンネルトランジスタを選択
的に開閉し、出力端子28乃至31の電圧レベルを決定す
る。即ち、入力信号、その反転信号D0乃至D1（オーバー
バー）が高レベルだと該信号の印加されるｎチャンネル
トランジスタはオンし出力端子を接地させるが、低レベ
ルの場合にはｎチャンネルトランジスタがオフ状態に留
まるので出力端子は電源レベルVDOを維持する。従っ
て、出力端子28乃至31には入力信号D0乃至DI（オーバー
バー）の電圧レベルに基づき決定された出力信号X0乃至
X3が得られる。 その結果、第２図のデコーダ回路の場合には入力信号
D0,D1と出力信号X1乃至X3との間には表１の関係が成立
する。 ［発明が解決しようとする問題点］ しかしながら、上記従来のダイナミック型デコーダ回
路は出力端子をプリチャージするために出力端子数と同
数のプリチャージ用トランジスタが必要なので、ｎ個の
入力から２のｎ乗の出力を発生させるのに、2n×（２＋
ｎ）個のトランジスタが必要であった。従って、入力数
（ｎ）が増加するとデコーダ回路を構成するトランジス
タ数も急激に増加するという問題点があった。 特に、従来のデコーダ回路を集積化しようとすると、
構成トランジスタ数の増加により半導体基板上の占有面
積が増加するという問題点を伴う。 従って、本発明の目的は構成トランジスタ数の少ない
デコーダ回路を提供することである。 ［問題点を解決するための手段］ 本願発明の要旨は、単一の電源供給源と複数のアドレ
ス信号入力端との間に並列に接続されたトランジスタ論
理回路が前記電源供給源とアドレス信号入力端との間に
複数個並列接続され、トランジスタ論理回路の各々は、
クロック信号に応答して互いに相補的にオン・オフする
スイッチング用トランジスタ対と、該スイッチング用ト
ランジスタ対の間に直列に挿入され、アドレス信号の内
選択されたアドレス信号がゲートに印加されるトランジ
スタとを含み、当該トランジスタと前記スイッチ用トラ
ンジスタとの接続点から出力を取り出すことである。 ［発明の作用］ 上記構成に係る本願第１発明のデコーダ回路はクロッ
ク信号に応答して一対のトランジスタの一方をオンさ
せ、他方をオフ指せると出力端子が電源端子に接続され
てプリチャージされる。次に、クロック信号により一対
のトランジスタの一方をオフさせ他方をオンさせると、
出力端子には出力信号を形成するトランジスタの開閉状
態に対応した出力信号が現れる。即ち、出力信号を形成
するトランジスタはオンしている一対のトランジスタの
他方を介して第１入力端子または第２入力端子に接続さ
れており、しかも第１入力端子または第２入力端子によ
り制御されているので、出力端子には入力信号に対して
一定の関連を有する出力信号が得られる。 これに対して、本願第２発明に係るデコーダ回路の場
合は、各デコーダ部分が上記第１発明のデコーダ回路と
類似の動作をし、複数のデコーダ部分の内の所定のデコ
ーダ部分から出力信号が得られる。 ［実施例］ 以下、本願第１発明と第２発明との実施例を図面を参
照しつつ説明する。 第１図は本願第１発明の一実施例の構成を示す回路図
であり、第１図の回路を簡略表現したものが第３図に示
されている。本実施例は従来例と同様に２入力４出力の
デコーダ回路である。 第１図において、１はｐチャンネルトランジスタp1と
ｎチャンネルトランジスタn1,n2とを直列接続して構成
された論理回路であり、２乃至４も１個のｐチャンネル
トランジスタp2乃至p4と２個のｎチャンネルトランジス
タn3乃至n8とを直列接続して構成された論理回路をそれ
ぞれ示している。ｐチャンネルトランジスタの各ドレイ
ンは電源端子５に共通して接続されており、したがって
ｐチャンネルトランジスタp1乃至p4には電源電圧VDDが
供給されている。また、ｐチャンネルトランジスタp1乃
至p4の各ゲートはクロック信号端子６に共通接続されて
いるので、ｐチャンネルトランジスタp1乃至p4はクロッ
ク信号φの電圧レベルにより制御されて開閉する。論理
回路１乃至４の第1nチャンネルトランジスタn1,n3,n5,n
7のゲートもクロック信号端子６に共通して接続されて
いるので、第1nチャンネルトランジスタn1,n3,n5,n7と
ｐチャンネルトランジスタp1乃至p4とは相補的に動作を
する。従って、ｐチャンネルトランジスタp1乃至p4と第
1nチャンネルトランジスタn1,n3,n5,n7とは各論理回路
の一対のトランジスタを構成している。 第1nチャンネルトランジスタの内、n1とn5とのソース
を入力信号D0の入力端子７に、n3とn7とのソースを入力
信号D0の反転信号D0（オーバーバー）の入力端子８にそ
れぞれ接続する。これに対して、各論理回路１乃至４の
第2nチャンネルトランジスタn2,n4,n6,n8の内、n6とn8
とのゲートは入力信号D1の入力端子９に接続されてお
り、n2とn4とのゲートは入力信号D1の反転信号D1（オー
バーバー）の入力端子10に接続されている。また、ｐチ
ャンネルトランジスタp1乃至p4と第2nチャンネルトラン
ジスタn2,n4,n6,n8との接続ノードは出力端子11乃至14
に接続されている。従って、出力端子11乃至14の電圧レ
ベルは入力信号D0,D1により選択的に開閉される第2nチ
ャンネルトランジスタn2,n4,n6,n8の状態で決まるの
で、第2nチャンネルトランジスタは各論理回路１乃至４
に於て出力信号を形成するトランジスタを構成してい
る。 次に、第１図に示されたデコーダ回路15の動作を説明
する。まづ、クロック信号φを低レベルに移行させると
ｐチャンネルトランジスタp1乃至p4がオンし、第1nチャ
ンネルトランジスタn1,n3,n5,n7がオフする。その結
果、出力端子11乃至14は電源電圧VDDにプリチャージさ
れる。 次にクロック信号φを高レベルに移行させると、ｐチ
ャンネルトランジスタp1乃至p4はオフし、出力端子11乃
至14は電源端子５から遮断される。しかも第1nチャンネ
ルトランジスタn1,n3,n5,n7はオンし、第１及び第2nチ
ャンネルトランジスタn1乃至n8は入力信号D0乃至D1（オ
ーバーバー）の電圧レベルに従って開閉され、その結果
が出力端子11乃至14に現れる。例えば、入力信号D0,D1
共に「０」（低レベル）の場合は、第１論理回路１のｎ
チャンネルトランジスタn1,n2は何れもオンし、出力端
子11は低レベルに移行するものの、第２乃至第４論理回
路２乃至４の第2nチャンネルトランジスタn4,n6,n8は何
れもオフしているので、出力端子12乃至14は何れも高レ
ベルに留まる。以下同様に、入力信号D0,D1の電圧レベ
ルに従い第2nチャンネルトランジスタn2,n4,n6,n8が選
択的に開閉され上記表１に示したのと同一の出力X0乃至
X3が得られる。 上記デコーダ回路15がかく論理回路１乃至４が３個の
トランジスタで構成されているので、合計12個のトラン
ジスタで構成されることになり、従来例と同一の結果を
得るのにトランジスタを４個減少させることができる。 第４図は本願第２発明の第１実施例の構成を示すブロ
ック図である。第４図に於て、41乃至43は第１図に示さ
れているデコーダ回路15と同一構成のデコーダ部分であ
り、D0乃至D2は入力信号を、D0（オーバーバー）乃至D2
（オーバーバー）は入力信号D0乃至D2の反転信号であ
る。またY0乃至Y3はデコーダ部分41の出力信号であり、
X0乃至X7は本実施例に係るデコーダ回路の出力信号であ
る。従って、本実施例ではデコーダ部分41、42、43によ
り３入力８出力のデコーダ回路が構成されることにな
る。 本実施例の動作はデコーダ部分41、42、43の動作がデ
コーダ回路15と同一なので詳細な説明を省略し、入力信
号D0乃至D2と出力信号Y0乃至Y3との関係を表２に、入力
信号D0乃至D2と出力信号X0乃至X7との関係を表３にそれ
ぞれ示す。 従って、本願第２発明の第１実施例に係るデコーダ回
路では、合計36個のトランジスタで構成することがで
き、従来のデコーダ回路で同一の結果の得る場合に比べ
てトランジスタ数を４個減少させることができる。 次に、本願第２発明の第２実施例を第５図を参照して
説明する。第２発明の第２実施例は第１図に示されてい
るデコーダ回路15と同一構成のデコーダ部分51、、52、
53、54、55、56、57により４入力16出力デコーダ回路を
構成したものである。本実施例の場合も各デコーダ部分
51乃至57の動作はデコーダ回路15と同一なので、詳細な
説明は省略し、入力D0乃至D3と出力X0乃至X15との関係
を以下の論理式で示す。 X0 ＝D3＋D2＋D1＋D0 X1 ＝D3＋D2＋D1＋▲▼ X2 ＝D3＋D2＋▲▼＋D0 X3 ＝D3＋D2＋▲▼＋D0 X4 ＝D3＋▲▼＋D1＋D0 X5 ＝D3＋▲▼＋D1＋▲▼ X6 ＝D3＋▲▼＋▲▼＋D0 X7 ＝D3＋▲▼＋▲▼＋▲▼ X8 ＝▲▼＋D2＋D1＋D0 X9 ＝▲▼＋D2＋D1＋▲▼ X10＝▲▼＋D2＋▲▼＋D0 X11＝▲▼＋D2＋▲▼＋▲▼ X12＝▲▼＋▲▼＋D1＋D0 X13＝▲▼＋▲▼＋D1＋▲▼ X14＝▲▼＋▲▼＋▲▼＋D0 X15＝▲▼＋▲▼＋▲▼＋▲▼ 従って、本願第２発明の第２実施例では84個のトラン
ジスタで４入力16出力デコーダ回路を構成することがで
き、従来のデコーダ回路に比べてトランジスタを12個減
少させることができた。 ［発明の効果］ 以上説明してきたように、本願第１発明に係るデコー
ダ回路ではトランジスタ数が トランジスタ数＝出力端子数×３ となり、従来のデコーダ回路より構成トランジスタ数を
減少させることができる。 更に従来例と比較すると、本願発明に係るｋ入力2k出
力デコーダ回路（ｋ＝ｎ＋１）では構成トランジスタ数
が トランジスタ数＝12（2k-1−１） となり、従来例に対して、 12（2k-1−１）／（ｋ＋２）2k に減少させることができ、ｋの値、即ちｎの値が大きく
なるとトランジスタ数の差は著しくなる。従って、本願
発明により集積回路化が容易になるという効果も得られ
る。
【図面の簡単な説明】
第１図は本願第１発明の一実施例の構成を示す回路図、
第２図は従来例の構成を示す回路図、
第３図は第１図の回路を簡略表現したブロック図、
第４図は本願第２発明の第１実施例の構成を示すブロッ
ク図、 第５図は本願第２発明の第２実施例の構成を示すブロッ
ク図である。 １、２、３、４……論理回路、 ５……電源端子、 ６……クロック端子、 ７、９……入力端子（第１入力端子）、 ８、10……入力端子（第２入力端子）、 11、12、13、14……出力端子、 p1,p2,p3,p4……ｐチャンネルトランジスタ、 n1,n3,n5,n7……第1nチャンネルトランジスタ、 n2,n4,n6,n8……第2nチャンネルトランジスタ、 41、42、43、51、52、53、54、55、56、57……デコーダ
部分。
ク図、 第５図は本願第２発明の第２実施例の構成を示すブロッ
ク図である。 １、２、３、４……論理回路、 ５……電源端子、 ６……クロック端子、 ７、９……入力端子（第１入力端子）、 ８、10……入力端子（第２入力端子）、 11、12、13、14……出力端子、 p1,p2,p3,p4……ｐチャンネルトランジスタ、 n1,n3,n5,n7……第1nチャンネルトランジスタ、 n2,n4,n6,n8……第2nチャンネルトランジスタ、 41、42、43、51、52、53、54、55、56、57……デコーダ
部分。
Claims (1)
- (57)【特許請求の範囲】 １．単一の電源供給源と複数のアドレス信号入力端との
間に並列に接続されたトランジスタ論理回路が前記電源
供給源とアドレス信号入力端との間に複数個並列接続さ
れ、トランジスタ論理回路の各々は、クロック信号に応
答して互いに相補的にオン・オフするスイッチング用ト
ランジスタ対と、該スイッチング用トランジスタ対の間
に直列に挿入され、アドレス信号の内選択されたアドレ
ス信号がゲートに印加されるトランジスタとを含み、当
該トランジスタと前記スイッチ用トランジスタとの接続
点から出力を取り出すことを特徴とするデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62043465A JP2780255B2 (ja) | 1987-02-25 | 1987-02-25 | デコーダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62043465A JP2780255B2 (ja) | 1987-02-25 | 1987-02-25 | デコーダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63209227A JPS63209227A (ja) | 1988-08-30 |
| JP2780255B2 true JP2780255B2 (ja) | 1998-07-30 |
Family
ID=12664463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62043465A Expired - Lifetime JP2780255B2 (ja) | 1987-02-25 | 1987-02-25 | デコーダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2780255B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH081752B2 (ja) * | 1993-03-24 | 1996-01-10 | 日本電気株式会社 | 半導体記憶装置 |
| US7257045B2 (en) * | 2005-11-28 | 2007-08-14 | Advanced Micro Devices, Inc. | Uni-stage delay speculative address decoder |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6299977A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Vlsi Eng Corp | 半導体集積回路装置 |
-
1987
- 1987-02-25 JP JP62043465A patent/JP2780255B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63209227A (ja) | 1988-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4697105A (en) | CMOS programmable logic array | |
| US4595845A (en) | Non-overlapping clock CMOS circuit with two threshold voltages | |
| KR19980024776A (ko) | 동기형 반도체논리회로 | |
| WO2001043287A1 (en) | Method and apparatus for an n-nary logic circuit | |
| JPH0378718B2 (ja) | ||
| US4728827A (en) | Static PLA or ROM circuit with self-generated precharge | |
| JP2001244804A (ja) | レベルコンバータ回路 | |
| JP2780255B2 (ja) | デコーダ回路 | |
| KR100223506B1 (ko) | 반도체 메모리 디바이스용 논리 회로 | |
| US5175753A (en) | Counter cell including a latch circuit, control circuit and a pull-up circuit | |
| EP0254786B1 (en) | Programmable logic array and gates therefor | |
| US4631425A (en) | Logic gate circuit having P- and N- channel transistors coupled in parallel | |
| JPS6125321A (ja) | デ−タラツチ回路 | |
| JPH0372717A (ja) | カスコード電圧スイツチ型論理回路ツリー | |
| US5495513A (en) | Counter cell and counter circuit | |
| US5091660A (en) | Semiconductor logic circuit | |
| JPH0456412A (ja) | Ｍｏｓ型論理回路 | |
| US6369609B1 (en) | Degenerate network for PLD and plane | |
| JPH04145720A (ja) | 論理回路 | |
| JPH05259893A (ja) | 半導体集積回路 | |
| JPH05191239A (ja) | マルチプレクサ回路 | |
| JP2527199Y2 (ja) | Ｉｃのテストモード設定回路 | |
| JPS6160014A (ja) | プログラマブル・ロジツク・アレイ | |
| JPH11154857A (ja) | 演算回路 | |
| JP3143022B2 (ja) | Ｊ−ｋフリップフロップ回路 |