JPH081752B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH081752B2 JPH081752B2 JP6453093A JP6453093A JPH081752B2 JP H081752 B2 JPH081752 B2 JP H081752B2 JP 6453093 A JP6453093 A JP 6453093A JP 6453093 A JP6453093 A JP 6453093A JP H081752 B2 JPH081752 B2 JP H081752B2
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- JP
- Japan
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- group
- logic gate
- address
- address signal
- circuit
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にＡＳＩＣに用いられるワード・ビット可変の半導体
記憶装置における行アドレスデコード回路に関する。
特にＡＳＩＣに用いられるワード・ビット可変の半導体
記憶装置における行アドレスデコード回路に関する。
【０００２】
【従来の技術】一般的なワード・ビット可変ＲＡＭの全
体構成図を図４に示す。同図に示す様に、一般的にワー
ド・ビット可変ＲＡＭは行アドレスデコード回路３０、
ワードドライバ３１、メモリセルアレイ３２、行アドレ
スドライバ３３、列アドレスデコード回路３４、制御部
３５、列アドレスセレクタ３６、データ入出力部３７か
ら構成されている。メモリセルアレイ３２には行アドレ
スの行アドレス線３２−１、列アドレスの列アドレス線
３２−２を有し、それらに結合するメモリセル３２−３
がマトリックス状に配列されている。ＲＡＭに入力した
行アドレス信号は行アドレスドライバ３３によりそれぞ
れが一対の真補となり行アドレスデコード回路３０のア
ドレス線（ＡＤ，ＡＤＢ）対にそれぞれ入力される。行
アドレスデコード回路３０は２進行アドレス信号をデコ
ードし、ワードドライバ３１において特定ドライバを選
択する。ワードドライバ３１が選択された後に制御部３
５からの制御信号によりこのワードドライバ３１が活性
化されメモリセルアレイ３２の特定の行アドレスが選択
される。
体構成図を図４に示す。同図に示す様に、一般的にワー
ド・ビット可変ＲＡＭは行アドレスデコード回路３０、
ワードドライバ３１、メモリセルアレイ３２、行アドレ
スドライバ３３、列アドレスデコード回路３４、制御部
３５、列アドレスセレクタ３６、データ入出力部３７か
ら構成されている。メモリセルアレイ３２には行アドレ
スの行アドレス線３２−１、列アドレスの列アドレス線
３２−２を有し、それらに結合するメモリセル３２−３
がマトリックス状に配列されている。ＲＡＭに入力した
行アドレス信号は行アドレスドライバ３３によりそれぞ
れが一対の真補となり行アドレスデコード回路３０のア
ドレス線（ＡＤ，ＡＤＢ）対にそれぞれ入力される。行
アドレスデコード回路３０は２進行アドレス信号をデコ
ードし、ワードドライバ３１において特定ドライバを選
択する。ワードドライバ３１が選択された後に制御部３
５からの制御信号によりこのワードドライバ３１が活性
化されメモリセルアレイ３２の特定の行アドレスが選択
される。
【０００３】この行アドレスデコード回路３０の従来技
術を図５を参照して説明する。この回路は点線で囲まれ
た基本セルａ，ｂ，ｃ，ｄから構成される。基本セル３
８（ａ）はインバータ１２を有し、その出力がデコード
出力５０となってワードドライバを通してメモリセルア
レイの行アドレス線に送られる。基本セルｂ（３９）は
Ｐチャンネル型ＭＯＳＦＥＴ１３とＮチャンネル型ＭＯ
ＳＦＥＴ１４とのＣＭＯＳによる構成で、アドレス信号
Ａ0 〜Ａ7 のアドレス“０”（Ｌ）を検出するようにこ
れらＭＯＳＦＥＴのゲートがアドレス線ＡＤＢn 〜ＡＤ
Ｂn+7 に接続されている。また、基本セルｃ（４０）も
ＭＯＳＦＥＴ１３，１４によるＣＭＯＳ構成であるがこ
れらのＭＯＳＦＥＴのゲートはアドレス“１”（Ｈ）を
検出するようにアドレス線ＡＤn 〜ＡＤn+7 に接続され
ている。基本セルｄ（４１）は正電圧Ｖccおよび接地電
圧を供供する手段を有している。
術を図５を参照して説明する。この回路は点線で囲まれ
た基本セルａ，ｂ，ｃ，ｄから構成される。基本セル３
８（ａ）はインバータ１２を有し、その出力がデコード
出力５０となってワードドライバを通してメモリセルア
レイの行アドレス線に送られる。基本セルｂ（３９）は
Ｐチャンネル型ＭＯＳＦＥＴ１３とＮチャンネル型ＭＯ
ＳＦＥＴ１４とのＣＭＯＳによる構成で、アドレス信号
Ａ0 〜Ａ7 のアドレス“０”（Ｌ）を検出するようにこ
れらＭＯＳＦＥＴのゲートがアドレス線ＡＤＢn 〜ＡＤ
Ｂn+7 に接続されている。また、基本セルｃ（４０）も
ＭＯＳＦＥＴ１３，１４によるＣＭＯＳ構成であるがこ
れらのＭＯＳＦＥＴのゲートはアドレス“１”（Ｈ）を
検出するようにアドレス線ＡＤn 〜ＡＤn+7 に接続され
ている。基本セルｄ（４１）は正電圧Ｖccおよび接地電
圧を供供する手段を有している。
【０００４】基本セルｂ（３９），基本セルｃ（４０）
を図の横方向（Ｘ方向）に並べて接続することで特定の
アドレス信号の組み合わせをデコードするＮＡＮＤゲー
ト回路６０が構成される。そしてこの基本セルｂ，ｃの
並べ方を規則的に変えてＮＡＮＤゲート回路（２点鎖線
で囲んで示す）６０を図の縦方向（Ｙ方向）に行アドレ
ス数だけ積み重ね、これらＮＡＮＤ回路６０からの信号
をそれぞれのインバータ１２に送る回路とすることで行
アドレスデコード回路が構成される。
を図の横方向（Ｘ方向）に並べて接続することで特定の
アドレス信号の組み合わせをデコードするＮＡＮＤゲー
ト回路６０が構成される。そしてこの基本セルｂ，ｃの
並べ方を規則的に変えてＮＡＮＤゲート回路（２点鎖線
で囲んで示す）６０を図の縦方向（Ｙ方向）に行アドレ
ス数だけ積み重ね、これらＮＡＮＤ回路６０からの信号
をそれぞれのインバータ１２に送る回路とすることで行
アドレスデコード回路が構成される。
【０００５】この従来の行アドレスデコード回路は、単
純な構造を持つ基本セルａ〜ｄの規則的配列において、
この基本セル配列を増減させる事により異なる規模のデ
コード回路を無駄なく構成でき、ワード・ビット可変Ｒ
ＡＭに容易に対応可能である。
純な構造を持つ基本セルａ〜ｄの規則的配列において、
この基本セル配列を増減させる事により異なる規模のデ
コード回路を無駄なく構成でき、ワード・ビット可変Ｒ
ＡＭに容易に対応可能である。
【０００６】
【発明が解決しようとする課題】このように図５に示し
た従来の行アドレスデコード回路は単純なＮＡＮＤゲー
ト回路構造であり、ワード・ビット可変ＲＡＭへの対応
が容易であるが、ワード数の増加に伴い、行アドレス信
号数に比例してこの行アドレスデコード回路を構成する
ＮＡＮＤゲート回路は多入力となる。例えば８列固定の
メモリセルアレイを持つＲＡＭでは、ワード数が２ｋワ
ードの場合にはメモリセルアレイは２５６行となり、行
アドレスデコード回路を構成するＮＡＮＤ回路は図５に
示すように８入力となる。
た従来の行アドレスデコード回路は単純なＮＡＮＤゲー
ト回路構造であり、ワード・ビット可変ＲＡＭへの対応
が容易であるが、ワード数の増加に伴い、行アドレス信
号数に比例してこの行アドレスデコード回路を構成する
ＮＡＮＤゲート回路は多入力となる。例えば８列固定の
メモリセルアレイを持つＲＡＭでは、ワード数が２ｋワ
ードの場合にはメモリセルアレイは２５６行となり、行
アドレスデコード回路を構成するＮＡＮＤ回路は図５に
示すように８入力となる。
【０００７】一般的に知られている様に、多入力論理ゲ
ートではスイッチングのスピードは非常に遅い。上記の
２ｋワード構成ではアドレス信号入力から行アドレスデ
コード回路出力までのアドレスデコード時間は約６ｎｓ
と大きなものになる。この様に大きなアドレスデコード
時間はＲＡＭの動作サイクルの大きな制限となり、高速
動作をターゲットとする大規模ＲＡＭの設計上、重大な
問題となる。
ートではスイッチングのスピードは非常に遅い。上記の
２ｋワード構成ではアドレス信号入力から行アドレスデ
コード回路出力までのアドレスデコード時間は約６ｎｓ
と大きなものになる。この様に大きなアドレスデコード
時間はＲＡＭの動作サイクルの大きな制限となり、高速
動作をターゲットとする大規模ＲＡＭの設計上、重大な
問題となる。
【０００８】一方、多入力ＮＡＮＤの高速化には図６に
示すような複数ゲートへの分割手法が知られている。す
なわち図６にはＮＡＮＤ回路５１へアドレスＡ0 〜Ａ15
が入力され、インバータ５２を通して出力する多入力Ｎ
ＡＮＤを高速するために、アドレスＡ0 〜Ａ3 を入力す
るＮＡＮＤ回路５３、アドレスＡ4 〜Ａ7 を入力するＮ
ＡＮＤ回路５４、アドレスＡ8 〜Ａ11を入力するＮＡＮ
Ｄ回路５５，アドレスＡ12〜Ａ15を入力するＮＡＮＤ回
路５６に分割し、これらＮＡＮＤ回路５３〜５６からの
信号をＮＯＲ回路５７に入力する複数論理ゲート回路を
例示している。
示すような複数ゲートへの分割手法が知られている。す
なわち図６にはＮＡＮＤ回路５１へアドレスＡ0 〜Ａ15
が入力され、インバータ５２を通して出力する多入力Ｎ
ＡＮＤを高速するために、アドレスＡ0 〜Ａ3 を入力す
るＮＡＮＤ回路５３、アドレスＡ4 〜Ａ7 を入力するＮ
ＡＮＤ回路５４、アドレスＡ8 〜Ａ11を入力するＮＡＮ
Ｄ回路５５，アドレスＡ12〜Ａ15を入力するＮＡＮＤ回
路５６に分割し、これらＮＡＮＤ回路５３〜５６からの
信号をＮＯＲ回路５７に入力する複数論理ゲート回路を
例示している。
【０００９】しかしながら、行アドレスデコード回路に
おいて図６の様に複数ゲートへの分割を行った場合に
は、レイアウト上、上位アドレス例えばＡ12〜Ａ15のＮ
ＡＮＤ回路５６の複数の出力線が下位アドレスＡ0 〜Ａ
3 のＮＡＮＤ回路５３上を通過してＮＯＲ回路５７に送
られることになる。一方、１つの行アドレスデコード回
路の大きさ（図５のＹ方向の寸法）は１メモリセルの同
方向の寸法に対応する様にレイアウトされており、しか
も１メモリセルのこの寸法は最新のＣＭＯＳプロセスで
は１０μｍ程度と非常に小さい。
おいて図６の様に複数ゲートへの分割を行った場合に
は、レイアウト上、上位アドレス例えばＡ12〜Ａ15のＮ
ＡＮＤ回路５６の複数の出力線が下位アドレスＡ0 〜Ａ
3 のＮＡＮＤ回路５３上を通過してＮＯＲ回路５７に送
られることになる。一方、１つの行アドレスデコード回
路の大きさ（図５のＹ方向の寸法）は１メモリセルの同
方向の寸法に対応する様にレイアウトされており、しか
も１メモリセルのこの寸法は最新のＣＭＯＳプロセスで
は１０μｍ程度と非常に小さい。
【００１０】このため行アドレスデコード回路のＮＡＮ
Ｄ回路を構成する基本セルｂ，ｃは非常に密度が高いレ
イアウトとなっている。配線を２層構造程度に制限する
場合には、レイアウト上空きがほとんどないためこの基
本セルの図５のＹ方向の寸法を変えずに複数のＸ方向
（図５）に通過する配線を実現し、規則的配列で行アド
レスデコード回路を構成できるような基本セルをレイア
ウトすることはＩＣの集積度が高まるにつれますます困
難となる。この様なレイアウト上の制限から従来ではＮ
ＡＮＤゲートを所望の複数ゲートに分割して高速化をは
かる事に支障を生じ大ワード数のＲＡＭにおいてはアド
レスデコード時間の増大をまねいていた。このためアド
レスデコード時間による動作サイクルの制限によって、
高速な大規模ワード・ビット可変ＲＡＭを実現する事が
非常に困難であった。
Ｄ回路を構成する基本セルｂ，ｃは非常に密度が高いレ
イアウトとなっている。配線を２層構造程度に制限する
場合には、レイアウト上空きがほとんどないためこの基
本セルの図５のＹ方向の寸法を変えずに複数のＸ方向
（図５）に通過する配線を実現し、規則的配列で行アド
レスデコード回路を構成できるような基本セルをレイア
ウトすることはＩＣの集積度が高まるにつれますます困
難となる。この様なレイアウト上の制限から従来ではＮ
ＡＮＤゲートを所望の複数ゲートに分割して高速化をは
かる事に支障を生じ大ワード数のＲＡＭにおいてはアド
レスデコード時間の増大をまねいていた。このためアド
レスデコード時間による動作サイクルの制限によって、
高速な大規模ワード・ビット可変ＲＡＭを実現する事が
非常に困難であった。
【００１１】
【課題を解決するための手段】本発明の特徴は、２進符
合化されたアドレス信号をデコードしてメモリセル配列
における特定アドレスのメモリセルを選択する回路を備
えた半導体記憶装置において、前記アドレス信号のうち
前記メモリセル配列の行を選択するアドレス信号のデコ
ード回路は、前記アドレス信号を複数に分割してデコー
ドを行う第１の論理ゲート群と、前記第１の論理ゲート
群の出力をデコードしかつ前記メモリセル配列に前記行
を選択する信号を送る第２の論理ゲート群とを有し、前
記第１の論理ゲート群は前記アドレス信号のうちの第１
のアドレス信号群（最下位アドレス信号を含む下位のア
ドレス信号群）をデコードしかつ前記第２の論理ゲート
群側に位置する論理ゲート群αと、前記第１のアドレス
信号群を除いた第２のアドレス信号群（上位もしくは上
位と中位のアドレス信号群）をデコードしかつ前記第２
の論理ゲート群との間に前記論理ゲート群αを介在させ
て位置する論理ゲート群βとからなり、前記論理ゲート
群αおよび前記第２の論理ゲート群の論理ゲートは前記
メモリセル配列の行アドレス毎に設置され、前記論理ゲ
ート群βの論理ゲートは前記メモリセル配列の隣り合う
偶数個の行アドレス間で共通化して配置されている半導
体記憶装置にある。
合化されたアドレス信号をデコードしてメモリセル配列
における特定アドレスのメモリセルを選択する回路を備
えた半導体記憶装置において、前記アドレス信号のうち
前記メモリセル配列の行を選択するアドレス信号のデコ
ード回路は、前記アドレス信号を複数に分割してデコー
ドを行う第１の論理ゲート群と、前記第１の論理ゲート
群の出力をデコードしかつ前記メモリセル配列に前記行
を選択する信号を送る第２の論理ゲート群とを有し、前
記第１の論理ゲート群は前記アドレス信号のうちの第１
のアドレス信号群（最下位アドレス信号を含む下位のア
ドレス信号群）をデコードしかつ前記第２の論理ゲート
群側に位置する論理ゲート群αと、前記第１のアドレス
信号群を除いた第２のアドレス信号群（上位もしくは上
位と中位のアドレス信号群）をデコードしかつ前記第２
の論理ゲート群との間に前記論理ゲート群αを介在させ
て位置する論理ゲート群βとからなり、前記論理ゲート
群αおよび前記第２の論理ゲート群の論理ゲートは前記
メモリセル配列の行アドレス毎に設置され、前記論理ゲ
ート群βの論理ゲートは前記メモリセル配列の隣り合う
偶数個の行アドレス間で共通化して配置されている半導
体記憶装置にある。
【００１２】
【実施例】次に図面を参照して本発明を説明する。
【００１３】図１は本発明の第１の実施例の半導体記憶
装置における行アドレスデコード回路を示す回路図であ
る。この行アドレスデコード回路は、８桁分の２進行ア
ドレス信号のデコード回路であり、２つの４入力ＮＡＮ
Ｄゲート回路と１つのＮＯＲゲート回路により２分割し
てデコードを行っている。この行アドレスデコード回路
は、点線で囲んで示し縦方向（以下、Ｙ方向と称す）の
寸法が互いに等しい基本セルＡ〜Ｉの９種類の基本セル
の規則的な配列により構成されている。
装置における行アドレスデコード回路を示す回路図であ
る。この行アドレスデコード回路は、８桁分の２進行ア
ドレス信号のデコード回路であり、２つの４入力ＮＡＮ
Ｄゲート回路と１つのＮＯＲゲート回路により２分割し
てデコードを行っている。この行アドレスデコード回路
は、点線で囲んで示し縦方向（以下、Ｙ方向と称す）の
寸法が互いに等しい基本セルＡ〜Ｉの９種類の基本セル
の規則的な配列により構成されている。
【００１４】基本セルＡ（１）は２個のＮＯＲ回路１０
を有して構成され、この２個のＮＯＲ回路１０からデコ
ード出力５０がワードドライバを通してメモリセルアレ
イの２本の行アドレス線にそれぞれ送られる。この基本
セルＡ（１）をＹ方向に配列して第２の論理ゲート群と
なる。例えば、メモリセルアレイが２５６行で２５６本
の行アドレス線を選択する場合は、１２８個の基本セル
Ａ（１）を配列して２５６個の第２の論理ゲートである
ＮＯＲ回路１０を各行アドレス線に対応結合して配列す
る。
を有して構成され、この２個のＮＯＲ回路１０からデコ
ード出力５０がワードドライバを通してメモリセルアレ
イの２本の行アドレス線にそれぞれ送られる。この基本
セルＡ（１）をＹ方向に配列して第２の論理ゲート群と
なる。例えば、メモリセルアレイが２５６行で２５６本
の行アドレス線を選択する場合は、１２８個の基本セル
Ａ（１）を配列して２５６個の第２の論理ゲートである
ＮＯＲ回路１０を各行アドレス線に対応結合して配列す
る。
【００１５】基本セルＢ（２）はＰチャンネル型ＭＯＳ
ＦＥＴ１３とＮチャンネル型ＭＯＳＦＥＴ１４とからな
るＣＭＯＳを２個有して構成され、一方の（図で上の）
ＣＭＯＳのＦＥＴ１３，１４のゲートが下位アドレス信
号Ａ0 〜Ａ3 の“１”（Ｈ）を検出するようにアドレス
線ＡＤn 〜ＡＤn+3 に接続され、他方の（図で下の）Ｃ
ＭＯＳのＦＥＴ１３，１４のゲートが下位アドレス信号
Ａ0 〜Ａ3 の“０”（Ｌ）を検出するようにアドレス線
ＡＤＢn 〜ＡＤＢn+3 に接続されたセルである。基本セ
ルＣ（３）はＰチャンネル型ＭＯＳＦＥＴ１３とＮチャ
ンネル型ＭＯＳＦＥＴ１４とからなるＣＭＯＳを２個有
して構成され、両方のＣＭＯＳのＦＥＴ１３，１４のゲ
ートはいずれも下位アドレス信号Ａ0 〜Ａ3 の“０”
（Ｌ）を検出するようにアドレス線ＡＤＢn 〜ＡＤＢ
n+3 に接続されたセルである。基本セルＤ（４）はＰチ
ャンネル型ＭＯＳＦＥＴ１３とＮチャンネル型ＭＯＳＦ
ＥＴ１４とからなるＣＭＯＳを２個有して構成され、両
方のＣＭＯＳのＦＥＴ１３，１４のゲートはいずれもが
下位アドレス信号Ａ0 〜Ａ3 の“１”（Ｈ）を検出する
ようにアドレス線ＡＤn 〜ＡＤn+3 に接続されたセルで
ある。
ＦＥＴ１３とＮチャンネル型ＭＯＳＦＥＴ１４とからな
るＣＭＯＳを２個有して構成され、一方の（図で上の）
ＣＭＯＳのＦＥＴ１３，１４のゲートが下位アドレス信
号Ａ0 〜Ａ3 の“１”（Ｈ）を検出するようにアドレス
線ＡＤn 〜ＡＤn+3 に接続され、他方の（図で下の）Ｃ
ＭＯＳのＦＥＴ１３，１４のゲートが下位アドレス信号
Ａ0 〜Ａ3 の“０”（Ｌ）を検出するようにアドレス線
ＡＤＢn 〜ＡＤＢn+3 に接続されたセルである。基本セ
ルＣ（３）はＰチャンネル型ＭＯＳＦＥＴ１３とＮチャ
ンネル型ＭＯＳＦＥＴ１４とからなるＣＭＯＳを２個有
して構成され、両方のＣＭＯＳのＦＥＴ１３，１４のゲ
ートはいずれも下位アドレス信号Ａ0 〜Ａ3 の“０”
（Ｌ）を検出するようにアドレス線ＡＤＢn 〜ＡＤＢ
n+3 に接続されたセルである。基本セルＤ（４）はＰチ
ャンネル型ＭＯＳＦＥＴ１３とＮチャンネル型ＭＯＳＦ
ＥＴ１４とからなるＣＭＯＳを２個有して構成され、両
方のＣＭＯＳのＦＥＴ１３，１４のゲートはいずれもが
下位アドレス信号Ａ0 〜Ａ3 の“１”（Ｈ）を検出する
ようにアドレス線ＡＤn 〜ＡＤn+3 に接続されたセルで
ある。
【００１６】論理ゲート群αにおいて、基本セルＢ
（２），Ｃ（３），Ｄ（４）を各基本セルＡ（１）の側
に４個ずつの組合わせて、図で横方向（以下、Ｘ方向と
称す）に配列して、４個のＣＭＯＳをＸ方向に接続した
ＮＡＮＤ回路（２点鎖線を囲んで示す）７０を構成す
る。このＮＡＮＤ回路７０は、上記例の場合はＹ方向に
２５６個積み重ねられ、そのＣＭＯＳの“１”を検知す
るか“０”を検知するかのアドレス線への接続の組み合
わせは最下位アドレス信号Ａ0 を含む下位アドレス信号
Ａ0 〜Ａ3 の特定のアドレス信号群をデコードするよう
に規則的に変化させる。
（２），Ｃ（３），Ｄ（４）を各基本セルＡ（１）の側
に４個ずつの組合わせて、図で横方向（以下、Ｘ方向と
称す）に配列して、４個のＣＭＯＳをＸ方向に接続した
ＮＡＮＤ回路（２点鎖線を囲んで示す）７０を構成す
る。このＮＡＮＤ回路７０は、上記例の場合はＹ方向に
２５６個積み重ねられ、そのＣＭＯＳの“１”を検知す
るか“０”を検知するかのアドレス線への接続の組み合
わせは最下位アドレス信号Ａ0 を含む下位アドレス信号
Ａ0 〜Ａ3 の特定のアドレス信号群をデコードするよう
に規則的に変化させる。
【００１７】基本セルＥ（５）はＰチャンネル型ＭＯＳ
ＦＥＴ１３とＮチャンネル型ＭＯＳＦＥＴ１４とからな
るＣＭＯＳを１個有して構成され、ＦＥＴ１３，１４の
ゲートが上位アドレス信号Ａ4 の“０”（Ｌ）を検出す
るようにアドレス線ＡＤＢn+4 に接続され、かつＮＯＲ
回路１０への信号線８１を接続する手段を有し、またＶ
cc電圧および接地電位を供給するノードを有するセルで
ある。基本セルＦ（６）はＰチャンネル型ＭＯＳＦＥＴ
１３とＮチャンネル型ＭＯＳＦＥＴ１４とからなるＣＭ
ＯＳを１個有して構成され、ＦＥＴ１３，１４のゲート
が上位アドレス信号Ａ5 〜Ａ7 の“０”（Ｌ）を検出す
るようにアドレス線ＡＤＢn+5 〜ＡＤＢn+7 に接続され
たセルである。基本セルＧ（７）はＶcc電圧および接地
電位を供給するノードを有するセルである。基本セルＨ
（８）はＰチャンネル型ＭＯＳＦＥＴ１３とＮチャンネ
ル型ＭＯＳＦＥＴ１４とからなるＣＭＯＳを１個有して
構成され、ＦＥＴ１３，１４のゲートが上位アドレス信
号Ａ4 の“１”（Ｈ）を検出するようにアドレス線ＡＤ
n+4 に接続され、かつＮＯＲ回路１０への信号線８１を
接続する手段を有し、またＶcc電圧およびを供給するノ
ードを有するセルである。基本セルＩ（９）はＰチャン
ネル型ＭＯＳＦＥＴ１３とＮチャンネル型ＭＯＳＦＥＴ
１４とからなるＣＭＯＳを１個有して構成され、ＦＥＴ
１３，１４のゲートが上位アドレス信号Ａ5 〜Ａ7 の
“１”（Ｈ）を検出するようにアドレス線ＡＤn+5 〜Ａ
Ｄn+7 に接続されたセルである。
ＦＥＴ１３とＮチャンネル型ＭＯＳＦＥＴ１４とからな
るＣＭＯＳを１個有して構成され、ＦＥＴ１３，１４の
ゲートが上位アドレス信号Ａ4 の“０”（Ｌ）を検出す
るようにアドレス線ＡＤＢn+4 に接続され、かつＮＯＲ
回路１０への信号線８１を接続する手段を有し、またＶ
cc電圧および接地電位を供給するノードを有するセルで
ある。基本セルＦ（６）はＰチャンネル型ＭＯＳＦＥＴ
１３とＮチャンネル型ＭＯＳＦＥＴ１４とからなるＣＭ
ＯＳを１個有して構成され、ＦＥＴ１３，１４のゲート
が上位アドレス信号Ａ5 〜Ａ7 の“０”（Ｌ）を検出す
るようにアドレス線ＡＤＢn+5 〜ＡＤＢn+7 に接続され
たセルである。基本セルＧ（７）はＶcc電圧および接地
電位を供給するノードを有するセルである。基本セルＨ
（８）はＰチャンネル型ＭＯＳＦＥＴ１３とＮチャンネ
ル型ＭＯＳＦＥＴ１４とからなるＣＭＯＳを１個有して
構成され、ＦＥＴ１３，１４のゲートが上位アドレス信
号Ａ4 の“１”（Ｈ）を検出するようにアドレス線ＡＤ
n+4 に接続され、かつＮＯＲ回路１０への信号線８１を
接続する手段を有し、またＶcc電圧およびを供給するノ
ードを有するセルである。基本セルＩ（９）はＰチャン
ネル型ＭＯＳＦＥＴ１３とＮチャンネル型ＭＯＳＦＥＴ
１４とからなるＣＭＯＳを１個有して構成され、ＦＥＴ
１３，１４のゲートが上位アドレス信号Ａ5 〜Ａ7 の
“１”（Ｈ）を検出するようにアドレス線ＡＤn+5 〜Ａ
Ｄn+7 に接続されたセルである。
【００１８】論理ゲート群βにおいて、基本セルＥ
（５）あるいはＨ（８）を論理ゲート群αの側に１個づ
つ配置しその側に基本セルＦ（６），Ｉ（９）を３個づ
つＸ方向に配列し、４個のＣＭＯＳをＸ方向い接続した
ＮＡＮＤ回路（２点鎖線で囲んで示す）８０を構成す
る。このＮＡＮＤ回路８０は、上記例の場合はＹ方向に
１２８個積み重ねられ、そのＣＭＯＳの“１”を検知す
るか“０”を検知するかのアドレス線への接続の組み合
わせは上位アドレス信号Ａ4 〜Ａ7 の特定のアドレス信
号群をデコードするように規則的に変化させる。
（５）あるいはＨ（８）を論理ゲート群αの側に１個づ
つ配置しその側に基本セルＦ（６），Ｉ（９）を３個づ
つＸ方向に配列し、４個のＣＭＯＳをＸ方向い接続した
ＮＡＮＤ回路（２点鎖線で囲んで示す）８０を構成す
る。このＮＡＮＤ回路８０は、上記例の場合はＹ方向に
１２８個積み重ねられ、そのＣＭＯＳの“１”を検知す
るか“０”を検知するかのアドレス線への接続の組み合
わせは上位アドレス信号Ａ4 〜Ａ7 の特定のアドレス信
号群をデコードするように規則的に変化させる。
【００１９】上位アドレス信号に対してはＹ方向に隣接
するＮＡＮＤ回路の上記ＣＭＯＳの接続組み合わせは偶
数単位で同一のものとなるから、隣り合う偶数個の行ア
ドレス間で共通化することができる。この実施例では隣
り合う２つの行アドレス間で共通化した１個のＮＡＮＤ
回路８０となっている。
するＮＡＮＤ回路の上記ＣＭＯＳの接続組み合わせは偶
数単位で同一のものとなるから、隣り合う偶数個の行ア
ドレス間で共通化することができる。この実施例では隣
り合う２つの行アドレス間で共通化した１個のＮＡＮＤ
回路８０となっている。
【００２０】そして上位アドレス信号Ａ4 〜Ａ7 に対す
るデコード信号は、１個のＮＡＮＤ回路８０につき１本
の信号線８１により基本セルＡの一対の（２個の）ＮＯ
Ｒ回路１０，１０に共通に送られ、この一対のＮＯＲ回
路１０，１０のそれぞれには異なる２個のＮＡＮＤ回路
７０，７０から下位アドレス信号Ａ0 〜Ａ3 に対するデ
コード信号がそれぞれ送られ、この一対のＮＯＲ回路１
０，１０からメモリセルアレイの２本の行アドレス線に
それぞれデコード出力５０をワードドライバーを通して
送る。
るデコード信号は、１個のＮＡＮＤ回路８０につき１本
の信号線８１により基本セルＡの一対の（２個の）ＮＯ
Ｒ回路１０，１０に共通に送られ、この一対のＮＯＲ回
路１０，１０のそれぞれには異なる２個のＮＡＮＤ回路
７０，７０から下位アドレス信号Ａ0 〜Ａ3 に対するデ
コード信号がそれぞれ送られ、この一対のＮＯＲ回路１
０，１０からメモリセルアレイの２本の行アドレス線に
それぞれデコード出力５０をワードドライバーを通して
送る。
【００２１】このように本実施例によれば、上位アドレ
ス信号に対する論理ゲート群βからＮＯＲ回路１０によ
り構成する第２の論理ゲート群に送る信号線８１の数を
行アドレス数の半分にすることができるから、メモリセ
ルの高集積化が進みこれにより行デコード回路も縮小さ
れていっても、複数ゲートへの分割手法が適用でき高速
動作の行デコード回路が得られる。
ス信号に対する論理ゲート群βからＮＯＲ回路１０によ
り構成する第２の論理ゲート群に送る信号線８１の数を
行アドレス数の半分にすることができるから、メモリセ
ルの高集積化が進みこれにより行デコード回路も縮小さ
れていっても、複数ゲートへの分割手法が適用でき高速
動作の行デコード回路が得られる。
【００２２】図２は本発明の第２の実施例の半導体記憶
装置における行アドレスデコード回路を示す回路図であ
る。この行アドレスデコード回路は、４つの２入力ＮＡ
ＮＤに分割して８桁の２進行アドレス信号でデコードし
たものである。この行アドレスデコード回路は、点線で
囲んで示し図で縦方向（以下、Ｙ方向と称す）の寸法が
互いに等しい基本セルＪ〜Ｘの１５種類の基本セルの規
則的な配列により構成されている。
装置における行アドレスデコード回路を示す回路図であ
る。この行アドレスデコード回路は、４つの２入力ＮＡ
ＮＤに分割して８桁の２進行アドレス信号でデコードし
たものである。この行アドレスデコード回路は、点線で
囲んで示し図で縦方向（以下、Ｙ方向と称す）の寸法が
互いに等しい基本セルＪ〜Ｘの１５種類の基本セルの規
則的な配列により構成されている。
【００２３】基本セルＪ（１５）はそれぞれ一対のＮＯ
Ｒ回路１０、ＮＡＮＤ回路１１およびインバータ１２を
有して構成され、この２個のインバータ１２からデコー
ド出力５０がワードドライバを通してメモリセルアレイ
の２本の行アドレス線にそれぞれ送られる。そしてこの
基本セルＪ（１５）を多数個Ｙ方向に配列して第２の論
理ゲート群となる。
Ｒ回路１０、ＮＡＮＤ回路１１およびインバータ１２を
有して構成され、この２個のインバータ１２からデコー
ド出力５０がワードドライバを通してメモリセルアレイ
の２本の行アドレス線にそれぞれ送られる。そしてこの
基本セルＪ（１５）を多数個Ｙ方向に配列して第２の論
理ゲート群となる。
【００２４】基本セルＫ（１６）はＰチャンネル型ＭＯ
ＳＦＥＴ１３とＮチャンネル型ＭＯＳＦＥＴ１４とから
なるＣＭＯＳを２個有して構成され、一方の（図で上
の）ＣＭＯＳＦＥＴ１３，１４のゲートが下位アドレス
信号Ａ0 〜Ａ1 の“１”（Ｈ）を検出するようにアドレ
ス線ＡＤn 〜ＡＤn+1 に接続され、他方の（図で下の）
ＣＭＯＳＦＥＴ１３，１４のゲートが下位アドレス信号
Ａ0 〜Ａ1 の“０”（Ｌ）を検出するようにアドレス線
ＡＤＢn 〜ＡＤＢn+1 に接続されたセルである。基本セ
ルＬ（１７）はＰチャンネル型ＭＯＳＦＥＴ１３とＮチ
ャンネル型ＭＯＳＦＥＴ１４とからなるＣＭＯＳを２個
有して構成され、両方のＣＭＯＳのＦＥＴ１３，１４の
ゲートはいずれも下位アドレス信号Ａ0 〜Ａ1 の“０”
（Ｌ）を検出するようにアドレス線ＡＤＢn 〜ＡＤＢ
n+1 に接続されたセルである。基本セルＯ（２０）はＰ
チャンネル型ＭＯＳＦＥＴ１３とＮチャンネル型ＭＯＳ
ＦＥＴ１４とからなるＣＭＯＳを２個有して構成され、
両方のＣＭＯＳのＦＴ１３，１４のゲートはいずれもが
下位アドレス信号Ａ0 〜Ａ1 の“１”（Ｈ）を検出する
ようにアドレス線ＡＤn 〜ＡＤn+1 に接続されたセルで
ある。
ＳＦＥＴ１３とＮチャンネル型ＭＯＳＦＥＴ１４とから
なるＣＭＯＳを２個有して構成され、一方の（図で上
の）ＣＭＯＳＦＥＴ１３，１４のゲートが下位アドレス
信号Ａ0 〜Ａ1 の“１”（Ｈ）を検出するようにアドレ
ス線ＡＤn 〜ＡＤn+1 に接続され、他方の（図で下の）
ＣＭＯＳＦＥＴ１３，１４のゲートが下位アドレス信号
Ａ0 〜Ａ1 の“０”（Ｌ）を検出するようにアドレス線
ＡＤＢn 〜ＡＤＢn+1 に接続されたセルである。基本セ
ルＬ（１７）はＰチャンネル型ＭＯＳＦＥＴ１３とＮチ
ャンネル型ＭＯＳＦＥＴ１４とからなるＣＭＯＳを２個
有して構成され、両方のＣＭＯＳのＦＥＴ１３，１４の
ゲートはいずれも下位アドレス信号Ａ0 〜Ａ1 の“０”
（Ｌ）を検出するようにアドレス線ＡＤＢn 〜ＡＤＢ
n+1 に接続されたセルである。基本セルＯ（２０）はＰ
チャンネル型ＭＯＳＦＥＴ１３とＮチャンネル型ＭＯＳ
ＦＥＴ１４とからなるＣＭＯＳを２個有して構成され、
両方のＣＭＯＳのＦＴ１３，１４のゲートはいずれもが
下位アドレス信号Ａ0 〜Ａ1 の“１”（Ｈ）を検出する
ようにアドレス線ＡＤn 〜ＡＤn+1 に接続されたセルで
ある。
【００２５】論理ゲート群αにおいて、基本セルＫ（１
６），Ｌ（１７），Ｏ（２０）を第２の論理ゲート群の
各基本セルＪ（１５）の側に２個ずつの組合わせて図で
Ｘ方向に配列して、２個のＣＭＯＳをＸ方向に接続した
ＮＡＮＤ回路（２点鎖線で囲んで示す）７１を構成す
る。このＮＡＮＤ回路７１はＹ方向に行アドレスの数だ
け積み重ねられ、そのＣＭＯＳの“１”を検知するか
“０”を検知するかのアドレス線への接続の組み合わせ
は最下位アドレス信号Ａ0 を含む下位アドレス信号群Ａ
0 〜Ａ1 の特定のアドレス信号群をデコードするように
規則的に変化させる。
６），Ｌ（１７），Ｏ（２０）を第２の論理ゲート群の
各基本セルＪ（１５）の側に２個ずつの組合わせて図で
Ｘ方向に配列して、２個のＣＭＯＳをＸ方向に接続した
ＮＡＮＤ回路（２点鎖線で囲んで示す）７１を構成す
る。このＮＡＮＤ回路７１はＹ方向に行アドレスの数だ
け積み重ねられ、そのＣＭＯＳの“１”を検知するか
“０”を検知するかのアドレス線への接続の組み合わせ
は最下位アドレス信号Ａ0 を含む下位アドレス信号群Ａ
0 〜Ａ1 の特定のアドレス信号群をデコードするように
規則的に変化させる。
【００２６】基本セルＭ（１８）はＰチャンネル型ＭＯ
ＳＦＥＴ１３とＮチャンネル型ＭＯＳＦＥＴ１４とから
なるＣＭＯＳを１個有して構成され、ＦＥＴ１３，１４
のゲートが中位アドレス信号Ａ2 の“０”（Ｌ）を検出
するようにアドレス線ＡＤＢn+2 に接続され、かつ基本
セルＪ（１５）のＮＯＲ回路１０への信号線９３を接続
する手段を有し、またＶcc電圧および接地電位を供給す
るノードを有するセルである。基本セルＮ（１９）はＰ
チャンネル型ＭＯＳＦＥＴ１３とＮチャンネル型ＭＯＳ
ＦＥＴ１４とからなるＣＭＯＳを１個有して構成され、
ＦＥＴ１３，１４のゲートが中位アドレス信号Ａ3 の
“０”（Ｌ）を検出するようにアドレス線ＡＤＢn+3 に
接続されたセルである。基本セルＰ（２１）はＰチャン
ネル型ＭＯＳＦＥＴ１３とＮチャンネル型ＭＯＳＦＥＴ
１４とからなるＣＭＯＳを１個有して構成され、ＦＥＴ
１３，１４のゲートが中位アドレス信号Ａ2 の“１”
（Ｈ）を検出するようにアドレス線ＡＤn+2 に接続さ
れ、かつ基本セルＪ（１５）のＮＯＲ回路１０への信号
線９３を接続する手段を有し、またＶcc電圧および接地
電位を供給するノードを有するセルである。基本セルＱ
（２２）はＰチャンネル型ＭＯＳＦＥＴ１３とＮチャン
ネル型ＭＯＳＦＥＴ１４とからなるＣＭＯＳを１個を有
して構成され、ＦＥＴ１３，１４のゲートが中位アドレ
ス信号Ａ3 の“１”（Ｈ）を検出するようにアドレス線
ＡＤn+3 に接続されたセルである。
ＳＦＥＴ１３とＮチャンネル型ＭＯＳＦＥＴ１４とから
なるＣＭＯＳを１個有して構成され、ＦＥＴ１３，１４
のゲートが中位アドレス信号Ａ2 の“０”（Ｌ）を検出
するようにアドレス線ＡＤＢn+2 に接続され、かつ基本
セルＪ（１５）のＮＯＲ回路１０への信号線９３を接続
する手段を有し、またＶcc電圧および接地電位を供給す
るノードを有するセルである。基本セルＮ（１９）はＰ
チャンネル型ＭＯＳＦＥＴ１３とＮチャンネル型ＭＯＳ
ＦＥＴ１４とからなるＣＭＯＳを１個有して構成され、
ＦＥＴ１３，１４のゲートが中位アドレス信号Ａ3 の
“０”（Ｌ）を検出するようにアドレス線ＡＤＢn+3 に
接続されたセルである。基本セルＰ（２１）はＰチャン
ネル型ＭＯＳＦＥＴ１３とＮチャンネル型ＭＯＳＦＥＴ
１４とからなるＣＭＯＳを１個有して構成され、ＦＥＴ
１３，１４のゲートが中位アドレス信号Ａ2 の“１”
（Ｈ）を検出するようにアドレス線ＡＤn+2 に接続さ
れ、かつ基本セルＪ（１５）のＮＯＲ回路１０への信号
線９３を接続する手段を有し、またＶcc電圧および接地
電位を供給するノードを有するセルである。基本セルＱ
（２２）はＰチャンネル型ＭＯＳＦＥＴ１３とＮチャン
ネル型ＭＯＳＦＥＴ１４とからなるＣＭＯＳを１個を有
して構成され、ＦＥＴ１３，１４のゲートが中位アドレ
ス信号Ａ3 の“１”（Ｈ）を検出するようにアドレス線
ＡＤn+3 に接続されたセルである。
【００２７】これら基本セルＭ（１８），Ｎ（１９），
Ｐ（２１），Ｑ（２２）により中位アドレスＡ2 〜Ａ3
に対するＮＡＮＤ回路（２点鎖線を囲んで示す）９０を
そのＣＭＯＳのＸ方向の接続により構成する。このＮＡ
ＮＤ回路７１はＹ方向に行アドレスの数の半分の数積み
重ねられ、そのＣＭＯＳの“１”を検知するか“０”を
検知するかのアドレス線への接続の組み合わせは中位ア
ドレス信号Ａ2 〜Ａ3の特定のアドレス信号群をデコー
ドするように規則的に変化させる。ＮＡＮＤ回路９０か
らのデコード信号は信号線９３により基本セルＪ（１
５）の一対のＮＯＲ回路１０，１０への共通に送られ
る。
Ｐ（２１），Ｑ（２２）により中位アドレスＡ2 〜Ａ3
に対するＮＡＮＤ回路（２点鎖線を囲んで示す）９０を
そのＣＭＯＳのＸ方向の接続により構成する。このＮＡ
ＮＤ回路７１はＹ方向に行アドレスの数の半分の数積み
重ねられ、そのＣＭＯＳの“１”を検知するか“０”を
検知するかのアドレス線への接続の組み合わせは中位ア
ドレス信号Ａ2 〜Ａ3の特定のアドレス信号群をデコー
ドするように規則的に変化させる。ＮＡＮＤ回路９０か
らのデコード信号は信号線９３により基本セルＪ（１
５）の一対のＮＯＲ回路１０，１０への共通に送られ
る。
【００２８】基本セルＲ（２３）はＰチャンネル型ＭＯ
ＳＦＥＴ１３とＮチャンネル型ＭＯＳＦＥＴ１４とから
なるＣＭＯＳを１個有して構成され、ＦＥＴ１３，１４
のゲートが上位アドレス信号Ａ4 の“０”（Ｌ）を検出
するようにアドレス線ＡＤＢn+4 に接続され、かつ基本
セルＪ（１５）のＮＡＮＤ回路１１への信号線９４を接
続するＮＯＲ回路１０’を有し、またＶCC電圧および接
地電位を供給するノードを有するセルである。基本セル
Ｖ（２７）はＰチャンネル型ＭＯＳＦＥＴ１３とＮチャ
ンネル型ＭＯＳＦＥＴ１４とからなるＣＭＯＳを１個有
して構成され、ＦＥＴ１３，１４のゲートが上位アドレ
ス信号Ａ4 の“１”（Ｈ）を検出するようにアドレス線
ＡＤn+4 に接続され、かつ基本セルＪ（１５）のＮＡＮ
Ｄ回路１１への信号線９４を接続するＮＯＲ回路１０’
を有し、またＶCC電圧および接地電位を供給するノード
を有するセルである。基本セルＳ（２４）はＰチャンネ
ル型ＭＯＳＦＥＴ１３とＮチャンネル型ＭＯＳＦＥＴ１
４とからなるＣＭＯＳを１個有して構成され、ＦＥＴ１
３，１４のゲートが上位アドレス信号Ａ5 の“０”
（Ｌ）を検出するようにアドレス線ＡＤＢn+5 に接続さ
れるセルである。基本セルＷ（２８）はＰチャンネル型
ＭＯＳＦＥＴ１３とＮチャンネル型ＭＯＳＦＥＴ１４と
からなるＣＭＯＳを１個有して構成され、ＦＥＴ１３，
１４のゲートが上位アドレス信号Ａ5 の“１”（Ｈ）を
検出するようにアドレス線ＡＤn+5 に接続されるセルで
ある。
ＳＦＥＴ１３とＮチャンネル型ＭＯＳＦＥＴ１４とから
なるＣＭＯＳを１個有して構成され、ＦＥＴ１３，１４
のゲートが上位アドレス信号Ａ4 の“０”（Ｌ）を検出
するようにアドレス線ＡＤＢn+4 に接続され、かつ基本
セルＪ（１５）のＮＡＮＤ回路１１への信号線９４を接
続するＮＯＲ回路１０’を有し、またＶCC電圧および接
地電位を供給するノードを有するセルである。基本セル
Ｖ（２７）はＰチャンネル型ＭＯＳＦＥＴ１３とＮチャ
ンネル型ＭＯＳＦＥＴ１４とからなるＣＭＯＳを１個有
して構成され、ＦＥＴ１３，１４のゲートが上位アドレ
ス信号Ａ4 の“１”（Ｈ）を検出するようにアドレス線
ＡＤn+4 に接続され、かつ基本セルＪ（１５）のＮＡＮ
Ｄ回路１１への信号線９４を接続するＮＯＲ回路１０’
を有し、またＶCC電圧および接地電位を供給するノード
を有するセルである。基本セルＳ（２４）はＰチャンネ
ル型ＭＯＳＦＥＴ１３とＮチャンネル型ＭＯＳＦＥＴ１
４とからなるＣＭＯＳを１個有して構成され、ＦＥＴ１
３，１４のゲートが上位アドレス信号Ａ5 の“０”
（Ｌ）を検出するようにアドレス線ＡＤＢn+5 に接続さ
れるセルである。基本セルＷ（２８）はＰチャンネル型
ＭＯＳＦＥＴ１３とＮチャンネル型ＭＯＳＦＥＴ１４と
からなるＣＭＯＳを１個有して構成され、ＦＥＴ１３，
１４のゲートが上位アドレス信号Ａ5 の“１”（Ｈ）を
検出するようにアドレス線ＡＤn+5 に接続されるセルで
ある。
【００２９】これら基本セルＲ（２３），Ｖ（２７），
Ｓ（２４），Ｗ（２８）により上位アドレスＡ4 〜Ａ5
に対するＮＡＮＤ回路（２点鎖線を囲んで示す）９１を
そのＣＭＯＳのＸ方向の接続により構成する。このＮＡ
ＮＤ回路９１はＹ方向に行アドレスの数の半分の数積み
重ねられ、そのＣＭＯＳの“１”を検知するか“０”を
検知するかのアドレス線への接続の組み合わせは上位ア
ドレス信号Ａ4 〜Ａ5の特定のアドレス信号群をデコー
ドするように規則的に変化させる。
Ｓ（２４），Ｗ（２８）により上位アドレスＡ4 〜Ａ5
に対するＮＡＮＤ回路（２点鎖線を囲んで示す）９１を
そのＣＭＯＳのＸ方向の接続により構成する。このＮＡ
ＮＤ回路９１はＹ方向に行アドレスの数の半分の数積み
重ねられ、そのＣＭＯＳの“１”を検知するか“０”を
検知するかのアドレス線への接続の組み合わせは上位ア
ドレス信号Ａ4 〜Ａ5の特定のアドレス信号群をデコー
ドするように規則的に変化させる。
【００３０】基本セルＴ（２５）はＰチャンネル型ＭＯ
ＳＦＥＴ１３のＮチャンネル型ＭＯＳＦＥＴ１４とから
なるＣＭＯＳを１個有して構成され、ＦＥＴ１３，１４
のゲートが上位アドレス信号Ａ6 〜Ａ7 の“０”（Ｌ）
を検出するようにアドレス線ＡＤＢn+6 〜ＡＤＢn+7 に
接続されたセルである。基本セルＸ（２９）はＰチャン
ネル型ＭＯＳＦＥＴ１３とＮチャンネル型ＭＯＳＦＥＴ
１４とからなるＣＭＯＳを１個有して構成され、ＦＥＴ
１３，１４のゲートが上位アドレス信号Ａ6 〜Ａ7 の
“１”（Ｈ）を検出するようにアドレス線ＡＤn+6 〜Ａ
Ｄn+7 に接続されたセルである。
ＳＦＥＴ１３のＮチャンネル型ＭＯＳＦＥＴ１４とから
なるＣＭＯＳを１個有して構成され、ＦＥＴ１３，１４
のゲートが上位アドレス信号Ａ6 〜Ａ7 の“０”（Ｌ）
を検出するようにアドレス線ＡＤＢn+6 〜ＡＤＢn+7 に
接続されたセルである。基本セルＸ（２９）はＰチャン
ネル型ＭＯＳＦＥＴ１３とＮチャンネル型ＭＯＳＦＥＴ
１４とからなるＣＭＯＳを１個有して構成され、ＦＥＴ
１３，１４のゲートが上位アドレス信号Ａ6 〜Ａ7 の
“１”（Ｈ）を検出するようにアドレス線ＡＤn+6 〜Ａ
Ｄn+7 に接続されたセルである。
【００３１】これら基本セルＴ（２５），Ｘ（２９）に
より上位アドレスＡ6 〜Ａ7 に対するＮＡＮＤ回路（２
点鎖線を囲んで示す）９２をそのＣＭＯＳのＸ方向の接
続により構成する。このＮＡＮＤ回路９２はＹ方向に行
アドレスの数の半分の数積み重ねられ、そのＣＭＯＳの
“１”を検知するか“０”を検知するかのアドレス線へ
の接続の組み合わせは上位アドレス信号Ａ6 〜Ａ7 の特
定のアドレス信号群をデコードするように規則的に変化
させる。
より上位アドレスＡ6 〜Ａ7 に対するＮＡＮＤ回路（２
点鎖線を囲んで示す）９２をそのＣＭＯＳのＸ方向の接
続により構成する。このＮＡＮＤ回路９２はＹ方向に行
アドレスの数の半分の数積み重ねられ、そのＣＭＯＳの
“１”を検知するか“０”を検知するかのアドレス線へ
の接続の組み合わせは上位アドレス信号Ａ6 〜Ａ7 の特
定のアドレス信号群をデコードするように規則的に変化
させる。
【００３２】そして、ＮＡＮＤ回路９１とＮＡＮＤ回路
９２とのデコード信号がＮＯＲ回路１０’に入力されそ
の出力が上位アドレスＡ4 〜Ａ7 のデコード信号として
それぞれ１本の信号線９４により、下位アドレスの論理
ゲート群α上を延在して、第２の論理ゲート群の基本セ
ルＪ（１５）の一対のＮＡＮＤ回路１１，１１への共通
に送られる。
９２とのデコード信号がＮＯＲ回路１０’に入力されそ
の出力が上位アドレスＡ4 〜Ａ7 のデコード信号として
それぞれ１本の信号線９４により、下位アドレスの論理
ゲート群α上を延在して、第２の論理ゲート群の基本セ
ルＪ（１５）の一対のＮＡＮＤ回路１１，１１への共通
に送られる。
【００３３】また、基本セルＵ（２６）は各ＮＡＮＤ回
路にＶcc電圧および接地電位を供給するノードを有する
セルである。
路にＶcc電圧および接地電位を供給するノードを有する
セルである。
【００３４】このように図２の実施例においても最下位
アドレスを含む下位アドレスに対する論理ゲート群αに
は各行アドレスごとにＮＡＮＤ回路を設けているが、そ
の他の中位、上位のアドレスに対する論理ゲート群βに
は、２つの行アドレス間ごとに共通化される。この共通
化によって、最下位ＮＡＮＤゲート回路７１上を通過す
る中位デコード回路９０および上位デコード回路９１，
９２，１０’の出力信号配線数は行アドレス数の１／２
となる。図２の行アドレスデコード回路は行アドレス信
号を４つに分割してデコードでき、図１よりもさらに大
規模なデコード回路の高速化に有効である。
アドレスを含む下位アドレスに対する論理ゲート群αに
は各行アドレスごとにＮＡＮＤ回路を設けているが、そ
の他の中位、上位のアドレスに対する論理ゲート群βに
は、２つの行アドレス間ごとに共通化される。この共通
化によって、最下位ＮＡＮＤゲート回路７１上を通過す
る中位デコード回路９０および上位デコード回路９１，
９２，１０’の出力信号配線数は行アドレス数の１／２
となる。図２の行アドレスデコード回路は行アドレス信
号を４つに分割してデコードでき、図１よりもさらに大
規模なデコード回路の高速化に有効である。
【００３５】次に図３を参照して上記実施例のＮＡＮＤ
回路７０，８０，７１，９０，９１，９２を構成するＣ
ＭＯＳを例示する。ＰチャンネルＭＯＳＦＥＴ１３は、
Ｐ型ソース領域６１，Ｐ型ドレイン領域６２，両両域間
のチャンネル領域上にゲート絶縁膜を介して形成された
ポリシリコンゲート電極６３を有して構成されており、
Ｐ型ソース領域６１は第１層アルミで形成されＸ方向に
延在するＶcc線７３にコンタクト６４を通して接続さ
れ、Ｐ型ドレイン領域６２は第１層アルミで形成されＸ
方向に延在してＮＯＲ回路に至る信号線７４にコンタク
ト６４を通して接続されている。ＮチャンネルＭＯＳＦ
ＥＴ１４は、Ｎ型ソース領域６６，Ｎ型ドレイン領域６
５，両両域間のチャンネル領域上にゲート絶縁膜を介し
て形成されたポリシリコンゲート電極６７を有して構成
されており、Ｎ型ソース領域６４は第１層アルミで形成
されＸ方向に延在する信号接続線７６にコンタクト６４
を通して接続されてこの信号接続線７６はＸ方向の図で
左側に隣接するＮチャンネルＭＯＳＦＥＴのドレイン領
域もしくは接地ラインに接続されれおり、Ｎ型ドレイン
領域６５は第１アルミで形成されＸ方向に延在する信号
接続線７５にコンタクト６４を通して接続されてこの信
号接続線７５はＸ方向に図で右側に隣接するＮチャンネ
ルＭＯＳＦＥＴのソース領域もしくはＮＯＲ回路に接続
されている。また、アドレス線（ＡＤn-(n+7) ）７１お
よびアドレス線（ＡＤＢn-(n+7) ）７２が第２の層アル
ミで形成されてＹ方向に延在している。
回路７０，８０，７１，９０，９１，９２を構成するＣ
ＭＯＳを例示する。ＰチャンネルＭＯＳＦＥＴ１３は、
Ｐ型ソース領域６１，Ｐ型ドレイン領域６２，両両域間
のチャンネル領域上にゲート絶縁膜を介して形成された
ポリシリコンゲート電極６３を有して構成されており、
Ｐ型ソース領域６１は第１層アルミで形成されＸ方向に
延在するＶcc線７３にコンタクト６４を通して接続さ
れ、Ｐ型ドレイン領域６２は第１層アルミで形成されＸ
方向に延在してＮＯＲ回路に至る信号線７４にコンタク
ト６４を通して接続されている。ＮチャンネルＭＯＳＦ
ＥＴ１４は、Ｎ型ソース領域６６，Ｎ型ドレイン領域６
５，両両域間のチャンネル領域上にゲート絶縁膜を介し
て形成されたポリシリコンゲート電極６７を有して構成
されており、Ｎ型ソース領域６４は第１層アルミで形成
されＸ方向に延在する信号接続線７６にコンタクト６４
を通して接続されてこの信号接続線７６はＸ方向の図で
左側に隣接するＮチャンネルＭＯＳＦＥＴのドレイン領
域もしくは接地ラインに接続されれおり、Ｎ型ドレイン
領域６５は第１アルミで形成されＸ方向に延在する信号
接続線７５にコンタクト６４を通して接続されてこの信
号接続線７５はＸ方向に図で右側に隣接するＮチャンネ
ルＭＯＳＦＥＴのソース領域もしくはＮＯＲ回路に接続
されている。また、アドレス線（ＡＤn-(n+7) ）７１お
よびアドレス線（ＡＤＢn-(n+7) ）７２が第２の層アル
ミで形成されてＹ方向に延在している。
【００３６】そして、アドレス信号の“０”（Ｌ）を検
出するＣＭＯＳは図３（Ａ）に示すように、ポリシリコ
ンで一体に形成された両ＭＯＳＦＥＴ１３，１４のゲー
ト電極６３，６７がスルーホール６８を通して第１層ア
ルミの接続体７８によりアドレス線（ＡＤＢn-(n+7) ）
７２に接続される。また、アドレス信号の“１”（Ｈ）
を検出するＣＭＯＳは図３（Ｂ）に示すように、ポリシ
リコンで一体に形成された両ＭＯＳＦＥＴ１３，１４の
ゲート電極６３，６７がスルーホール６９を通して第１
層アルミの接続体７９によりアドレス線（Ａ
Ｄn-(n+7) ）７１に接続される。
出するＣＭＯＳは図３（Ａ）に示すように、ポリシリコ
ンで一体に形成された両ＭＯＳＦＥＴ１３，１４のゲー
ト電極６３，６７がスルーホール６８を通して第１層ア
ルミの接続体７８によりアドレス線（ＡＤＢn-(n+7) ）
７２に接続される。また、アドレス信号の“１”（Ｈ）
を検出するＣＭＯＳは図３（Ｂ）に示すように、ポリシ
リコンで一体に形成された両ＭＯＳＦＥＴ１３，１４の
ゲート電極６３，６７がスルーホール６９を通して第１
層アルミの接続体７９によりアドレス線（Ａ
Ｄn-(n+7) ）７１に接続される。
【００３７】このような構造の場合、Ｘ方向を延在する
第１の実施例（図１）の信号線８１や第２の実施例（図
２）の信号線９３，９４は例えば１μｍ幅の第１層アル
ミで構成することができる。
第１の実施例（図１）の信号線８１や第２の実施例（図
２）の信号線９３，９４は例えば１μｍ幅の第１層アル
ミで構成することができる。
【００３８】
【発明の効果】以上説明した様に本発明では、２進符号
化されたアドレス信号をデコードし特定アドレスのメモ
リセルを選択する回路を備えた半導体記憶装置におい
て、アドレス信号のうちメモリセル配列の行を選択する
アドレス信号のデコード回路は、アドレス信号を複数に
分割してデコードを行う第１の論理ゲート群と第２のゲ
ート群とを有し、第１の論理ゲート群において第１のア
ドレス信号の最下位アドレス信号を含むアドレス信号群
をデコードする論理ゲートおよび第２の論理ゲートはメ
モリセル配列の行アドレス毎に設置され、最下位アドレ
ス信号をデコードする論理ゲートを除いた第１の論理ゲ
ート群はメモリセル配列の隣り合う偶数個の行アドレス
間で共通化す事により、上位アドレスのＮＡＮＤゲート
回路の出力信号線が下位アドレスのＮＡＮＤゲート上を
通過する際にこの通過配線に対する空き領域は２倍以上
に拡大される。
化されたアドレス信号をデコードし特定アドレスのメモ
リセルを選択する回路を備えた半導体記憶装置におい
て、アドレス信号のうちメモリセル配列の行を選択する
アドレス信号のデコード回路は、アドレス信号を複数に
分割してデコードを行う第１の論理ゲート群と第２のゲ
ート群とを有し、第１の論理ゲート群において第１のア
ドレス信号の最下位アドレス信号を含むアドレス信号群
をデコードする論理ゲートおよび第２の論理ゲートはメ
モリセル配列の行アドレス毎に設置され、最下位アドレ
ス信号をデコードする論理ゲートを除いた第１の論理ゲ
ート群はメモリセル配列の隣り合う偶数個の行アドレス
間で共通化す事により、上位アドレスのＮＡＮＤゲート
回路の出力信号線が下位アドレスのＮＡＮＤゲート上を
通過する際にこの通過配線に対する空き領域は２倍以上
に拡大される。
【００３９】この結果、複数論理ゲートに分割した際の
通過配線の処理が可能となり、基本セルの規則的な配列
により構成可能な行アドレスデコード回路が実現でき
る。したがって、高速なワード・ビット可変ＲＡＭに対
して非常に有効な手段である複数論理ゲートへの分割が
可能となるため、単純な多入力論理ゲートによるデコー
ド回路に比較して、第ワード数のＲＡＭにおけるアドレ
スデコード時間を短縮する事ができる。８桁の２進行ア
ドレス信号をデコードする場合には図５に示した８入力
ＮＡＮＤによるアドレスデコード時間は約６ｎｓである
が、これに対し図１に示した様に２つの４入力ＮＡＮＤ
ゲートに分割を行った場合にはアドレスデコード時間は
約４ｎｓとなる。この様に、アドレスデコード時間を従
来の約６６％にまで短縮する事ができる。またＮＡＮＤ
ゲートを共通化する事により、アドレスドライバが駆動
する行アドレスデコード回路の負荷は約５０％となり、
これに伴いアドレスドライバにおける消費電力は約５０
％に削減される。
通過配線の処理が可能となり、基本セルの規則的な配列
により構成可能な行アドレスデコード回路が実現でき
る。したがって、高速なワード・ビット可変ＲＡＭに対
して非常に有効な手段である複数論理ゲートへの分割が
可能となるため、単純な多入力論理ゲートによるデコー
ド回路に比較して、第ワード数のＲＡＭにおけるアドレ
スデコード時間を短縮する事ができる。８桁の２進行ア
ドレス信号をデコードする場合には図５に示した８入力
ＮＡＮＤによるアドレスデコード時間は約６ｎｓである
が、これに対し図１に示した様に２つの４入力ＮＡＮＤ
ゲートに分割を行った場合にはアドレスデコード時間は
約４ｎｓとなる。この様に、アドレスデコード時間を従
来の約６６％にまで短縮する事ができる。またＮＡＮＤ
ゲートを共通化する事により、アドレスドライバが駆動
する行アドレスデコード回路の負荷は約５０％となり、
これに伴いアドレスドライバにおける消費電力は約５０
％に削減される。
【図面の簡単な説明】
【図１】本発明の第１の実施例における行アドレスデコ
ード回路を示す回路図である。
ード回路を示す回路図である。
【図２】本発明の第２の実施例における行アドレスデコ
ード回路を示す回路図である。
ード回路を示す回路図である。
【図３】本発明の実施例のＮＡＮＤ回路を構成するＭＯ
ＳＦＥＴのレイアウトを示す平面図である。
ＳＦＥＴのレイアウトを示す平面図である。
【図４】ワード・ビット可変ＲＡＭの全体の構成を示す
図である。
図である。
【図５】従来技術の行アドレスデコード回路を示す回路
図である。
図である。
【図６】多入力ＮＡＮＤゲートの複数論理ゲートへの分
割を示す図である。
割を示す図である。
１〜９ 第１の実施例における基本セルＡ〜Ｉ １０，１０’ ＮＯＲゲート回路 １１ ＮＡＮＤゲート回路 １２ インバータ １３ Ｐチャンネル型ＭＯＳＦＥＴ １４ Ｎチャンネル型ＭＯＳＦＥＴ １５〜２９ 第２の実施例における基本セルＪ〜Ｘ ３０ 行アドレスデコード回路 ３１ ワードドライバ ３２ メモリセルアレイ ３２−１ 行アドレス線 ３２−２ 列アドレス線 ３２−３ メモリセル ３４ 列アドレスデコード回路 ３５ 制御部 ３６ 列アドレスセレクタ ３７ データ入出力部 ３８〜４１ 従来技術の基本セル ５０ デコード出力 ５１，５３，５４，５５，５６ ＮＡＮＤゲート ５２ インバータ ５７ ＮＯＲゲート ６０，７０，７１，８０，９０，９１，９２ ＮＡＮ
Ｄゲート回路 ６１，６２，６４，６５ ＭＯＳＦＥＴのソース、ド
レイン領域 ６３，６７ ＭＯＳＦＥＴのポリシリコンゲート電極 ６４ コンタクト ６８，６９ スルーホール ７８，７９ 接続体 ８１，９３，９４ デコード信号線
Ｄゲート回路 ６１，６２，６４，６５ ＭＯＳＦＥＴのソース、ド
レイン領域 ６３，６７ ＭＯＳＦＥＴのポリシリコンゲート電極 ６４ コンタクト ６８，６９ スルーホール ７８，７９ 接続体 ８１，９３，９４ デコード信号線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 7/00 0570−5Ｊ
Claims (4)
- 【請求項１】 ２進符合化されたアドレス信号をデコー
ドしてメモリセル配列における特定アドレスのメモリセ
ルを選択する回路を備えた半導体記憶装置において、 前記アドレス信号のうち前記メモリセル配列の行を選択
するアドレス信号のデコード回路は、前記アドレス信号
を複数に分割してデコードを行う第１の論理ゲート群
と、前記第１の論理ゲート群の出力をデコードしかつ前
記メモリセル配列に行を選択する信号を送る第２の論理
ゲート群とを有し、 前記第１の論理ゲート群は前記アドレス信号のうちの第
１のアドレス信号群をデコードしかつ前記第２の論理ゲ
ート群側に位置する論理ゲート群αと、前記第１のアド
レス信号群を除いた第２のアドレス信号群をデコードし
かつ前記第２の論理ゲート群との間に前記論理ゲート群
αを介在させて位置する論理ゲート群βとからなり、こ
れにより前記第２の論理ゲート群、前記論理ゲート群α
および前記論理ゲート群βがこの順に第１の方向に配列
されており、 前記論理ゲート群αおよび前記第２の論理ゲート群のそ
れぞれの論理ゲートは前記メモリセル配列の行アドレス
毎に設置されかつ前記第１の方向と直角の第２の方向に
配列され、前記論理ゲート群βの論理ゲートは前記メモ
リセル配列の隣り合う偶数個の行アドレス間で共通化し
て配置されかつ前記第２の方向に配列され、 前記論理ゲート群βの１個の論理ゲートと前記第２の論
理ゲート群の隣り合う偶数個の論理ゲートからなる１個
の論理ゲート対とが、前記論理ゲート群α上を前記第１
の方向に延在する１本の信号線により接続され、この信
号線を通して前記論理ゲート群βの論理ゲートからの信
号が前記第２の論理ゲート群の前記論理ゲート対に共通
に入力される構成となっている ことを特徴とする半導体
記憶装置。 - 【請求項２】 前記第１のアドレス信号群は最下位アド
レス信号を含む下位のアドレス信号群であり、前記第２
のアドレス信号群は上位のアドレス信号群であることを
特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記第１のアドレス信号群は最下位アド
レス信号を含む下位のアドレス信号群であり、前記第２
のアドレス信号群は中位および上位のアドレス信号群で
あることを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項４】 前記第１の論理ゲート群の論理ゲート群
αおよび論理ゲート群βのそれぞれの論理ゲートはＮＡ
ＮＤ回路を有して構成され、前記第２の論理ゲート群の
それぞれの論理ゲートはＮＯＲ回路を有して構成されて
いることを特徴とする請求項１、請求項２もしくは請求
項３に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6453093A JPH081752B2 (ja) | 1993-03-24 | 1993-03-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6453093A JPH081752B2 (ja) | 1993-03-24 | 1993-03-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06275074A JPH06275074A (ja) | 1994-09-30 |
| JPH081752B2 true JPH081752B2 (ja) | 1996-01-10 |
Family
ID=13260874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6453093A Expired - Lifetime JPH081752B2 (ja) | 1993-03-24 | 1993-03-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081752B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5692147A (en) * | 1995-06-07 | 1997-11-25 | International Business Machines Corporation | Memory mapping method and apparatus to fold sparsely populated structures into densely populated memory columns or rows by selectively transposing X and Y address portions, and programmable gate array applications thereof |
| JP5206063B2 (ja) * | 2008-03-25 | 2013-06-12 | 日本電気株式会社 | 記述処理装置、記述処理方法およびプログラム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4697624A (en) * | 1986-01-27 | 1987-10-06 | Emco Wheaton, Inc. | Vapor recovery nozzle |
| JP2780255B2 (ja) * | 1987-02-25 | 1998-07-30 | 日本電気株式会社 | デコーダ回路 |
-
1993
- 1993-03-24 JP JP6453093A patent/JPH081752B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06275074A (ja) | 1994-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960625 |