JPH0683064B2

JPH0683064B2 - プログラム可能論理アレイ

Info

Publication number: JPH0683064B2
Application number: JP62110914A
Authority: JP
Inventors: ロバート・ポール・マスレイド; マーチン・スタンレー・シュムークラー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1986-08-13
Filing date: 1987-05-08
Publication date: 1994-10-19
Anticipated expiration: 2009-10-19
Also published as: DE3773582D1; EP0256336B1; AR241380A1; US4771284A; BR8703295A; EP0256336A2; JPS6348013A; EP0256336A3

Description

【発明の詳細な説明】 A.産業上の利用分野本発明はプログラム可能の論理アレー、より具体的に言
えば出力信号を与えるアレー中に設けられ、独立したプ
ログラム可能なデバイスを含む論理アレーに関する。

B.従来の技術プログラム可能な論理アレーは事前にプログラムされた
出力データを与えるためにデジタルコンピユータに使わ
れている。プログラムされた論理アレーの共通の型は読
み取り専用メモリ（ROM）とプログラム・アレー・ロジ
ツク（PAL）を含んでいる。更に、プログラムされた論
理アレーはデータを記憶するために、マイクロプロセツ
サ、マイクロコンピユータ及びマイクロ・コントローラ
に普通に使われている。これらのプログラム可能な論理
アレーは入力デコーダ回路によつてアドレスされる一連
の平行なワード線を含んでいる。その一例として、アレ
ーの一連のワード線の１本を付勢するために、入力アド
レスをデコードするROMのアドレス・デコード回路があ
る。入力ライン即ちワード線は一連の平行なビツト線と
直交して位置付けらているが、電気的には相互に接続さ
れない。ビツト線はアレーからの出力信号を与える。従
来の読み取り専用メモリはこれらのビツト線に接続され
たプル・アツプ、またはプル・ダウン抵抗器の何れかを
持つている。これらのプル・アツプ（引き上げ）又はプ
ル・ダウン（引き下げ）抵抗器は電圧源に接続されてお
り、ビツト線に電圧を与える。アレー自身は、選択され
たワード線が付勢されたとき、ビツト線上の電位をプル
・ダウン又はプル・アツプするための選択された位置に
位置付けられたプログラム可能デバイスを含んでいる。
このようにして、アレー中のプログラムされた素子はビ
ツト線上に現われる出力信号を制御する。アレー内の交
差点にデバイスが無ければ、その交差点のビツト線は選
択されている特定のワード線によつて影響されないか
ら、アレーの交差点にプログラム可能素子がないことは
また、出力を与える。

プル・アツプ又はプル・ダウン抵抗器を使う不利益は、
（１）ビツト線の出力の読み取りを可能とする前に、各
ビツト線は放電されねばならない（ビツト線を放電しう
る場合）ために、大きな遷移時間が必要とされること、
（２）ビツト線が付勢されるときは常に、アレーは直流
電力を消費することである。

CMOS型のトランジスタの如き電界効果トランジスタを含
むアレーによつてプログラムされた論理アレーを設ける
ことは現在一般的に行われている。プル・アツプ（又は
プル・ダウン）抵抗器及びプログラム可能デバイスの両
方とも電界効果トランジスタである。プル・アツプデバ
イスは抵抗器として機能するよう構成される。プログラ
ムされた論理アレー中のスイツチング・トランジスタデ
バイスと共働して、プル・アツプ・デバイスの抵抗は、
比例式電圧分割回路になり、その回路において、プル・
アツプ抵抗は、プログラム可能デバイスが電圧レベルを
引き下げるのに必要な最大の抵抗値を有している。電圧
レベルが高ければ高いほど、一方の出力状態から他方の
出力状態へ、ビツト線を遷移するのに必要な遷移時間は
長くなる。勿論、低い電圧レベルは、状態の変化を検出
することが困難になる。従つて、この電圧比構成を決め
る際に、設計者はこの二律相反によつて常にジレンマに
陥る。

C.発明が解決しようとする問題点本発明の目的は、より速いアクセス時間と、より低い電
力消費量とを持つプログラム可能論理アレーを与えるこ
とにある。

D.問題点を解決するための手段本発明は、データによりプログラムされた後は、プログ
ラム可能な素子によつて出力ビツトラインがプル・アツ
プ又はプル・ダウンされるプログラム可能な論理アレー
を設計する手段を与える。

換言すれば、本発明回路は電気抵抗性のプル・アツプ又
はプル・ダウン・デバイスを使用しない。それ故、状態
の変化信号をより速く出力し、そしてプログラムされた
論理アレーは状態の変化の過渡期の間だけでのみ電力を
消費する。本発明の回路は、抵抗性プル・アツプ又はプ
ル・ダウンを有する従来のプログラムされた論理アレー
と比較して、半導体デバイスの表面により多くの領域を
必要とするけれども、高速のアクセス時間や低電力の回
路が要求された場合、上述の不利点は充分にカバーさ
れ、もた、クロツク負荷装置や出力用の作動増幅器は必
要としない。本発明はROMのみならず、EPROM、EEROMそ
して他のプログラム可能論理アレーに適用することが出
来る。

本発明従つて、複数本の電気的に絶縁された入力ライン
と、入力ラインのうちの１本に入力信号を与えるための
入力回路とを含むプログラム可能論理回路が与えられ
る。入力ラインに相対的に位置付けられた電気的に絶縁
された出力ロラインも与えられる。これらの入力ライン
及び出力ラインは非導通の交差点を形成している。その
交差点に置かれたプログラム可能な回路は入力信号がそ
れぞれ隣接して接続された入力ライン上に受け取られた
時、２つの信号電位のうちの一方の電位を隣り合つた出
力ラインに接続し、そして出力ライン上に出力信号を与
える。

本発明の構成は次の通りである。

アドレス・デコーダからの各ワード信号により一時に１
つだけ駆動される複数の駆動回路と、各駆動回路に接続された真数及び補数の複数対の入力線
と、各入力線に交差する方向に配列された複数のビツト出力
線と、各入力線対及び各出力線の交差点位置に配列され、各ド
レインが同一の出力線に接続され各ゲートが真数及び補
数の対応する入力線に各々接続されているプログラム可
能なCMOSデバイスと、から成るプログラム可能論理アレイであつて、各CMOSデ
バイスのソース対は、プログラム・データ値に従つて、
接地電位及び同一正電圧のいずれか一方に、共通接続さ
れている事を特徴とするプログラム可能論理アレイ。

E.実施例本発明の回路は、論理アレー中のただ１本の入力ライン
のみが任意の時間に付勢されることを要件とする。この
条件はROMについては共通した条件である。そのような
条件はプログラム可能アレー論理デバイス（PAL）に対
しても適用される。第２図は信号出力を与える従来の方
法を説明する回路図である。第２図において、アドレス
・デコード回路12がライン10を介して入力アドレスを受
け取るために設けられている。ライン10上のアドレスは
直列的であつても平列的であつてもよい。受け取られた
アドレスはワード線14、16及び18のうちの１本を付勢す
るため、アドレス・デコード回路12によつてデコードさ
れる。ワード線14、16及び18は相互に並列に置かれ、そ
して、アレーの出力信号を与える一連のビツト線20、22
及び24に直交して配置される。第２図において、３本の
ワード線14、16及び18と、３本のビツト線20、22及び24
が支えられている。任意の数のビツト数及びワード線を
設けることが出来るのは当業者には自明なことである。
図示したように、ワード線とビツト線とを接続するトラ
ンジスタ32、36、40、46及び48の如き電界効果トランジ
スタを設けることによつて、ワード線／ビツト線の交差
点がプログラムされる。更に、トランジスタ32、36、4
0、46及び48は接地電位に接続されている。交差点34、3
8、42及び44はトランジスタが設けられていない。加え
て、各ビツト線20、22及び24はそれぞれ、プル・アツプ
（引き上げ）トランジスタ・デバイス26、28及び30を含
んでいる。既に述べたように、これらのトランジスタ・
デバイス26、28及び30はプル・アツプ・トランジスタと
して動作する。換言すれば、プル・アツプ・トランジス
タ26、28及び30の一方の端子にある電圧は関連するビツ
ト線に与えられる。従つて、トランジスタ32、36、40、
46及び48の如きプログラミング・デバイスの何れかが付
勢される前に、ビツト線20、22及び24上の出力は高電
位、即ち１にある。

動作時において、ワード線が選択され且つ付勢されたと
き、ワード線上の電圧は、そのワード線に接続されてい
るトランジスタデバイスのゲートを切換えて、それぞれ
に接続されているビツト線から正電圧を除去する。例え
ば、ワード線18が付勢されたとすると、トランジスタ32
及び48のゲートはビツト線20及び24から正電圧を除去す
る。従つて、線20上の出力は低電位即ち０であり、線22
の出力は高電位、即ち１であり、線24の出力は低電位又
は０である。交差点38にはトランジスタが無いので、ビ
ツト線22の出力は高電位であることは注意を要する。そ
れ故、論理アレーは、１方の状態の出力が必要とされる
それぞれ事前に選択された交差点に、トランジスタ32、
36、40、46及び48のようなトランジスタを設けることに
より、また、反対の状態の出力が必要とされる交差点か
らこれらのトランジスタを取り去ることによりプログラ
ムされる。

既に述べたように、プル・アツプ抵抗性デバイス及びそ
れに接続された電圧源は、ビツト線の読み取り時間の
間、接地電位に実質的に接続され、従つて、プル・アツ
プ抵抗性デバイス、即ちスイツチング・デバイスを通つ
て接地電位へ電流を発生するので、０の出力は電圧の低
下を惹起する。プルアツプ抵抗性デバイス、即ちスイツ
チング・デバイスの抵抗値の増加は電流の大きさを減少
する。然しながら、このことはまた、適当な出力状態が
ビツト線に達成される前に、必要とされる遷移時間を増
大して、プログラム可能論理アレーの応答時間を遅くす
る。

第１図は、各ワード線54、56、58及び60が駆動器62、6
4、66及び68にそれぞれ接続されている本発明の原理図
を示す。駆動器62、64、66及び68の出力は真数ラインと
補数ラインである。真数ライン70、74、78及び82は一方
の極性のチヤンネルを有するプログラム可能デバイスの
ゲートへ接続されており、他方、補数ライン72、76、80
及び84は反対極性のチヤンネルを有するトランジスタの
ゲートに接続されている。加えて、Ｎ型トランジスタ8
6、92、98及び100の如き真数ラインのデバイスは接地さ
れており、他方Ｐ型トランジスタ88、90、120及び104の
如き補数ラインのトランジスタは電圧源の電位に接続さ
れている。各交差点は唯１個のトランジスタを持つてい
ることは注意を要する。翻えつて、ワード線54、56、58
及び60はアドレス入力ライン52へ接続されているアドレ
ス・デコーダ50に接続されている。アドレス・デコーダ
50及びアドレス入力ライン52は第２図で説明したのと同
じ機能を持つている。第１図において、ビツト線94及び
96はそのワード線の交差点の各トランジスタへ接続され
ている。それ故、ロード線の真数側が高電位ならば、ト
ランジスタ86のようなＮ型トランジスタの存在はビツト
線94を低電位に駆動する。一方、ライン76上の補数信号
は、ビツト線94上に正電圧を与えるため、トランジスタ
88を切換える。それ故、特定のワード線に対する何れか
の状態変化が正電圧又は接地電圧を生じ、それぞれのビ
ツト線上に現われる。ビツト線は、トランジスタ86のよ
うなＮ型トランジスタによつてすべて放電されるか、他
はトランジスタ88によつて積極的に充電されるかの何れ
かなので、ワード線の遷移の後に、直流電力を必要とし
ない。

また、Ｎチヤンネル・トランジスタ86、92、98及び100
と、Ｐチヤンネル・トランジスタ88、90、102及び104
は、あたかもそれらがアレー内の同じセル位置にあるよ
うに示されているけれども、対応するビツト線を持つ物
理的に分離したアレーに設けることが出来、これによ
り、反対極性のチヤンネルを有するこれらのデバイスの
間のアイソレーシヨンを与える領域を減少することが可
能である。それ故、第１図に示された回路の利点は、そ
の回路が直流電力を消費せずに、１時に、高電位か又は
低電位にするただ１個のデバイスにより速い切換え速度
を与えることにある。然しながら、この回路は、真数及
び補数ライン駆動器及び付加的なトランジスタのよう
な、より多いデバイスを必要とする不利点を持つてい
る。

第３図において、各交差点はＰチヤンネル・トランジス
タとＮチヤンネル・トランジスタを持つている。両方の
デバイスはプログラム・データに従つて、接地電位か又
は正電圧電位の何れかに接続される。従つて、両方のデ
バイスはビツト線を引き上げるか、又は引き下げるのを
援助し、その結果、この増加した駆動力によつて、より
速い動作を行う。この回路もまた、ビツト線の容量が増
加するという不利点を持つている。他の不利点は、デバ
イスを接地電位か又は正電圧電位に選択的に接続する難
しさである。しかしながら、第１図のように、物理的に
分離したアレーをＰチヤンネル及びＮチヤンネルデバイ
スに使うことが出来る。第３図を参照すると、アドレス
・デコーダ122はアドレス入力ライン120へ接続されてい
る。アドレス・デゴーダ122及びアドレス入力ライン120
は上述したような機能を持つている。アドレス・デコー
ダ120へ接続されているワード線124、126、128及び130
はまた、上述したのと同様に、真数及び補数ライン駆動
器132、134、136及び138に接続されている。各真数ライ
ン140、144、148及び152はＮチヤンネル・トランジスタ
158、178及び160、180及び162、182及び164、184へ接続
されている。同様に補数ライン142、146、150及び154は
Ｐチヤンネル・トランジスタ・デバイス168、188及び17
0、190及び172、192及び174、194へ接続されている。交
差点のプログラム化は、それぞれのトランジスタを正電
圧電位か又は接地電位の何れかへ接続することにより与
えられる。従つて、ワード線124が選択されたとすれ
ば、トランジスタ158及び168のゲートはビツト線166を
プル・ダウンするため付勢される。同様にトランジスタ
178及び188はビツト線186をプル・ダウンするために付
勢される。それ故、ワード線124が付勢されたとき、ラ
イン166に０を、そしてライン186に０を出力する。若し
ワード線126が付勢されたとすれば、トランジスタ160及
び170のゲートは付勢され、ライン166を高電位にする。
トランジスタ180及び190のゲートもまた付勢されて、ラ
イン186を接地電位にする。それ故、ライン166及び186
は１及び０になる。

第３図のアレーの利点は、トランジスタを接地電位か正
電位レベルの何れかに接続することによつて、金属層が
トランジスタをプログラムするのに使いうることであ
る。また、すべての交差点にトランジスタがあるので、
製造のターンアラウンド時間が速くなる。しかしなが
ら、この回路はより多いトランジスタを必要とすること
と、その結果、容量が増加することが不利点となる。

第４図は、参考例であり、単一のＮチヤンネル・トラン
ジスタ・デバイス212、214、216、218、230、232、234
及び236のアレーを含んでいる。これらの各デバイス
は、接地電位か又は正電圧電位の何れかにデバイスを選
択的に接続することによつてプログラムされる。デバイ
スが正電圧電位に接続されたとき、このデバイスは正電
圧電位からデバイスの閾値電圧を差し引いた電圧に、そ
の出力ビツト線を引き下げるだけである。それ故、スイ
ツチされた時、Ｎチヤンネル・デバイスが対応するＰチ
ヤンネル・デバイスを導通させるように、RAMに共通に
ある作動増幅器のような或る種の出力バツフア、又は出
力増幅器が、選択されたデバイス比で必要とされる。更
に、Ｎチヤンネル・デバイスよりも、より大きな閾値電
圧を有するＰチヤンネル・デバイスを使うことが出来
る。しかしながら、このような解決法は、ビツト線が読
み取られている時、直流電力が消費される結果を生ず
る。第４図に示された解決法はＰチヤンネル・デバイス
のゲートへフイード・バツクされるインバータ出力を持
つインバータによるプル・アツプＰチヤンネル・トラン
ジスタを与える。従つて、インバータ出力が引き下げら
れると、Ｐチヤンネル・デバイスはオンに転じて、イン
バータ入力を正電位に引き上げる。

第４図を参照して説明を続ける。トランジスタ212のゲ
ートがワード線204により付勢されたとすると、トラン
ジスタ212はビツト線220を接地電位へ引き下げる。しか
しながら、ワード線206が付勢されると、トランジスタ2
14のゲートは付勢され、そしてトランジスタ214に接続
されている電圧源の電圧からトランジスタ214の閾値電
圧を差し引いた電圧と等しい電圧に、ビツト線220の電
圧を設定する。ビツト線220のこの電圧は、遷移トラン
ジスタ224を付勢することにより、トランジスタ222のゲ
ートを正電位にするのに充分な値であり、その結果、ビ
ツト線220を正電位に上昇する。トランジスタ212が付勢
されてビツト線220が接地電位になり、トランジスタ222
はオフにされ、従つて、ビツト線が読み取られている時
間の間、直流電力消費を阻止するように、接地電位にあ
るビツト線を、正電位から隔離することは注意を喚起す
る必要がある。第４図の論理アレーはＮチヤンネルのト
ランジスタだけで構成しているのでコンパクトであるこ
とが利点である。更にビツト線が出力している間で、直
流電力が消費されないことは他の利点である。しかしな
がら、アレー中のＮチヤンネル・デバイスはＰチヤンネ
ルのプル・アツプ・デバイス222及び238の数を超かに越
えた数としなければならないので、両者の比率を考慮し
なければならないのが不利点である。

第５図は第４図の原理図の実施例を示す。第５図におい
て、電界効果トランジスタ262,270、276及び278の各々
は第４図と同様に、接地電位と、ワード線と、ビツト線
とに、接続されている。しかしながら、第５図において
は、トランジスタ264、268、280及び282は、第４図の＋
Ｖのような電圧源の代りに、ワード線に、接続されてい
る端子を含んでいる。特に、トランジスタ264はワード
線256へ接続されているソース・ライン265を含んでい
る。加えて、トランジスタ264は、同じワード線256へ接
続されているゲート263を含んでいる。この実施例にお
いて、付勢されたそれぞれのワード線は、それぞれのビ
ツト線272又は274上に出力信号としての電圧を与える。
第５図の実施例において、ライン272及び274上の出力は
NMOSチヤンネル・デバイスを駆動するのに充分な大きさ
の力を持つものである。それ故、NMOSデバイスが駆動さ
れたとしても、電圧平衡化回路は必要としない。加え
て、第４図に示されたようなトランジスタ構造（トラン
ジスタ222、224及び226を含む）が、ビツト線272及び27
4上に特別の電圧を与えるために含まれる。加えて、ラ
イン272及び274はより高い出力信号を与えるためにNMOS
インバータを駆動するよう接続することが出来る。第５
図の構造の利点は、トランジスタ264、268、280及び282
が第５図の＋Ｖのような電圧源へ独立した接続を必要と
しないことである。しかしながら、ワード線254、256、
258及び260はそれぞれのビツト線272及び274へ充分な出
力信号を与える能力を持たなければならない。

プログラムされたアレー論理回路又はPALはROMと極めて
類似しており、説明しれきた本発明のプログラムされた
アレー論理回路はPALにも適用することが出来る。PALに
おいて、アドレス・デコーダはプロダクト・ターム（pr
oduct term）又はPALアレーと等価である。PALにおい
て、アンド・アレーの出力は１本以上のラインを付勢す
ることが出来る。本発明を適用するために、プラダクト
・ターム線上の出力が相互に排他的であるように、換言
すれば、１時に１本のラインが活性であるように、アン
ド・アレーは制限されねばならない。それ故、プロダク
ト・タームが相互に排他的ではないPALは、プロダクト
・タームが相互に排他的であるように、再定義すること
が必要となる。これは通常、アンド・アレー中により多
くのアンド論理回路を必要とする。例えば、若しPALが
出力機能F₁＝ａ・ｂ及びF₂＝ｃ・ｄを含んでいるとすれ
ば、信号ａ、ｂ、ｃ、ｄが１の時に、両方が正電位出力
を発生するので、プロダクト・タームａ・ｂ及びｃ・ｄ
は相互に排他的ではない。しかしながら、この機能は相
互に排他的入力を与えるように実施することが出来る。
例えば、 F₁＝ａ・ｂ・ｃ−＋ａ・ｂ・ｃ・ｄ−＋ａ・ｂ・ｃ・ｄ F₂＝ａ・ｂ−・ｃ・ｄ＋ａ・ｂ・ｃ・ｄ＋ａ−・ｃ・ｄは、５個のアンドゲート、即ち、（ａ・ｂ・ｃ−）、（ａ・
ｂ・ｃ・ｄ−）、（ａ・ｂ・ｃ・ｄ）、（ａ・ｂ−・ｃ
・ｄ）及び（ａ−・ｃ・ｄ）を必要とする。

物理的なレイアウトに関して述べると、１つのビツトの
Ｐチヤンネル・デバイスが次のビツトのＰチヤンネル・
デバイスに隣接し、一方、Ｎチヤンネル・デバイスは他
方向の次のビツトのＮチヤンネル・デバイスに連接する
ように、Ｐチヤンネル・デバイスの行とＮチヤンネル・
デバイスの行とをインターリーブ（介在）させるか、又
はＰチヤンネル・デバイスとＮチヤンネル・デバイスと
を１つおきのビツト位置に反転させることによつて、満
足なレイアウトが達成出来る。しかしながら、これは、
Ｎチヤンネル・デバイスとＰチヤンネル・デバイスとの
間の適当なアイソレーシヨン（PNPNラツチアツプを阻止
するため）を与えるのに相当なスペースを必要とする。
上述したように、全体の配線に接続されている対応する
ビツト線を有する分離した物理的なアレーを使えば、必
要なスペースを減らすことが出来る。この場合、各アレ
ー中の分離したビツト線によつて、余分な容量を持つの
が僅かな欠点である。

Ｆ、発明の効果本発明は読み取り時に直流電力を消費せず、しかも高速
で動作するプログラム可能な論理回路を提供する。

【図面の簡単な説明】

第１図は入力ラインの真数及び補数ラインに接続された
電界効果トランジスタを備えた本発明のプログラム可能
論理回路の原理図、第２図はプル・アツプ・デバイスを
有する従来の論理アレーの回路図、第３図は出力ライン
／入力ラインの各交差点が２個の電界効果トランジスタ
を含む本発明の良好な実施例を示す回路図、第４図及び
第５図は、各々、参考図である。 50……アドレス・デコーダ、54、56、58、60……ワード
線、62、64、66、68……真数及び補数ライン駆動器、7
0、74,78、82……真数ライン、88、90、102、104……補
数ライン、94、96……ビツト線、86、92、98、100……
Ｎ型トランジスタ、88、90、102、104……Ｐ型トランジ
スタ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭53−75832（ＪＰ，Ａ) 特開昭53−79339（ＪＰ，Ａ) 特開昭57−52234（ＪＰ，Ａ) 特開昭61−60014（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】アドレス・デコーダからの各ワード信号に
より一時に１つだけ駆動される複数の駆動回路と、各駆動回路に接続された真数及び補数の複数対の入力線
と、各入力線対に交差する方向に配列された複数のビツト出
力線と、各入力線対及び各出力線の交差点位置に配列され、各ド
レインが同一の出力線に接続され各ゲートが真数及び補
数の対応する入力線に接続され各ゲートが真数及び補数
の対応する入力線に各々接続されているプログラム可能
なCMOSデバイスと、から成るプログラム可能論理アレイであつて、各CMOSデ
バイスのソース対は、プログラム・データ値に従つて、
接地電位及び同一電圧のいずれか一方に、共通接続され
ている事を特徴とするプログラム可能論理アレイ。