JPS6057733B2 - プログラム可能なｃｍｏｓ論理アレイ - Google Patents
プログラム可能なｃｍｏｓ論理アレイInfo
- Publication number
- JPS6057733B2 JPS6057733B2 JP51155404A JP15540476A JPS6057733B2 JP S6057733 B2 JPS6057733 B2 JP S6057733B2 JP 51155404 A JP51155404 A JP 51155404A JP 15540476 A JP15540476 A JP 15540476A JP S6057733 B2 JPS6057733 B2 JP S6057733B2
- Authority
- JP
- Japan
- Prior art keywords
- signal line
- gate
- transmission
- output signal
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】
本発明は、ＣＭＯＳトランジスタから構成されたトラン
スミッション・ゲートを用いたプログラムｊ可能なＣＭ
ＯＳ論理アレイに関するものである。
スミッション・ゲートを用いたプログラムｊ可能なＣＭ
ＯＳ論理アレイに関するものである。
従来、プログラム可能なＭＯＳ論理アレイとして第１図
のようなものが知られている。第１図において、Ａｌ乃
至Ａｓは入力信号、１、乃至１３はインバータ、Ｃｌ乃
至Ｃｓ、Ｃ、、乃至Ｃｏ、’、Ｄ、及びＤ、、並び；に
Ｄ、、乃至Ｄ、、はＰＭＯＳトランジスタ、Ｑ、及びＱ
、は出力信号、ＶＤＤは負の電源即ち−Ｖボルトの電源
である。いま、０ボルトを論理ＲｌＪ．−ｖボルトを論
理ＲＯＪとし、入力信号Ａ１と八が共にＲｌＪであると
仮定すると、信号線０１の信号は一■ボルト即ち論理Ｒ
Ｏョになる。
のようなものが知られている。第１図において、Ａｌ乃
至Ａｓは入力信号、１、乃至１３はインバータ、Ｃｌ乃
至Ｃｓ、Ｃ、、乃至Ｃｏ、’、Ｄ、及びＤ、、並び；に
Ｄ、、乃至Ｄ、、はＰＭＯＳトランジスタ、Ｑ、及びＱ
、は出力信号、ＶＤＤは負の電源即ち−Ｖボルトの電源
である。いま、０ボルトを論理ＲｌＪ．−ｖボルトを論
理ＲＯＪとし、入力信号Ａ１と八が共にＲｌＪであると
仮定すると、信号線０１の信号は一■ボルト即ち論理Ｒ
Ｏョになる。
この結果、ＰＭＯＳトランジスタＤｌ，はオンになり、
出力信号Ｑ１は０ボルト即ち論理ＲＬになる。また、？
及び？が共にｒ１ョのときにも、出力信号Ｑ１は論理ｒ
１ョになる。図から明らかなように、出力信号Ｑ１は、
となる。
出力信号Ｑ１は０ボルト即ち論理ＲＬになる。また、？
及び？が共にｒ１ョのときにも、出力信号Ｑ１は論理ｒ
１ョになる。図から明らかなように、出力信号Ｑ１は、
となる。
また、入力信号Ａｌ，Ａ２及び〜が共に０ボルト即ち論
理ＲｌＪのとき、信号線０，の信号は一■ボルト即ち論
理ＲＯＪになり、ＰＭＯＳトランジスタＤ３。
理ＲｌＪのとき、信号線０，の信号は一■ボルト即ち論
理ＲＯＪになり、ＰＭＯＳトランジスタＤ３。
はオンになつて、出力信号Ｑ２は０ボルト即ち論理ＲＬ
になる。図から明らかなように信号Ｑ２はとなる。
になる。図から明らかなように信号Ｑ２はとなる。
従来のＰＭＯＳ或はＮＭＯＳを使用したプログラム可能
な論理アレイの欠点は消費電力が大きいことである。
な論理アレイの欠点は消費電力が大きいことである。
ＣＭＯＳで論理アレイを構成すれば、上述の欠点を除去
できることは予想される。
できることは予想される。
しかし、ＣＭＯＳ論理回路は、例えば第２図に示すよう
な構成をしている。第２図において、Ｐ１乃至Ｐ，はＰ
ＭＯＳトランジスタ、Ｎ１乃至Ｎ４はＮＭＯＳトランジ
スタ、Ｑは出力端子であり、この回路は４入力ＮＡＮＤ
回路を構成するものである。第２図の回路で３入力Ａｌ
，Ａｅｌ及び〜のＮＡＮＤ論理を実行しようとする場合
には、並列ゲートにおいてはＰＭＯＳトランジスタＰ，
のゲートを切離せば良いが、直列ゲートにおいてはＮＭ
ＯＳトランジスタＮ，を常時スルーにさせる必要がある
。しかし、第２図の回路で．は、これを実現することが
出来ない。本発明は上述の問題点を解決したプログラム
可能なＣＭＯＳ論理アレイを提供することを目的として
いる。
な構成をしている。第２図において、Ｐ１乃至Ｐ，はＰ
ＭＯＳトランジスタ、Ｎ１乃至Ｎ４はＮＭＯＳトランジ
スタ、Ｑは出力端子であり、この回路は４入力ＮＡＮＤ
回路を構成するものである。第２図の回路で３入力Ａｌ
，Ａｅｌ及び〜のＮＡＮＤ論理を実行しようとする場合
には、並列ゲートにおいてはＰＭＯＳトランジスタＰ，
のゲートを切離せば良いが、直列ゲートにおいてはＮＭ
ＯＳトランジスタＮ，を常時スルーにさせる必要がある
。しかし、第２図の回路で．は、これを実現することが
出来ない。本発明は上述の問題点を解決したプログラム
可能なＣＭＯＳ論理アレイを提供することを目的として
いる。
そしてそのため本発明の第１番目の発明プログラム可能
なＣＭＯＳ論理アレイは、ｎ個の入一力信号線対と、少
なくとも１個の出力信号線と、少なくとも１個の電源線
対と、上記電源線対の一方の電源線と上記出力信号線と
の間に並列接続されたＣＭＯＳトランジスタより成るｎ
個のトランスミッション・ゲートと、上記電源線対の他
方の電源線と上記出力信号線との間に直列接続可能なよ
うに配置されたＣＭＯＳトランジスタより成るｎ個のト
ランスミッション●ゲートとを備え、上記各−入力信号
線対が正信号と反転信号を伝送するように構成されると
共に、上記直列接続の各トランスミッション・ゲートの
ゲート部が対応する入力信号線対に固定的に接続され、
上記並列接続の各トランスミッション・ゲートのゲート
部が対応するク入力信号線対に切断可能なように接続さ
れ、且つ上記並列接続のトランスミッション・ゲートの
ゲート部にオン又はオフ信号が印加された時、対応する
直列接続可能なトランスミッション・ゲートのゲート部
にオフ又はオン信号が印加されるよう夕に構成されてい
ることを特徴とするものであり、本発明の第２番目の発
明のプログラム可能なＣＭＯＳ論理アレイは、ｎ個の入
力信号線対と、少なくとも１個の出力信号線と、少なく
とも１個の電源線対と、上記電源線対の一方の電源線と
上記）出力信号線との間に並列接続された一対のＣＭＯ
Ｓトランジスタより成るｎ個のトランスミッション・ゲ
ートと、上記電源線対の他方の電源線と上記出力信号線
との間に直列接続可能なように配置されたＣＭＯＳトラ
ンジスタより成るｎ個のトランースミツシヨン・ゲート
とを備え、上記各入力信号線対が正信号と反転信号を伝
送するように構成されると共に、上記直列接続の各トラ
ンスミッション・ゲートのゲート部が対応する入力信号
線対に固定的に接続され、上記並列接続の各トランスミ
ッション・ゲートのゲート部と対応する入力信号線対の
間を切離して配列して置き後でマスクを用いて両者間を
接続出来るように構成し、且つ上記並列接続のトランス
ミッション●ゲートのゲート部にオン又はオフ信号が印
加された時、対応する直列接続可能なトランスミッショ
ン・ゲートのゲート部にオフ又はオン信号が印加される
ように構成されていることを特徴とするものである。以
−下、本発明を図面を参照しつつ説明する。第３図は本
発明を適用した論理アレイの１実施例の電気回路図、第
４図はその一部の拡大図である。
なＣＭＯＳ論理アレイは、ｎ個の入一力信号線対と、少
なくとも１個の出力信号線と、少なくとも１個の電源線
対と、上記電源線対の一方の電源線と上記出力信号線と
の間に並列接続されたＣＭＯＳトランジスタより成るｎ
個のトランスミッション・ゲートと、上記電源線対の他
方の電源線と上記出力信号線との間に直列接続可能なよ
うに配置されたＣＭＯＳトランジスタより成るｎ個のト
ランスミッション●ゲートとを備え、上記各−入力信号
線対が正信号と反転信号を伝送するように構成されると
共に、上記直列接続の各トランスミッション・ゲートの
ゲート部が対応する入力信号線対に固定的に接続され、
上記並列接続の各トランスミッション・ゲートのゲート
部が対応するク入力信号線対に切断可能なように接続さ
れ、且つ上記並列接続のトランスミッション・ゲートの
ゲート部にオン又はオフ信号が印加された時、対応する
直列接続可能なトランスミッション・ゲートのゲート部
にオフ又はオン信号が印加されるよう夕に構成されてい
ることを特徴とするものであり、本発明の第２番目の発
明のプログラム可能なＣＭＯＳ論理アレイは、ｎ個の入
力信号線対と、少なくとも１個の出力信号線と、少なく
とも１個の電源線対と、上記電源線対の一方の電源線と
上記）出力信号線との間に並列接続された一対のＣＭＯ
Ｓトランジスタより成るｎ個のトランスミッション・ゲ
ートと、上記電源線対の他方の電源線と上記出力信号線
との間に直列接続可能なように配置されたＣＭＯＳトラ
ンジスタより成るｎ個のトランースミツシヨン・ゲート
とを備え、上記各入力信号線対が正信号と反転信号を伝
送するように構成されると共に、上記直列接続の各トラ
ンスミッション・ゲートのゲート部が対応する入力信号
線対に固定的に接続され、上記並列接続の各トランスミ
ッション・ゲートのゲート部と対応する入力信号線対の
間を切離して配列して置き後でマスクを用いて両者間を
接続出来るように構成し、且つ上記並列接続のトランス
ミッション●ゲートのゲート部にオン又はオフ信号が印
加された時、対応する直列接続可能なトランスミッショ
ン・ゲートのゲート部にオフ又はオン信号が印加される
ように構成されていることを特徴とするものである。以
−下、本発明を図面を参照しつつ説明する。第３図は本
発明を適用した論理アレイの１実施例の電気回路図、第
４図はその一部の拡大図である。
Ｇ１とＧ２は本発明のプログラム可能なＣＭＯＳ論理ア
レイの基本回路から作られた論理回路、Ｔｌｌ乃至Ｔ３
．，Ｔｌ、″乃至Ｔ３２″，Ｓｌｌ及びＳｌ２並びにＳ
ｌｌ″及びＳｌ２′はトランスミッション・ゲート、１
１乃至１３並びにＪ１及びＪ２はインバータ、１＾１乃
至１Ａ３及び１Ａ１″乃至１Ａ３″は入力信号線、１ｘ
，１Ｙ及び１２は出力信号線、１ｖ一及び１ｖ＋は電源
線、１ｖ／は補助配線、Ｊは接合部、ｍは切断点である
。第３図の回路はＬＳＩで構成されているものである。
良く知られているように、トランスミッション・ゲート
は、ＣＭＯＳトランジスタで構成されているものである
。トランスミッション・ゲートＴｌｌ乃至Ｔ３ｌは電源
線１ｖ−と出力信号線１ｘに並列接続され、トランスミ
ッション・ゲートＴｌｌ″乃至Ｔ３ｌ″は、後述するよ
うに電源線１ｖ＋と出力信号線１ｘ間に直列に接続可能
に配置されているものである。
レイの基本回路から作られた論理回路、Ｔｌｌ乃至Ｔ３
．，Ｔｌ、″乃至Ｔ３２″，Ｓｌｌ及びＳｌ２並びにＳ
ｌｌ″及びＳｌ２′はトランスミッション・ゲート、１
１乃至１３並びにＪ１及びＪ２はインバータ、１＾１乃
至１Ａ３及び１Ａ１″乃至１Ａ３″は入力信号線、１ｘ
，１Ｙ及び１２は出力信号線、１ｖ一及び１ｖ＋は電源
線、１ｖ／は補助配線、Ｊは接合部、ｍは切断点である
。第３図の回路はＬＳＩで構成されているものである。
良く知られているように、トランスミッション・ゲート
は、ＣＭＯＳトランジスタで構成されているものである
。トランスミッション・ゲートＴｌｌ乃至Ｔ３ｌは電源
線１ｖ−と出力信号線１ｘに並列接続され、トランスミ
ッション・ゲートＴｌｌ″乃至Ｔ３ｌ″は、後述するよ
うに電源線１ｖ＋と出力信号線１ｘ間に直列に接続可能
に配置されているものである。
トランスミッション●ゲートＴｌ２乃至Ｔ３２はトラン
スミッション・ゲートＴｌｌ乃至Ｔ３ｌに対応し、トラ
ンスミッション●ゲートＴｌ２″乃至Ｔ３２はトランス
ミッション・ゲートＴｌｌ″乃至Ｔ３ｌ″に対応する。
同様に、トランスミッション●ゲートＳｌｌ，Ｓｌ２は
並列接続素子であり、トランスミッション・ゲートＳｌ
ｌ″，Ｓｌ２″は直列接続素子である。第３図の回路を
ＬＳＩで構成する場合、各トランスミッション・ゲート
のゲートは対応する入力信号線に予め接続されている。
例えば、各トランスミッション・ゲートＴｌｌ，Ｔｌ２
，Ｔｌｌ″及びＴｌ２゛のゲート部は信号線１Ａと信号
線１Ａ１″にそれぞれ予め接続されている。電源線１ｖ
＋と補助配線１ｖ／は、第４図に示すように複数の切断
点ｍを有し、直列接続素子として働くトランスミッショ
ン・ゲートのソース端子及びドレイン端子は、電源線及
び出力信号線に直接には接続されていない。そして、Ｌ
ＳＩを構成した後、希望する論理関数にしたがつて、配
線を定める。第３図の回路は、出力信号線１ｘの信号を
Ｘ１出力信号線１ッの信号をＹ１出力信号線１２の信号
をｚとするとき、という論理を実行するように構成され
ているものである。
スミッション・ゲートＴｌｌ乃至Ｔ３ｌに対応し、トラ
ンスミッション●ゲートＴｌ２″乃至Ｔ３２はトランス
ミッション・ゲートＴｌｌ″乃至Ｔ３ｌ″に対応する。
同様に、トランスミッション●ゲートＳｌｌ，Ｓｌ２は
並列接続素子であり、トランスミッション・ゲートＳｌ
ｌ″，Ｓｌ２″は直列接続素子である。第３図の回路を
ＬＳＩで構成する場合、各トランスミッション・ゲート
のゲートは対応する入力信号線に予め接続されている。
例えば、各トランスミッション・ゲートＴｌｌ，Ｔｌ２
，Ｔｌｌ″及びＴｌ２゛のゲート部は信号線１Ａと信号
線１Ａ１″にそれぞれ予め接続されている。電源線１ｖ
＋と補助配線１ｖ／は、第４図に示すように複数の切断
点ｍを有し、直列接続素子として働くトランスミッショ
ン・ゲートのソース端子及びドレイン端子は、電源線及
び出力信号線に直接には接続されていない。そして、Ｌ
ＳＩを構成した後、希望する論理関数にしたがつて、配
線を定める。第３図の回路は、出力信号線１ｘの信号を
Ｘ１出力信号線１ッの信号をＹ１出力信号線１２の信号
をｚとするとき、という論理を実行するように構成され
ているものである。
トランスミッション・ゲートＴ３ｌのゲート部は、入力
信号線１Ａ３，１Ａ３″から切り離される。良く知られ
ているように、プログラム可能なＭＯＳ論理回路におい
ては、ゲート部と入力信号線間に、例えば可溶素子が設
けられ、外部交流端子に特定の電圧を印加することによ
り任意のゲート部を入力信号線から切り離し得るように
構成されている。トランスミッション・ゲートＴｌｌ″
，Ｔ２ｌ″は、接合部Ｊによつて電源線１ｖ＋と出力信
号線間１ｘとの間に直列に接続される。トランスミッシ
ョン・ゲートＴｌ２のゲート部は入力信号線１Ａ０１Ａ
１″から切り離され、トランスミッション・ゲートＴ２
．″，Ｔ３２″が電源線１ｖ＋と出力信号線１Ｙ間に直
列接続される。さらに、トランスミッション・ゲートＳ
ｌｌ″，Ｓｌ２″が電源ｖ−と出力信号線１２との間に
直列接続される。Ｖ＋ボルトを論理Ｒｌ．ｊ．ｖ−ボル
トを論理ＲＯョとすると、Ａ１＝１、〜＝１のときは、
トランスミッション●ゲートＴｌｌ，Ｔ２ｌはオフ、Ｔ
ｌｌ″とＴ２ｌ″はオンになり、出力信号ＸはＲｌＪに
なる。
信号線１Ａ３，１Ａ３″から切り離される。良く知られ
ているように、プログラム可能なＭＯＳ論理回路におい
ては、ゲート部と入力信号線間に、例えば可溶素子が設
けられ、外部交流端子に特定の電圧を印加することによ
り任意のゲート部を入力信号線から切り離し得るように
構成されている。トランスミッション・ゲートＴｌｌ″
，Ｔ２ｌ″は、接合部Ｊによつて電源線１ｖ＋と出力信
号線間１ｘとの間に直列に接続される。トランスミッシ
ョン・ゲートＴｌ２のゲート部は入力信号線１Ａ０１Ａ
１″から切り離され、トランスミッション・ゲートＴ２
．″，Ｔ３２″が電源線１ｖ＋と出力信号線１Ｙ間に直
列接続される。さらに、トランスミッション・ゲートＳ
ｌｌ″，Ｓｌ２″が電源ｖ−と出力信号線１２との間に
直列接続される。Ｖ＋ボルトを論理Ｒｌ．ｊ．ｖ−ボル
トを論理ＲＯョとすると、Ａ１＝１、〜＝１のときは、
トランスミッション●ゲートＴｌｌ，Ｔ２ｌはオフ、Ｔ
ｌｌ″とＴ２ｌ″はオンになり、出力信号ＸはＲｌＪに
なる。
Ａｌ，Ａ．のいずれか一方がＲＯＪであれば、出力信号
ＸはＲＯＪになる。即ち出力信号Ｘはとなる。
ＸはＲＯＪになる。即ち出力信号Ｘはとなる。
同様に、出力信号Ｙはとなる。
出力信号Ｘ＝１のとき、トランスミッション・ゲートＳ
ｌｌはオンになり、トランスミッション●ゲートＳｌｌ
″はオフになつて、出力信号ＺはＲｌＪになる。
ｌｌはオンになり、トランスミッション●ゲートＳｌｌ
″はオフになつて、出力信号ＺはＲｌＪになる。
同様に、出力信号Ｙ＝１のときも、出力信号ＺはＲｌＪ
になる。Ｘ＝０、Ｙ＝０のとき、トランスミッション・
ゲートＳｌｌ″，Ｓｌ２″はオンになつて、出力信号Ｚ
＝０となる。したがつて、出力信号Ｚはとなる。
になる。Ｘ＝０、Ｙ＝０のとき、トランスミッション・
ゲートＳｌｌ″，Ｓｌ２″はオンになつて、出力信号Ｚ
＝０となる。したがつて、出力信号Ｚはとなる。
なお、第３図から明らかなように鎖線より上方部分Ｃ１
と下方部分６２は配線を異にするのみで、同一構成の基
本回路から作られるものである。上方部分Ｇ１はＡＮＤ
回路を構成し、下方部分Ｇ２は０Ｒ回路を構成する。上
方部分Ｇ１においては、トランスミッション●ゲートＴ
２ｌ″は右から左へ電流を流し、トランスミッション●
ゲートＴ２２″は左から右へ電流を流す。また、トラン
スミッション●ゲートＴｌｌとトランスミッション●ゲ
゛一トＳｌｌは同等のものであるが、流れる電流の向き
は逆である。上記のようなことが可能になるのは、トラ
ンスミッション・ゲートを用いたことに起因する。なお
、第３図図示のものとトランスミッション●ゲートの向
きを逆にすることにより、ＮＯＲ回路及びＮＡＮＤ回路
を得ることが出来ることは明らかであろう。なお、上記
実施例においては、各トランスミッション・ゲートのゲ
ート部を対応する入力信号線対に切断可能なように接続
しておいて、しかる後、必要な論理構成を得るために、
適宜切断する方法の場合を示しているが、この他に各ト
ランスミッション・ゲートのゲート部と対応する入力信
号線対の間を接続可能なように切離して配列しておキ、
しかる後、必要な論理構成を得るために、マスクを用い
て接続する方法を用いてもよい。
と下方部分６２は配線を異にするのみで、同一構成の基
本回路から作られるものである。上方部分Ｇ１はＡＮＤ
回路を構成し、下方部分Ｇ２は０Ｒ回路を構成する。上
方部分Ｇ１においては、トランスミッション●ゲートＴ
２ｌ″は右から左へ電流を流し、トランスミッション●
ゲートＴ２２″は左から右へ電流を流す。また、トラン
スミッション●ゲートＴｌｌとトランスミッション●ゲ
゛一トＳｌｌは同等のものであるが、流れる電流の向き
は逆である。上記のようなことが可能になるのは、トラ
ンスミッション・ゲートを用いたことに起因する。なお
、第３図図示のものとトランスミッション●ゲートの向
きを逆にすることにより、ＮＯＲ回路及びＮＡＮＤ回路
を得ることが出来ることは明らかであろう。なお、上記
実施例においては、各トランスミッション・ゲートのゲ
ート部を対応する入力信号線対に切断可能なように接続
しておいて、しかる後、必要な論理構成を得るために、
適宜切断する方法の場合を示しているが、この他に各ト
ランスミッション・ゲートのゲート部と対応する入力信
号線対の間を接続可能なように切離して配列しておキ、
しかる後、必要な論理構成を得るために、マスクを用い
て接続する方法を用いてもよい。
以上の説明から明らかなように、本発明のプログラム可
能なＣＭＯＳ論理アレイにおいてはトランスミッション
●ゲートを用いているので、高速の論理処理を行い得る
という効果を本発明は有している。更に、本発明のＣＭ
ＯＳ論理アレイ費電力が少ないという効果も有している
。
能なＣＭＯＳ論理アレイにおいてはトランスミッション
●ゲートを用いているので、高速の論理処理を行い得る
という効果を本発明は有している。更に、本発明のＣＭ
ＯＳ論理アレイ費電力が少ないという効果も有している
。
第１図は従来のプログラム可能なＭＯＳ論理アレイの電
気回路図、第２図は従来のＣＭＯＳ論理回路の回路図、
第３図は本発明を適用した論理回路の回路図、第４図は
第３図の一部拡大図である。
気回路図、第２図は従来のＣＭＯＳ論理回路の回路図、
第３図は本発明を適用した論理回路の回路図、第４図は
第３図の一部拡大図である。
Claims (1)
- 【特許請求の範囲】 １ ｎ個の入力信号線対と、少なくとも１個の出力信号
線と、少なくとも１個の電源線対と、上記電源線対の一
方の電源線と上記出力信号線との間に並列接続されたＣ
ＭＯＳトランジスタより成るｎ個のトランスミッション
・ゲートと、上記電源線対の他方の電源線と上記出力信
号線との間に直列接続可能なように配置されたＣＭＯＳ
トランジスタより成るｎ個のトランスミッション・ゲー
トとを備え、上記各入力信号線対が正信号と反転信号を
伝送するように構成されると共に、上記直列接続の各ト
ランスミッション・ゲートのゲート部が対応する入力信
号線対に固定的に接続され、上記並列接続の各トランス
ミッション・ゲートのゲート部が対応する入力信号線対
に切断可能なように接続され、且つ上記並列接続のトラ
ンスミッション・ゲートのゲート部にオン又はオフ信号
が印加された時、対応する直列接続可能なトランスミッ
ション・ゲートのゲート部にオフ又はオン信号が印加さ
れるように構成されていることを特徴とするプログラム
可能なＣＭＯＳ論理アレイ。 ２ ｎ個の入力信号線対と、少なくとも１個の出力信号
線と、少なくとも１個の電源線対と、上記電源線対の一
方の電源線と上記出力信号線との間に並列接続されたＣ
ＭＯＳトランジスタより成るｎ個のトランスミッション
・ゲートと、上記電源線対の他方の電源線と上記出力信
号線との間に直列接続可能なように配置されたＣＭＯＳ
トランジスタより成るｎ個のトランスミッション・ゲー
トとを備え、上記各入力信号線対が正信号と反転信号を
伝送するように構成されると共に、上記直列接続の各ト
ランスミッション・ゲートのゲート部が対応する入力信
号線対に固定的に接続され、上記並列接続の各トランス
ミッション・ゲートのゲート部と対応する入力信号線対
の間を切離して配列して置き後でマスクを用いて両者間
を接続出来るように構成し、且つ上記並列接続のトラン
スミッション・ゲートのゲート部にオン又はオフ信号が
印加された時、対応する直列接続可能なトランスミッシ
ョン・ゲートのゲート部にオフ又はオン信号が印加され
るように構成されていることを特徴とするプログラム可
能なＣＭＯＳ論理アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51155404A JPS6057733B2 (ja) | 1976-12-23 | 1976-12-23 | プログラム可能なｃｍｏｓ論理アレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51155404A JPS6057733B2 (ja) | 1976-12-23 | 1976-12-23 | プログラム可能なｃｍｏｓ論理アレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5379339A JPS5379339A (en) | 1978-07-13 |
| JPS6057733B2 true JPS6057733B2 (ja) | 1985-12-17 |
Family
ID=15605224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51155404A Expired JPS6057733B2 (ja) | 1976-12-23 | 1976-12-23 | プログラム可能なｃｍｏｓ論理アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057733B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4771284A (en) * | 1986-08-13 | 1988-09-13 | International Business Machines Corporation | Logic array with programmable element output generation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5043519U (ja) * | 1973-08-15 | 1975-05-01 |
-
1976
- 1976-12-23 JP JP51155404A patent/JPS6057733B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5043519U (ja) * | 1973-08-15 | 1975-05-01 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5379339A (en) | 1978-07-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE102005060042B4 (de) | Treiber für Niederspannungsdifferenzsignale, der Zweige mit Serienwiderständen enthält | |
| DE60118490T2 (de) | Logisches Allzweckmodul und Zelle mit einem solchen Modul | |
| US5900750A (en) | 5V output driver on 2.5V technology | |
| JPS6057733B2 (ja) | プログラム可能なｃｍｏｓ論理アレイ | |
| JPWO2016185716A1 (ja) | 差動出力回路 | |
| US5502404A (en) | Gate array cell with predefined connection patterns | |
| JPS6057732B2 (ja) | プログラム可能なｃｍｏｓ論理アレイ | |
| JPH0194722A (ja) | イオン注入によるプログラム可能論理素子 | |
| EP4383574A1 (en) | Logic gate circuit, latch, and trigger | |
| JPS6012751A (ja) | 半導体集積回路 | |
| JPS61150232A (ja) | 半導体集積回路の入出力回路 | |
| JPH0799439A (ja) | フィールドプログラマブルゲートアレイ及び半導体集積回路 | |
| JP2727978B2 (ja) | ビットスライスレイアウトセル | |
| JPS6113412B2 (ja) | ||
| JPH057151A (ja) | レベルシフト回路 | |
| JP2595074B2 (ja) | 半導体集積回路装置 | |
| JPS6382126A (ja) | バスレベル保持回路 | |
| JP3143022B2 (ja) | Ｊ−ｋフリップフロップ回路 | |
| JPS6362412A (ja) | 論理ゲ−ト回路 | |
| JPH03280294A (ja) | 半導体集積回路装置のメモリセル回路 | |
| DE59510811D1 (de) | Verfahren zum schalten von höheren spannungen auf einem halbleiterchip | |
| JP3089653B2 (ja) | 半導体装置 | |
| JP2001127593A (ja) | ゲートアレイに於ける入力シュミットバッファ回路の設計方法、及び入力シュミットバッファ回路 | |
| JPS63232622A (ja) | 入力論理確定回路 | |
| JPH0499059A (ja) | ゲートアレイ用遅延回路 |