JPS6348013A - プログラム可能論理アレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はプログラム可能の論理アレー、より具体的に言
えば出力信号を与えるアレー中に設けられ、独立したプ
ログラム可能なデバイスを含む論理アレーに関する。

Ｂ、従来の技術 プログラム可能な論理アレーは事前にプログラムされた
出力データを与えるためにデジタルコンピュータに使わ
れている。プログラムされた論理アレーの共通の型は読
み取り専用メモリ（ｒ（Ｏ〜１）とプログラム・アレー
・ロジック（ＰＡＬ　）を含んでいる。更に、プログラ
ムされた論理アレーはデータを記憶するために、マイク
ロプロセッサ、マイクロコンピュータ及びマイクロ・コ
ントローラに普通に使われている。これらのプログラム
可能な論理アレーは入力デコーダ回路によってアドレス
される一連の平行なワード線を含んでいる。

その−例として、アレーの一連のワード線の１本を付勢
するために、入力アドレスをデコードするＲ　ＯＭのア
ドレス・デコード回路がある。人力うイン即ちワード線
は一連の平行なビット線と直交して位置付けらでいるが
、電気的には相互に接続されない。ビット線はアレーか
らの出力信号な与える。従来の読み取り専用メモリはこ
れらのビット線に接続されたプル・アップ、またはプル
・ダウン抵抗器の何れかを持っている。これらのプル・
アップ（引き上げ）又はプル・ダウン（引き下げ）抵抗
器は電圧源に接続されており、ビット線に電圧を与える
。アレー自身は、選択されたワード線が付勢されたとき
、ビット線上の電位をプル・ダウン又はプル・アップす
るための選択された位置に位置付けられたプログラム可
能デバイスを含んでいる。このようにして、アレー中の
プログラムされた素子はビット線上に現われる出力信号
を制御する。アレー内の交差点にデバイスが無ければ、
その交差点のビット線は選択されている特定のワード線
によってＩｇされないから、アレーの交差点にプログラ
ム可能素子がないことはまた、出力を与える。

プル・アップ又はプル・ダウン抵抗器を使う不利益は、
（１）ビット線の出力の読み取りを可能とする前に、各
ビット線は放電されねばならない（ビット線を放電しつ
る場合）ために、大きな遷移時間が必要とされること、
（２）ビット線が付勢されるときは常に、アレーは直流
電力を消費することである。

ＣＭＯ３型のトランジスタの如き電界効果トランジスタ
を含むアレーによってプログラムされた論理アレーを設
けることは現在一般的に行われている。プル・アップ（
又はプル・ダウン）抵抗器及びプログラム可能デバイス
の両方とも電界効果トランジスタである。プル・アップ
デバイスは抵抗器として機能するよう構成される。プロ
グラムされた論理アレー中のスイッチング・トランジス
タデバイスと共働して、プル・アップ・デバイスの抵抗
は、比例式電圧分割回路になり、その回路において、プ
ル・アップ抵抗は、プログラム可能デバイスが電圧レベ
ルを引き下げるのに必要な最大の抵抗値を有している。

電圧レベルが高ければ高いほど、一方の出力状態から他
方の出力状態へ、ビット線を遷移するのに必要な遷移時
間は長くなる。勿論、低い出力電圧レベルは、状態の変
化を検出することが困難になる。従って、この電圧比構
成を決める際に、設計者はこの二律相反によって常にジ
レンマに陥る。

Ｃ１発明が解決しようとする問題点 本発明の目的は、より速いアクセス時間と、より低い電
力消費量とを持つプログラム可能論理アレーを与えるこ
とにある。

Ｄ１問題点を解決するための手段 本発明は、データにより要求されたとき、プログラム可
能な素子によって出力ビツトラインがプル・アップ又は
プル・ダウンされるプログラム可能な論理アレーを設計
する手段を与える。

換言すれば、本発明の回路は電気抵抗性のプル・アップ
又はプル・ダウン・デバイスを使用しない。

それ故、状態の変化信号をより速く出力し、そしてプロ
グラムされた論理アレーは状態の変化の過渡期の間だけ
でのみ電力を消費する。本発明の回路は、抵抗性プル・
アップ又はプル・ダウンを有する従来のプログラムされ
た論理アレーと比較して、半導体デバイスの表面により
多くの領域を必要とするけれども、高速のアクセス時間
や低電力の回路が要求された場合、上述の不利点は充分
にカバーされ、もた、クロック負荷装置や出力用の差動
増幅器は必要としない。本発明はＲＯＭのみならず、Ｅ
　ＰｒｔＯ〜１、ＥＥＲＯＭそして他のプログラム可能
論理アレーに適用することが出来る。

本発明に従って、複数本の電気的に絶縁された入力ライ
ンと、入力ラインのうちの１本に入力信号を与えるため
の入力回路とを含むプログラム可能論理回路が与えられ
る。人力ラインに相対的に位置付けられた電気的に絶縁
された出力ラインも与えられる。これらの入力ライン及
び出力ラインは非導通の交差点を形成している。その交
差点に置かれたプログラム可能な回路は入力信号がそれ
に隣接して接続された人力ライン上に受け取られノζ時
、２つの信号電位のうちの一方の電位を隣り合った出力
ラインに接続し、そして出力ライン上に出力信号を与え
る。

良好な１実施例において、入力ラインは出力ラインに対
して直交して位置付けられ、そして、プログラム可能デ
バイスはそれぞれの出カライン上に出力信号を与えるた
めに、入力ラインによってゲートされる電界効果トラン
ジスタである。

本発明の他の実施例においては、各入力ラインは真数及
び補数ライン出力を与える駆動回路へ入力される。この
実方缶例では、プログラム可能デバイスは、１方の側が
真数ラインか補数ラインの何れかに接続され、他方の側
がそれぞれのビット出力ラインに接続されている。この
実施例では、真数ラインに接続されているトランジスタ
は、１つの極性のチャンネルを有し、他方、補数ライン
に接続されてい、るトランジスタは反対極性のチャンネ
ルを有している。また、真数ラインに接続されているト
ランジスタは一方の出力電位に接続され、補数ラインに
接続されているトランジスタは他方の出力電位に接続さ
れている。

本発明の更に他の実施例において、人力ラインは真数及
び補数ラインを与える駆動器へ接続され、そして、各ビ
ット出力線は、一方が補数ラインに接続されている２個
のトランジスタを含み、その回路において、入力ライン
／出力ライン交差点のだめの２個のトランジスタが２つ
の出力電位のうちの一方の電位へトランジスタを接続す
ることによってプログラムされる。

Ｅ、実施例 本発明の回路は、論理アレー中のただ１本の入力ライン
のみが任意の時間に付勢されることを変性とする。この
条件はＩ”ｔ　ＯＭについては共通した条件である。そ
のような条件はプログラム可能アレー論理デバイス（Ｐ
ＡＬ　）に対しても適用される。第２図は信号出力を与
える従来の方法を説明する回路図である。第２図におい
て、アドレス・デコード回路１２がライン１０を介して
入力アドレスを受け取るために設けられている。ライン
１０上のアドレスは直列的であっても並列的であっても
よい。受け取られたアドレスはワード！５１４．１６及
び１８のうちの１本を付勢するため、アドレス・デコー
ド回路１２によってデコードされる。

ワード線１４．１６及び１８は相互に並列に置かれ、そ
して、アレーの出力信号を与える一連のビット線２０．
２２及び２４に直交して配置される。

第２図において、３本のワード線１４．１６及び１８と
、３本のビット線２０．２２及び２４が支えられている
。任意の数のビット線及びワード線を設けることが出来
るのは当業者には自明なことである。図示したように、
ワード線とビット線とを接続するトランジスタ３２．３
６．４０．４６及び４８の如き電界効果トランジスタを
設けることによって、ワード線／ビット線の交差点がプ
ログラムされる。更に、トランジスタ３２．３６．４０
．４６及び４８は接地電位に接続されている。

交差点３４．３８．４２及び４４はトランジスタが設け
られていない。加えて、各ビット線２０．２２及び２４
はそれぞれ、プル・アップ（引き上げ）トランジスタ・
デバイス２６．２８及び３０を含んでいる。既に述べた
ように、これらのトランジスタ・デバイス２６．２８及
び３０はプル・アップ・トランジスタとして動作する。

換言すれば、プル・アップ・デバイス２６．２８及び３
０の一方の端子にある電圧は関連するビット線に与えら
れる。従って、トランジスタ３２．３６．４０．４６及
び４８の如きプログラミング・デバイスの何れかが付勢
される前に、ビット線２０．２２及び２４上の出力は高
電位、即ち１にある。

動作時において、ワード線が選択され且つ付９すされた
とき、ワード線上の電圧は、そのワード線に接続されて
いるトランジスタデバイスのゲートを切換えて、それぞ
れに接続されているビット線から正電圧を除去する。例
えば、ワード線１８が４・↑勢されたとすると、トラン
ジスタ３２及び４８のゲートはビット線２０及び２４か
ら正電圧を除去する。従って、線２０上の出力は低／″
Ｓ泣即ちＯであり、線２２の出力は高電位、即ち１であ
り、線２４の出力は低電位又は０である。交差点３８に
はトランジスタが無いので、ビット線２２の出力は高電
位であることは注意を要する。それ故、論理アレーは、
１方の８悪の出力が必要とされるそれぞれ事前に選択さ
れた交差点に、トランジスタ３２．３６．４０．４６及
び４８のようなトランジスタを設けることにより、また
、反対の収態の出力が必要とされる交差点からこれらの
トランジスタを取り去ることによりプログラムされる。

既に述べたように、プル・アップ抵抗性デバイス及びそ
れに接続された電圧源は、ビット線の読み取り時間の間
、接地電位に実質的に接続され、従って、プル・アラ１
Ｊ氏抗性デバイス、即ちスイッチング・デバイスを通っ
て接地電位へ電流を発生するので、０の出力は電圧の低
下を惹起する。

プルアップ抵抗性デバイス、即ちスイッチング・デバイ
スの抵抗値の増加は電流の大きさを減少する。然しなが
ら、このことはまた、適当な出力状態がビット線に達成
される前に、必要とされる遷移時間を増大して、プログ
ラム可能論理アレーの応答時間を遅くする。

第１図は、各ワード線５４．５６．５８及び６０が駆動
器６２．６４．６６及び６８にそれぞれ接続されている
本発明の実施例を示す。駆動器６２．６４．６６及び６
８の出力は真数ラインと補数ラインである。真数ライン
７０．７４．７８及び８２は一方の極性のチャンネルを
有するプログラム可能デバイスのゲートへ接続されてお
り、他方、補数ライン７２．７６．８０及び８４は反対
極性のチャンネルを有するトランジタスのゲートに接続
されている。加えて、Ｎ型トランジスタ８６．９２．９
８及び１００の如き真数ラインのデバイスは接地されて
おり、他方Ｐ型トランジスタ８８．９０．１０２及び１
０４の如き補数ラインのトランジタスは電圧源の電位に
接続されている。

各交差点は唯１個のトランジスタを持っていることは注
意を要する。翻えって、ワード線５４．５６．５８及び
６０はアドレス人力ライン５２へ接続されているアドレ
ス・デコーダ５０に接続されている。アドレス・デコー
ダ５０及びアドレス人力ライン５２は第２図で説明した
のと同じ機能を持っている。第１図において、ビット線
９４及び９６はそのワード線の交差点の各トランジスタ
へ接続されている。それ故、ワード線の真数側が高電位
ならば、トランジスタ８６のようなＮ型トランジスタの
存在はビット線９４を低電位に駆動する。一方、ライン
７６上の補数信号は、ビット線９４上に正電圧を与える
ため、トランジスタ８８を切換える。それ故、特定のワ
ード線に対する何れかの収態変化が正電圧又は接地電圧
を生じ、それぞれのビット線上に現われる。ビット線は
、トランジスタ８６のようなＮ型トランジスタによって
すべて放電されるか、又はトランジスタ８８によって積
極的に充電されるかの何れかなので、ワード線の遷移の
後に、直流電力を必要としない。

また、Ｎチャンネル・トランジスタ８６．９２．９８及
び１００と、Ｐチャンネル・トランジスタ８８．９０．
１０２及び１０４は、あたかもそれらがアレー内の同じ
セル位置にあるように示されているけれども、対応する
ビット線を持つ物理的に分難したアレーに設けることが
出来、これにより、反対極性のチャンネルを有するこれ
らのデバイスの間のアイソレーションをグえる領域を減
少することが可能である。それ故、第１図に示された回
路の利点は、その回路が直流電力を消費せずに、１時に
、高電位か又は低電位にするただ１個のデバイスにより
速い切換え速度を与えることにある。然しながら、この
回路は、真数及び補数ライン駆動器及び付加的なトラン
ジスタのような、より多いデバイスを必要とする不利点
を持っている。

第３図において、各交差点はＰチャンネル・トランジス
タとＮチャンネル・トランジスタを持っている。両方の
デバイスはプログラム・データに従って、接地電位か又
は正電圧電位の何れかに接続される。従って、両方のデ
バイスはビット線を引き上げるか、又は引き下げるのを
援助し、その結果、この増加した駆動力によって、より
速い動作を行う。この回路もまた、ビット線の容量が増
加するという不利点を持っている。他の不利点は、デバ
イスを接地電位か又は正電圧電位に選択的に接続する難
しさである。しかしながら、第１図のように、物理的に
分難したアレーをＰチャンネル及びＮチャンネルデバイ
スに使うことが出来る。

第３図を参照すると、アドレス・デコーダ１２２はアド
レス入力ライン１２０へ接続されている。

アドレス・デコーダ１２２及びアドレス入力ライン１２
０は上述したようなａ！能を持っている。アドレス・デ
コーダ１２０へ接続されているワード線１２４．１２６
．１２８及び１３０はまた、上述したのと同様に５真数
及び補数ライン駆動器１３２．１３４．１３６及び１３
８に接続されている。各真数ライン１４０．１４４．１
４８及び１５２はＮチャンネル・トランジスタ１５８．
１７８及び１６０．１８０及び１６２．１８２及び１６
４．１８４へ接続されている。同様に補数ライン１４２
．１４６．１５０及び１５４はＰチャンネル・トランジ
スタ・デバイス１６８．１８８及び１７０．１９０及び
１７２．１９２及び１７４．１９４へ接続されている。

交差点のプログラム化は、それぞれのトランジスタを正
電圧電位か又は接地電位の何れかへ接続することにより
与えられる。従って、ワード！１２４が選択されたとす
れば、トランジスタ１５８及び１６８のゲートはビット
線１６６をプル・ダウンするため付勢される。

同様にトランジスタ１７８及び１８８はビット線１８６
をプル・ダウンするために付勢される。それ故、ワード
線１２４が付勢されたとき、ライン１６６に０を、そし
てライン１８６に０を出力する。若しワード線１２６が
付勢されたとすれば、トランジスタ１６０及び１７０の
ゲートは付勢され、ライン１６６を高電位にする。トラ
ンジスタ１８０及び１９０のゲートもまた付勢されて、
ライン１８６を接地電位にする。それ故、ライン１６６
及び１８６は１及び０になる。

第３図のアレーの利点は、トランジスタを接地電位か正
電圧レベルの何れかに接続することによって、金属層が
トランジスタをプログラムするのに使いうることである
。また、すべての交差点にトランジスタがあるので、製
造のターンアラウンド時間が速くなる。しかしながら、
この回路はより多いトランジスタを必要とすることと、
その結果、８皿が増加することが不利点となる。

第４図は、単一のＮチャンネル・トランジスタ・デバイ
ス２１２．２１４．２１６．２１８．２３０．２３２．
２３４及び２３６のアレーを含んでいる。これらの各デ
バイスは、接地電位か又は正電圧電位の何れかにデバイ
スを選択的に接続することによってプログラムされる。

デバイスが正電圧電位に接続されたとき、このデバイス
は正電圧電位からデバイスの閾値電圧を差し引いた電圧
に、その出力ビツト線を引き下げるだけである。それ故
、スイッチされた時、Ｎチャンネル・デバイスが対応す
るＰチャンネル・デバイスを導通させるように、ＲＡ〜
ｉに共通にある差動増幅器のような成る種の出力バッフ
ァ、又は出力増幅器が、選択されたデバイス比で必要と
される。更に、Ｎチャンネル・デバイスよりも、より大
きな閾値電圧を有するＰチャンネル・デバイスを使うこ
とが出来る。しかしながら、このような解決法は、ビッ
ト線が読み取られている時、直流電力が消費される結果
を生ずる。第４図に示された解決法はＰチャンネル・デ
バイスのゲートへフィード・バックされるインバータ出
力を持つインバータによりプル・アップＰチャンネル・
トランジスタを与える。従って、インバータ出力が引き
下げられると、Ｐチャンネル・デバイスはオンに転じて
、インバータ入力を正電位に引き上げる。

第４図を参照して説明を続ける。トランジスタ２１２の
ゲートがワード線２０４により付勢されたとすると、ト
ランジスタ２１２はビット線２２０を接地電位へ引き下
げる。しかしながら、ワード線２０６が付勢されると、
トランジスタ２１４のゲートは付勢され、そしてトラン
ジスタ２］４に接続されている電圧源の電圧からトラン
ジスタ２１４の閾値電圧を差し引いた電圧と等しい電圧
に、ビット）Ｊｉｉ２２０の電圧を設定する。ビット線
２２０のこの電圧は、遷移トランジスタ２２４を付勢す
ることにより、トランジスタ２２２のゲートを正電位に
するのに充分な値であり、その結果、ビット線２２０を
正電位に上昇する。トランジスタ２１２が付勢されてビ
ット線２２０が接地電位になり、トランジスタ２２２は
オフにされ、従って、ビット線が読み取られている時間
の間、直流電力消費を阻止するように、接地電位にある
ビット線を、正電位から隔離することは注意を喚起する
必要がある。第４図の論理アレーはＮチャンネルのトラ
ンジスタだけで構成しているのでコンパクトであること
が利点である。更にビット線が出力している間で、直流
電力が消費されないことは他の利点である。しかしなが
ら、アレー中のＮチャンネル・デバイスはＰチャンネル
のプル・アップ・デバイス２２２及び２３８の数を超か
に越えた数としなければならないので、両者の比率を考
慮しなければならないのが不利点である。

第５図は第４図の回路の他の実施例を示す。第５図にお
いて、電界効果トランジスタ２６２，２７０．２７６及
び２７８の各々は第４図と同様に、接地電位と、ワード
線と、ビット線とに、接続されている。しかしながら、
第５図においては、トランジスタ２６４．２６８．２８
０及び２８２は、第４図の十Ｖのような電圧源の代りに
、ワード線に、接続されている端子を含んでいる。特に
、トランジスタ２６４はワード線２５６へ接続されてい
るソース・ライン２６５を含んでいる。加えて、トラン
ジスタ２６４は、同じワードｔ！ｉ！２５６へ接続され
ているゲート２６３を含んでいる。この実施例において
、付勢されたそれぞれのワード線は、それぞれのビット
線２７２又は２７４上に出力信号としての電圧を与える
。第５図の実施例において、ライン２７２及び２７４上
の出力はＮ　Ｍ　ＯＳチャンネル・デバイスを駆動する
のに充分な大きさの力を持つものである。それ故、Ｎ　
Ｍ　ＯＳデバイスが駆動されたとしても、電圧平衡化回
路は必要としない。加えて、第４図に示されたようなト
ランジスタ構造（トランジスタ２２２．２２４及び２２
６を含む）が、ビット線２７２及び２７４上に特別の電
圧を与えるために含まれる。加えて、ライン２７２及び
２７４はより高い出力信号を与えるためにＮ　Ｍ　ＯＳ
インバータを駆動するよう接続することが出来る。第５
図の構造の利点は、トランジスタ２６４．２６８．２８
０及び２８２が第５図の十■のような電圧源へ独立した
接続を必要としないことである。しかしながら、ワード
線２５４．２５６．２５８及び２６０はそれぞれのビッ
ト線２７２及び２７４へ充分な出力信号を与える能力を
持たなければならない。

プログラムされたアレー論理回路又はＰＡＬはＲＯＭと
極めて類似しており、説明してきた本発明のプログラム
されたアレー論理回路はＰＡＬにも適用することが出来
る。ＰＡＬにおいて、アドレス・デコーダはプロダクト
・ターム（ｐｒｏｄｕｃｔｔｅｒｍ　）又はＰＡＬアレ
ーと等価である。ＰＡＬにおいて、アンド・アレーの出
力は１本以上のラインを付勢することが出来る。本発明
を適用するために、プロダクト・ターム線上の出力が相
互に排他的であるように、換言すれば、１時に１本のラ
インが活性であるように、アンド・アレーは制限されね
ばならない。それ故、プロダクト・タームが相互に排他
的ではないＩ’ＡＬは、プロダクト・タームが相互に排
他的であるように、再定義することが必要となる。これ
は通常、アンド・アレーの中により多くのアンド論理回
路を必要とする。

例えば、若しＰＡＬが出力機能Ｆ１＝ａ−ｂ及びＦ２＝
ｃ−ｄを含んでいるとすれば、信号ａ、ｂ。

ｃ、ｄが１の時に、両方が正電位出力を発生するので、
プロダクト・タームａ−ｂ及びｃ−ｄは相互に排他的で
はない。しかしながら、この機能は相互に排他的人力を
与えるように実施することが出来る。例えば、 Ｆ１＝ａ　−ｂ　°ｃ−＋ａ°ｂ　°ｃ　−ｄ−＋ａ−
ｂ−Ｃ−ｄ Ｆ　＝ａ−ｂ−・ｃ−ｄ＋ａ−ｂ・ ｃｍｄ＋ａ−・ｃ−ｄは、 ５個のアンドゲート、即ち、（ａ−ｂ・ｃ）、（ａ−ｂ
−Ｃ−ｄ−）、（ａ−ｂ−Ｃ・ｄ）、（ａ−ｂ−・Ｃ−
ｄ）及び（ａ＝ｃ−ｄ）を必要とする。

物理的なレイアウトに関して述べると、１つのビットの
Ｐチャンネル・デバイスが次のビットのＰチャンネル・
デバイスに隣接し、一方、Ｎチャンネル・デバイスは他
方向の次のビットのＮチャンネル・デバイスに＠接する
ように、Ｐチャンネル・デバイスの行とＮチャンネル・
デバイスの行とをインターリーブ（介在）させるか、又
はＰチャンオ、ル・デバイスとＮチャンネル・デバイス
とを１つおきのビット位置に反転させることによって、
満足なレイアウトが達成出来る。しかしながら、これは
、Ｎチャンネル・デバイスとＰチャンネル・デバイスと
の間の適当なアイソレーション（ＰＮＰＮラッチアップ
を阻止するため）を与えるのに相当なスペースを必要と
する。上述したように、全体の配線に接続されている対
応するビット線を有する分離した物理的なアレーを使え
ば、必要なスペースを減らすことが出来る。この場合、
各アレー中の分離したビット線によって、余分な容量を
持つのが僅かな欠点である。

Ｆ、発明の効果 本発明は読み取り時に直流電力を消費せず、しかも高速
で動作するプログラム可能な論理回路を提供する。

【図面の簡単な説明】

第１図は人力ラインの真数及び補数ラインに接続された
電界効果トランジスタを備えた本発明のプログラム可能
論理回路の実施例の図、第２図はプル・アップ・デバイ
スを有する従来の論理アレーの回路図、第３図は出力ラ
イン／入力ラインの各交差点が２個の電界効果トランジ
スタを含む本発明の第２の実施例の回路図、第４図は論
理アレー中に置かれた一方の極性のトランジスタを有し
、且つ他方の極性のスイッチング・トランジスタと共働
してアレーの素子に出力信号エネルギを与える本発明の
第３図の実施例の図、第５図は入力信号及び出力信号エ
ネルギを受け取るために、人力ラインに接続され、選択
された電界効果トランジスタを有する本発明の第４の実
施例の図である。 ５０・・・・アドレス・デコーダ、５４．５６．５８．
６０・・・・ワード線、６２．６４．６６．６８・・・
・真数及び補数ライン駆動器、７０．７４，７８．８２
・・・・真数ライン、８８．９０．１０２．１０４・・
・・補数ライン、９４．９６・・・・ビット線、８６．
９２．９８．１００・・・・Ｎ型トランジスタ、８８．
９０．１０２．１０４・・・・Ｐ型トランジスタ。

Claims (1)

1. 【特許請求の範囲】 複数の入力線と、 前記複数の入力線の一つに入力信号を与える入力手段と
   、 前記入力線と非導通の交差を形成するように配置された
   複数の出力線と、 前記交差附近に配置され、附近の入力線と附近の出力線
   と２つの出力電位の内の１つとを相互に接続し、前記接
   続された入力線から入力信号を受け取ると前記接続され
   た出力線にプログラムされた出力信号を与える複数のプ
   ログラム可能手段と、を有することを特徴とするプログ
   ラム可能論理アレイ。