JPS6057732B2 - プログラム可能なｃｍｏｓ論理アレイ - Google Patents
プログラム可能なｃｍｏｓ論理アレイInfo
- Publication number
- JPS6057732B2 JPS6057732B2 JP51151509A JP15150976A JPS6057732B2 JP S6057732 B2 JPS6057732 B2 JP S6057732B2 JP 51151509 A JP51151509 A JP 51151509A JP 15150976 A JP15150976 A JP 15150976A JP S6057732 B2 JPS6057732 B2 JP S6057732B2
- Authority
- JP
- Japan
- Prior art keywords
- signal line
- input signal
- pair
- output signal
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】
本発明は、１対のＰＭＯＳトランジスタから成る複数個
のスイッチング・ゲートと、１対のＮＭＯＳトランジス
タから成る複数個のスイッチング・ゲートを用いたプロ
グラム可能なＣＭＯＳ論理アレイに関する。
のスイッチング・ゲートと、１対のＮＭＯＳトランジス
タから成る複数個のスイッチング・ゲートを用いたプロ
グラム可能なＣＭＯＳ論理アレイに関する。
従来、プログラム可能なＣＭＯＳ論理アレイとして第１
図のようなものが知られている。
図のようなものが知られている。
第１図において、Ａｌ乃至Ａ。は入力信号、１、乃至１
、はインバータ、Ｃｌ乃至Ｃｓ、Ｃ、、乃至Ｃ３３’、
Ｄ、及びＤ２、並びにＤ、、乃至ＤＩはＰＭＯＳトラン
ジスタ、Ｑ、及びＱ。は出力信号、ＶＤＤは負の電源即
ち−Ｖボルトの電源である。いま、０ボルトを論理「１
、ｊ、−Ｖボルトを論理「Ｏ」とし、入力信号Ａｌとへ
が共に「１」であると仮定すると、信号線０、の信号は
−Ｖボルト即ち論理「Ｏ」になる。
、はインバータ、Ｃｌ乃至Ｃｓ、Ｃ、、乃至Ｃ３３’、
Ｄ、及びＤ２、並びにＤ、、乃至ＤＩはＰＭＯＳトラン
ジスタ、Ｑ、及びＱ。は出力信号、ＶＤＤは負の電源即
ち−Ｖボルトの電源である。いま、０ボルトを論理「１
、ｊ、−Ｖボルトを論理「Ｏ」とし、入力信号Ａｌとへ
が共に「１」であると仮定すると、信号線０、の信号は
−Ｖボルト即ち論理「Ｏ」になる。
この結果、ＰＭＯＳトランジスタＤ、、はオンになり、
出力信号Ｑ１は０ボルト即ち論理「１」になる。また、
Ａｌ及びＡｌが共に「１」のときにも、出力信号Ｑ、は
論理「１」になる。図から明らかなように、出力信号Ｑ
１は、 − 一となる。
出力信号Ｑ１は０ボルト即ち論理「１」になる。また、
Ａｌ及びＡｌが共に「１」のときにも、出力信号Ｑ、は
論理「１」になる。図から明らかなように、出力信号Ｑ
１は、 − 一となる。
また、入力信号Ａｌ，Ａ２及び〜が共に０ボルト即ち論
理ＲｌＪのとき、信号線０，の信号は一■ボルト即ち論
理ＲＯＪになり、ＰＭＯＳトランジスタＤ３２はオンに
なつて、出力信号Ｑ２は０ボルト即ち論理ＲｌＪになる
。
理ＲｌＪのとき、信号線０，の信号は一■ボルト即ち論
理ＲＯＪになり、ＰＭＯＳトランジスタＤ３２はオンに
なつて、出力信号Ｑ２は０ボルト即ち論理ＲｌＪになる
。
図から明らかなように信号Ｑ２はとなる。
従来のＰＭＯＳ或はＮＭＯＳを使用したプログラム可能
な論理アレイの欠点は消費電力が大きいことである。
な論理アレイの欠点は消費電力が大きいことである。
ＣＭＯＳで論理アレイを構成すれば、上述の欠点を除去
できることは予想される。
できることは予想される。
しかし、ＣＭＯＳ論理回路は、例えば第２図に示すよう
な構成をしている。第２図において、Ｐ１乃至Ｐ，はＰ
ＭＯＳトランジスタ、Ｎ１乃至Ｎ，はＮＭＯＳトランジ
スタ、Ｑは出力端子であり、この回路は４入力ＮＡＮＤ
回路を構成するものである。第２図の回路で３入力Ａｌ
，Ａ２、及びんのＮＡＮＤ論理を実行しようとする場合
には、並列ゲートにおいてはＰＭＯＳトランジスタＰ４
のゲートを切離せば良いが、直列ゲートにおいてはＮＭ
ＯＳ÷ランジスタＮ４を常時スルーにさせる必要がある
。しかし、第２図の回路では、これを実現することが出
来ない。本発明の第１番目の発明は、上述の問題点を解
決したプログラム可能なＣＭＯＳ論理アレイを提供する
ことを目的としている。
な構成をしている。第２図において、Ｐ１乃至Ｐ，はＰ
ＭＯＳトランジスタ、Ｎ１乃至Ｎ，はＮＭＯＳトランジ
スタ、Ｑは出力端子であり、この回路は４入力ＮＡＮＤ
回路を構成するものである。第２図の回路で３入力Ａｌ
，Ａ２、及びんのＮＡＮＤ論理を実行しようとする場合
には、並列ゲートにおいてはＰＭＯＳトランジスタＰ４
のゲートを切離せば良いが、直列ゲートにおいてはＮＭ
ＯＳ÷ランジスタＮ４を常時スルーにさせる必要がある
。しかし、第２図の回路では、これを実現することが出
来ない。本発明の第１番目の発明は、上述の問題点を解
決したプログラム可能なＣＭＯＳ論理アレイを提供する
ことを目的としている。
そしてそのため、本発明のプログラム可能なＣＭＯＳ論
理回路は、ｎ個の入力信号線対と、少なくとも１個の出
力信号線と、一方の電源線と上記出力信号線の間に並列
接続された１対のＰＭＯＳ（又はＮＭＯＳ）トランジス
．夕のソース同志およびドレイン同志を相互接続して構
成されたｎ個のスイッチング・ゲートと、他方の電源線
と上記出力信号線との間に直列接続された１対のＮＭＯ
Ｓ（又はＰＭＯＳ）トランジスタのソース同志およびド
レイン同志を相互接続して構一成されたｎ個のスイッチ
ング・ゲートとを具備し、上記各入力信号線対が正入力
信号を伝送する信号線と反転入力信号を伝送する信号線
とから構成され、各スイッチング・ゲートのゲート部が
対応する入力信号線に切断可能なように接続されている
ことを特徴とするものであり、本発明の第２番目の発明
のプログラム可能なＣＭＯＳ論理アレイは、ｎ個の入力
信号線対と、少なくとも１個の出力信号線と、一方の電
源線と上記出力信号線の間に並列接続された一対のＰＭ
ＯＳ（又はＮＭＯＳ）トランジスタのソース同志および
ドレイン同志を相互接続して構成されたｎ個のスイッチ
ング・ゲートと、他方の電源線と上記出力信号線との間
に直ノ列接続された１対のＮＭＯＳ（又はＰＭＯＳ）ト
ランジスタのソース同志およびドレイン同志を相互接続
して構成されたｎ個のスイッチング・ゲートとを具備し
、上記各入力信号線対が正入力信号を伝送する信号線と
反転入力信号を伝送する信号線とから構成され、各スイ
ッチング・ゲートのゲート部と対応する入力信号線の間
を接続可能なように切り離して配列して置き、後でマス
クを用いて両者間を接続出来るように構成されているこ
とを特徴とするものである。以下、本発明を図面を参照
しつつ説明する。第３図は本発明の基本回路が使用され
た論理アレイの１実施例の回路図を示すものである。第
３図においてＧｌ，Ｇ２は本発明の基本回路を用いたＮ
ＡｊＳＪＤ論理回路部、Ｓｌｌ乃至Ｓ３３，Ｓｌｌ″乃
至Ｓ３３。，Ｔｌｌ乃至Ｔ２３及びＴｌｌ″乃至Ｔ２３
′はスイッチング・ゲート、１Ａ１乃至１Ａ３及び１Ａ
″乃至１Ａ３″は入力信号線、１ｖ及びＩ。は電源線、
１１乃至１３及びＪ１乃至Ｊ３はインバータ、１ｘ乃至
１ｚは出力信号線、１ｘ″乃至１２″は反転信号線、１
０１及びＩＱ２は出力信号線、ＶＤＤは一■の電源であ
る。スイッチング・ゲートＳｌｌ乃至Ｓ３３及びＴｌｌ
乃至Ｔ２３は、１対のＰＭＯＳトランジスタから構成さ
れているものである。これに対して、スイッチング●ゲ
ートＳｌｌ″乃至Ｓ３３″及びＴ１／乃至Ｔ２３″は一
対のＮＭＯＳトランジスタから構成されている。第３図
の回路をＬＳＩで構成する場合には、各スイッチング・
ゲートＳｌｌ乃至Ｓ３３，Ｓｌｌ″乃至Ｓ３３″Ｔｌｌ
乃至Ｔ２，及びＴｌｌ″乃至Ｔ２３′のゲート部は、対
応する入力信号線に予め接続されている。
理回路は、ｎ個の入力信号線対と、少なくとも１個の出
力信号線と、一方の電源線と上記出力信号線の間に並列
接続された１対のＰＭＯＳ（又はＮＭＯＳ）トランジス
．夕のソース同志およびドレイン同志を相互接続して構
成されたｎ個のスイッチング・ゲートと、他方の電源線
と上記出力信号線との間に直列接続された１対のＮＭＯ
Ｓ（又はＰＭＯＳ）トランジスタのソース同志およびド
レイン同志を相互接続して構一成されたｎ個のスイッチ
ング・ゲートとを具備し、上記各入力信号線対が正入力
信号を伝送する信号線と反転入力信号を伝送する信号線
とから構成され、各スイッチング・ゲートのゲート部が
対応する入力信号線に切断可能なように接続されている
ことを特徴とするものであり、本発明の第２番目の発明
のプログラム可能なＣＭＯＳ論理アレイは、ｎ個の入力
信号線対と、少なくとも１個の出力信号線と、一方の電
源線と上記出力信号線の間に並列接続された一対のＰＭ
ＯＳ（又はＮＭＯＳ）トランジスタのソース同志および
ドレイン同志を相互接続して構成されたｎ個のスイッチ
ング・ゲートと、他方の電源線と上記出力信号線との間
に直ノ列接続された１対のＮＭＯＳ（又はＰＭＯＳ）ト
ランジスタのソース同志およびドレイン同志を相互接続
して構成されたｎ個のスイッチング・ゲートとを具備し
、上記各入力信号線対が正入力信号を伝送する信号線と
反転入力信号を伝送する信号線とから構成され、各スイ
ッチング・ゲートのゲート部と対応する入力信号線の間
を接続可能なように切り離して配列して置き、後でマス
クを用いて両者間を接続出来るように構成されているこ
とを特徴とするものである。以下、本発明を図面を参照
しつつ説明する。第３図は本発明の基本回路が使用され
た論理アレイの１実施例の回路図を示すものである。第
３図においてＧｌ，Ｇ２は本発明の基本回路を用いたＮ
ＡｊＳＪＤ論理回路部、Ｓｌｌ乃至Ｓ３３，Ｓｌｌ″乃
至Ｓ３３。，Ｔｌｌ乃至Ｔ２３及びＴｌｌ″乃至Ｔ２３
′はスイッチング・ゲート、１Ａ１乃至１Ａ３及び１Ａ
″乃至１Ａ３″は入力信号線、１ｖ及びＩ。は電源線、
１１乃至１３及びＪ１乃至Ｊ３はインバータ、１ｘ乃至
１ｚは出力信号線、１ｘ″乃至１２″は反転信号線、１
０１及びＩＱ２は出力信号線、ＶＤＤは一■の電源であ
る。スイッチング・ゲートＳｌｌ乃至Ｓ３３及びＴｌｌ
乃至Ｔ２３は、１対のＰＭＯＳトランジスタから構成さ
れているものである。これに対して、スイッチング●ゲ
ートＳｌｌ″乃至Ｓ３３″及びＴ１／乃至Ｔ２３″は一
対のＮＭＯＳトランジスタから構成されている。第３図
の回路をＬＳＩで構成する場合には、各スイッチング・
ゲートＳｌｌ乃至Ｓ３３，Ｓｌｌ″乃至Ｓ３３″Ｔｌｌ
乃至Ｔ２，及びＴｌｌ″乃至Ｔ２３′のゲート部は、対
応する入力信号線に予め接続されている。
例えば、入力信号線１Ａ１，１Ａ′には、スイッチング
●ゲートＳｌｌ乃至Ｓｌ３及びＳｌｌ″乃至Ｓｌ３″の
ゲート部がそれぞれ接続されている。そして、論理アレ
イに任意の論理を実行させようとする場合、その論理に
したがつて所定のゲート部が例えば切断される。従来か
ら良く知られているように、ＭＯＳ論理アレイにおいて
は、外部交流端子に特定の電圧を印加することにより、
任意のゲート部を切断できる。第３図の回路は、入力信
号線１Ａ１の信号をＡ１入力信号線１Ａ２の信号をＡ２
、入力信号線１Ａ３の信号をＡ３、出力信号線１Ｑ１の
信号をＱ１、出力信号線１Ｑ２の信号Ｑ２と町ると外の
論理を実行するものである。
●ゲートＳｌｌ乃至Ｓｌ３及びＳｌｌ″乃至Ｓｌ３″の
ゲート部がそれぞれ接続されている。そして、論理アレ
イに任意の論理を実行させようとする場合、その論理に
したがつて所定のゲート部が例えば切断される。従来か
ら良く知られているように、ＭＯＳ論理アレイにおいて
は、外部交流端子に特定の電圧を印加することにより、
任意のゲート部を切断できる。第３図の回路は、入力信
号線１Ａ１の信号をＡ１入力信号線１Ａ２の信号をＡ２
、入力信号線１Ａ３の信号をＡ３、出力信号線１Ｑ１の
信号をＱ１、出力信号線１Ｑ２の信号Ｑ２と町ると外の
論理を実行するものである。
第３図において、スイッチング・ゲートＳｌｌ，Ｓ２ｌ
の一方のゲート部は、反転入力信号線１Ａ１″，１Ａ８
″からそれぞれ切断され、スイッチング・ゲートＳ３ｌ
の両方のゲート部は、入力信号線１Ａ，，１Ａ３″から
切り離される。
の一方のゲート部は、反転入力信号線１Ａ１″，１Ａ８
″からそれぞれ切断され、スイッチング・ゲートＳ３ｌ
の両方のゲート部は、入力信号線１Ａ，，１Ａ３″から
切り離される。
スイッチング・ゲートＳｌｌ″，Ｓ２／の一方のゲート
部は、反転入力信号線１Ａ１″，１Ａ２″から切り離さ
れ、スイッチング・ゲートＳ３ｌ″の両方のゲート部は
、入力信号線１Ａ３，１Ａ３″から切り離されている。
その他のスイッチング・ゲートのゲート部は、図示のよ
うに切断されている。直列ゲートにおける使用されない
スイッチング・ゲートのゲート部は対応する入力信号線
に接続されており、常時スルーの状態にある。例えばス
イッチング・ゲートジ″の両方のゲート部は、入力信号
線対１Ａ３，１Ａ３″に接続されている。第３図の回路
においては、第１図のものと同様に、０ボルトが論理Ｒ
ｌ．ｊ．−■ボルトが論理ＲＯョとなるものである。
部は、反転入力信号線１Ａ１″，１Ａ２″から切り離さ
れ、スイッチング・ゲートＳ３ｌ″の両方のゲート部は
、入力信号線１Ａ３，１Ａ３″から切り離されている。
その他のスイッチング・ゲートのゲート部は、図示のよ
うに切断されている。直列ゲートにおける使用されない
スイッチング・ゲートのゲート部は対応する入力信号線
に接続されており、常時スルーの状態にある。例えばス
イッチング・ゲートジ″の両方のゲート部は、入力信号
線対１Ａ３，１Ａ３″に接続されている。第３図の回路
においては、第１図のものと同様に、０ボルトが論理Ｒ
ｌ．ｊ．−■ボルトが論理ＲＯョとなるものである。
信号Ａｌ，Ａ２が共に論理ＲＯＪのとき、出力信号線１
ｘ上の信号ｘは論理ＲｌＪとなる。また、信号Ａｌ，Ａ
２のいずれか一方が論理ＲＯョのときも信号Ｘは論理Ｒ
ｌＪとなる。信号Ａｌ，Ａ２が共に論理ｒ１ョのとき、
信号Ｘは論理ＲＯＪになる。即ち、信号Ｘはとなり、同
様に出力信号線１Ｙの信号Ｙ及び出力信号線１２の信号
Ｚはとなる。
ｘ上の信号ｘは論理ＲｌＪとなる。また、信号Ａｌ，Ａ
２のいずれか一方が論理ＲＯョのときも信号Ｘは論理Ｒ
ｌＪとなる。信号Ａｌ，Ａ２が共に論理ｒ１ョのとき、
信号Ｘは論理ＲＯＪになる。即ち、信号Ｘはとなり、同
様に出力信号線１Ｙの信号Ｙ及び出力信号線１２の信号
Ｚはとなる。
出力信号線１Ｑ１の信号Ｑ１及び出力信号線１Ｑ２の信
号Ｑ２は、 − 一となる。
号Ｑ２は、 − 一となる。
上述の説明から判るように論理回路部Ｇｌ，Ｇ２はＮＡ
ＮＤ回路として動作するものである。
ＮＤ回路として動作するものである。
第３図では、１対のＰＭＯＳトランジスタより成るスイ
ッチング・ゲートＳｌｌ乃至Ｓ３ｌ，Ｓｌ２乃至Ｓ３２
，Ｓｌ３乃至Ｓ３３，Ｔｌｌ乃至Ｔｌ３及びＴ２ｌ乃至
Ｔ９が並列ゲートを構成し、１対のＮＭＯＳトランジス
タより成るスイッチング・ゲートＳ１／乃至Ｓ３／，Ｓ
ｌ２″乃至Ｓ３２゛，Ｓｌ３″乃至Ｓ３２″，Ｔ１／乃
至Ｔｌ３″及びＴ２ｌ″乃至Ｔ２３′が直列ゲートを構
成しているが、１対のＮＭＯＳトランジスタより成るス
イッチング・ゲートを並列ゲートとし、１対のＰＭＯＳ
トランジスタより成るスイッチング・ゲートを直列ゲー
トとすれば、第３図の論理回路部Ｇｌ，Ｇ２はＮＯＲ回
路として働く。この場合、電源線１０を電源ＶＤＤに接
続し、電源線１ｖをアースに接続する。なお、上記実施
例においては、各スイッチング・ゲートのゲート部を対
応する入力信号線に切断可能なように接続しておいて、
しかる後、必要な論理構成を得るために、適宜切断する
方法の場合を示しているが、この他に各スイッチング・
ゲートのゲート部と対応する入力信号線の間を接続可能
なように切離して配列しておき、しかる後、必要な論理
構成を得るために、マスクを用いて接続する方法を用い
てもよい。
ッチング・ゲートＳｌｌ乃至Ｓ３ｌ，Ｓｌ２乃至Ｓ３２
，Ｓｌ３乃至Ｓ３３，Ｔｌｌ乃至Ｔｌ３及びＴ２ｌ乃至
Ｔ９が並列ゲートを構成し、１対のＮＭＯＳトランジス
タより成るスイッチング・ゲートＳ１／乃至Ｓ３／，Ｓ
ｌ２″乃至Ｓ３２゛，Ｓｌ３″乃至Ｓ３２″，Ｔ１／乃
至Ｔｌ３″及びＴ２ｌ″乃至Ｔ２３′が直列ゲートを構
成しているが、１対のＮＭＯＳトランジスタより成るス
イッチング・ゲートを並列ゲートとし、１対のＰＭＯＳ
トランジスタより成るスイッチング・ゲートを直列ゲー
トとすれば、第３図の論理回路部Ｇｌ，Ｇ２はＮＯＲ回
路として働く。この場合、電源線１０を電源ＶＤＤに接
続し、電源線１ｖをアースに接続する。なお、上記実施
例においては、各スイッチング・ゲートのゲート部を対
応する入力信号線に切断可能なように接続しておいて、
しかる後、必要な論理構成を得るために、適宜切断する
方法の場合を示しているが、この他に各スイッチング・
ゲートのゲート部と対応する入力信号線の間を接続可能
なように切離して配列しておき、しかる後、必要な論理
構成を得るために、マスクを用いて接続する方法を用い
てもよい。
以上の説明から明らかなように、本発明によれば、消費
電力の少ないプログラム可能な論理アレイを得ることが
出来ることが出来る。
電力の少ないプログラム可能な論理アレイを得ることが
出来ることが出来る。
消費電力が・少くないので、本発明はプログラム可能な
論理アレイをＬＳＩで作る際に特に好適なものである。
論理アレイをＬＳＩで作る際に特に好適なものである。
第１図の従来のプログラム可能な論理アレイの回路図、
第２図は従来のＣＭＯＳ−ＮＡＮＤゲートの一回路図、
第３図は本発明を用いたＣＭＯＳ論理回路の１実施例の
回路図である。 Ｓｌｌ乃至Ｓ３３，Ｓｌｌ″乃至Ｓ３３″，Ｔｌｌ乃至
Ｔ２３及びＴｌｌ″乃至Ｔ２。
第２図は従来のＣＭＯＳ−ＮＡＮＤゲートの一回路図、
第３図は本発明を用いたＣＭＯＳ論理回路の１実施例の
回路図である。 Ｓｌｌ乃至Ｓ３３，Ｓｌｌ″乃至Ｓ３３″，Ｔｌｌ乃至
Ｔ２３及びＴｌｌ″乃至Ｔ２。
Claims (1)
- 【特許請求の範囲】 １ ｎ個の入力信号線対と、少なくとも１個の出力信号
線と、一方の電源線と上記出力信号線の間に並列接続さ
れた１対のＰＭＯＳ（又はＮＭＯＳ）トランジスタのソ
ース同志およびドレイン同志を相互接続して構成された
ｎ個のスイッチング・ゲートと、他方の電源線と上記出
力信号線との間に直列接続された１対のＮＭＯＳ（又は
ＰＭＯＳ）トランジスタのソース同志およびドレイン同
志を相互接続して構成されたｎ個のスイッチング・ゲー
トとを具備し、上記各入力信号線対が正入力信号を伝送
する信号線と反転入力信号を伝送する信号線とから構成
され、各スイッチング・ゲートのゲート部が対応する入
力信号線に切断可能なように接続されていることを特徴
とするプログラム可能なＣＭＯＳ論理アレイ。 ２ ｎ個の入力信号線対と、少なくとも１個の出力信号
線と、一方の電源線と上記出力信号線の間に並列接続さ
れた一対のＰＭＯＳ（又はＮＭＯＳ）トランジスタのソ
ース同志およびドレイン同志を相互接続して構成された
ｎ個のスイッチング・ゲートと、他方の電源線と上記出
力信号線との間に直列接続された１対のＮＭＯＳ（又は
ＰＭＯＳ）トランジスタのソース同志およびドレイン同
志を相互接続して構成されたｎ個のスイッチング・ゲー
トとを具備し、上記各入力信号線対が正入力信号を伝送
する信号線と反転入力信号を伝送する信号線とから構成
され、各スイッチング・ゲートのゲート部と対応する入
力信号線の間を接続可能なように切り離して配列して置
き、後でマスクを用いて両者間を接続出来るように構成
されていることを特徴とするプログラム可能なＣＭＯＳ
論理アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51151509A JPS6057732B2 (ja) | 1976-12-17 | 1976-12-17 | プログラム可能なｃｍｏｓ論理アレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51151509A JPS6057732B2 (ja) | 1976-12-17 | 1976-12-17 | プログラム可能なｃｍｏｓ論理アレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5375832A JPS5375832A (en) | 1978-07-05 |
| JPS6057732B2 true JPS6057732B2 (ja) | 1985-12-17 |
Family
ID=15520055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51151509A Expired JPS6057732B2 (ja) | 1976-12-17 | 1976-12-17 | プログラム可能なｃｍｏｓ論理アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057732B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1195119B (it) * | 1986-08-04 | 1988-10-12 | Cselt Centro Studi Lab Telecom | Perfezionamenti alle schiere logi che programmabili dinamiche a struttura nor nor realizzate in tecnolo gia c mos |
| US4771284A (en) * | 1986-08-13 | 1988-09-13 | International Business Machines Corporation | Logic array with programmable element output generation |
| NL8902820A (nl) * | 1989-11-15 | 1991-06-03 | Philips Nv | Geintegreerde halfgeleiderschakeling van het master slice type. |
| JPH04211147A (ja) * | 1990-02-26 | 1992-08-03 | Nec Corp | ダイナミック型論理回路 |
-
1976
- 1976-12-17 JP JP51151509A patent/JPS6057732B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5375832A (en) | 1978-07-05 |
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