JPH02180426A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH02180426A JPH02180426A JP63334989A JP33498988A JPH02180426A JP H02180426 A JPH02180426 A JP H02180426A JP 63334989 A JP63334989 A JP 63334989A JP 33498988 A JP33498988 A JP 33498988A JP H02180426 A JPH02180426 A JP H02180426A
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- transistors
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- 238000010586 diagram Methods 0.000 description 10
- 230000000295 complement effect Effects 0.000 description 3
- 208000035795 Hypocalcemic vitamin D-dependent rickets Diseases 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 208000033584 type 1 vitamin D-dependent rickets Diseases 0.000 description 2
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 1
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 1
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- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はレベルシフト回路に関し、特に、論理演算機能
を有するレベルシフト回路に関する。
を有するレベルシフト回路に関する。
［従来の技術］
第３図は従来のこの種のレベルシフト回路を示す回路図
である。ＰチャネルＭＯＳトランジスタ２２及びＰチャ
ネルＭＯ３トランジスタ２４のソースは夫々電源ＶＤＤ
Ｉ及び電源■ＤＤ２に接続され、トランジスタ２２のゲ
ートはトランジスタ２４のドレインに、トランジスタ２
４のゲートはトランジスタ２２のドレインに接続されて
いる。ＮチャネルＭＯＳトランジスタ２１のゲートには
信号Ａが入力され、そのドレインはトランジスタ２２の
ドレイン及びトランジスタ２４のゲートに接続されてお
り、そのソースは接地されている。また、ＮチャネルＭ
ＯＳトランジスタ２３のゲートには信号Ａとは逆相の信
号Ａが入力され、そのドレインはトランジスタ２４のド
レイン及びトランジスタ２２のゲートに接続され、その
ソースは接地されている。そして、トランジスタ２２の
ドレイン、トランジスタ２４のゲート及びトランジスタ
２１のドレインには信号Ｑが現われ、トランジスタ２２
のゲート、トランジスタ２４のドレイン及びトランジス
タ２３のドレインには信号Ｑが現れる。
である。ＰチャネルＭＯＳトランジスタ２２及びＰチャ
ネルＭＯ３トランジスタ２４のソースは夫々電源ＶＤＤ
Ｉ及び電源■ＤＤ２に接続され、トランジスタ２２のゲ
ートはトランジスタ２４のドレインに、トランジスタ２
４のゲートはトランジスタ２２のドレインに接続されて
いる。ＮチャネルＭＯＳトランジスタ２１のゲートには
信号Ａが入力され、そのドレインはトランジスタ２２の
ドレイン及びトランジスタ２４のゲートに接続されてお
り、そのソースは接地されている。また、ＮチャネルＭ
ＯＳトランジスタ２３のゲートには信号Ａとは逆相の信
号Ａが入力され、そのドレインはトランジスタ２４のド
レイン及びトランジスタ２２のゲートに接続され、その
ソースは接地されている。そして、トランジスタ２２の
ドレイン、トランジスタ２４のゲート及びトランジスタ
２１のドレインには信号Ｑが現われ、トランジスタ２２
のゲート、トランジスタ２４のドレイン及びトランジス
タ２３のドレインには信号Ｑが現れる。
また、トランジスタ２１．２３の電流駆動能力はトラン
ジスタ２２．２４のそれに比して充分大きく設計されて
いる。更に、信号Ａ、Ａは電源ＶＤＤ３（図示せず）で
動作する回路の出力信号であり、その振幅は電源ＶＤＤ
３の電圧と同一で、ＮチャネルＭＯＳ）−ランジスタの
スレッショルド電圧（以下、ＶＴＮという）よりも高い
電圧である。
ジスタ２２．２４のそれに比して充分大きく設計されて
いる。更に、信号Ａ、Ａは電源ＶＤＤ３（図示せず）で
動作する回路の出力信号であり、その振幅は電源ＶＤＤ
３の電圧と同一で、ＮチャネルＭＯＳ）−ランジスタの
スレッショルド電圧（以下、ＶＴＮという）よりも高い
電圧である。
いま、信号Ａがハイ（Ｈ；即ち、電源ＶＤＤ３の電源電
位）となれば、信号Ａはロウ（Ｌ；即ち、接地電位）と
なり、トランジスタ２１及びトランジスタ２３は夫々導
通及び非導通状態となる。この結果、出力可はＬとなり
、これがゲートに与えられるトランジスタ２４は導通し
、出力Ｑは電源■ＤＤ２の電位まで引き上げられる。こ
こで、Ｖ ｏＤｌ＜ Ｖ ＤＩ）２ ＋ ［Ｐチャネル
ＭＯＳ）−ランジスタのスレッショルド電圧（以下、ｖ
ＴＰという）］であれば、トランジスタ２２は非導通状
態となり、出力Ｑは接地電位となる。また、Ｖ ＤＤＩ
） Ｖ ［）Ｄ２＋ＶＴＰであれば、トランジスタ２
２は弱電流領域で導通状態となるが、トランジスタ２１
．の電流駆動能力はトランジスタ２２のそれに比して充
分大きく設計しであるため、出力Ｑは略々接地電位とな
る。
位）となれば、信号Ａはロウ（Ｌ；即ち、接地電位）と
なり、トランジスタ２１及びトランジスタ２３は夫々導
通及び非導通状態となる。この結果、出力可はＬとなり
、これがゲートに与えられるトランジスタ２４は導通し
、出力Ｑは電源■ＤＤ２の電位まで引き上げられる。こ
こで、Ｖ ｏＤｌ＜ Ｖ ＤＩ）２ ＋ ［Ｐチャネル
ＭＯＳ）−ランジスタのスレッショルド電圧（以下、ｖ
ＴＰという）］であれば、トランジスタ２２は非導通状
態となり、出力Ｑは接地電位となる。また、Ｖ ＤＤＩ
） Ｖ ［）Ｄ２＋ＶＴＰであれば、トランジスタ２
２は弱電流領域で導通状態となるが、トランジスタ２１
．の電流駆動能力はトランジスタ２２のそれに比して充
分大きく設計しであるため、出力Ｑは略々接地電位とな
る。
一方、信号ＡがＬどなれば信号ＡはＨとなり、トランジ
スタ２１及びトランジスタ２３は夫々非導通及び導通状
態となる。この結果、出力ＱはＬとなり、これがゲート
に与えられるトランジスタ２２は導通し、出力ζは電源
ＶＤＤ１の電位まで引き上げられる。ここで、Ｖ ＤＤ
２ （Ｖ ＤＤ Ｉ ＋ Ｖ ７ｐであれば、トランジ
スタ２４は非導通状態となり、出力Ｑは接地電位となる
。また、Ｖ ＤＤ２ ＞ Ｖ ＤＤ Ｉ＋ＶＴＰであれ
ば、トランジスタ２４は弱電流領域で導通状態となるが
、トランジスタ２３の電流駆動能力はトランジスタ２４
のそれに比して充分大きく設計しであるため出力Ｑは略
々接地電位となる。
スタ２１及びトランジスタ２３は夫々非導通及び導通状
態となる。この結果、出力ＱはＬとなり、これがゲート
に与えられるトランジスタ２２は導通し、出力ζは電源
ＶＤＤ１の電位まで引き上げられる。ここで、Ｖ ＤＤ
２ （Ｖ ＤＤ Ｉ ＋ Ｖ ７ｐであれば、トランジ
スタ２４は非導通状態となり、出力Ｑは接地電位となる
。また、Ｖ ＤＤ２ ＞ Ｖ ＤＤ Ｉ＋ＶＴＰであれ
ば、トランジスタ２４は弱電流領域で導通状態となるが
、トランジスタ２３の電流駆動能力はトランジスタ２４
のそれに比して充分大きく設計しであるため出力Ｑは略
々接地電位となる。
このようにして、電源■ＤＤ３の電源振幅を有する信号
Ａは電源ＶＤＤＩの電源振幅を有する信号Ｑと電源ＶＤ
Ｄ２の電源振幅を有する信号Ｑに変換され、電源ＶＤＤ
３の回路と電源ＶＤＤＩの回路の信号の連結、又は電源
ＶＤＤ３の回路と電源ＶＤＤ２の回路の信号の連結がな
されている。
Ａは電源ＶＤＤＩの電源振幅を有する信号Ｑと電源ＶＤ
Ｄ２の電源振幅を有する信号Ｑに変換され、電源ＶＤＤ
３の回路と電源ＶＤＤＩの回路の信号の連結、又は電源
ＶＤＤ３の回路と電源ＶＤＤ２の回路の信号の連結がな
されている。
［発明が解決しようとす・る課題］
しかしながら、前述した従来のレベルシフト回路は、レ
ベルシフト機能しか有していないので、論理機能をもた
せるためには、別途論理ゲートを設置しなければならず
、また、論理演算とレベルシフト動作を別々に行うため
、動作遅延の一因となるという問題点がある。
ベルシフト機能しか有していないので、論理機能をもた
せるためには、別途論理ゲートを設置しなければならず
、また、論理演算とレベルシフト動作を別々に行うため
、動作遅延の一因となるという問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
論理演算機能を有するレベルシフト回路を提供すること
を目的とする。
論理演算機能を有するレベルシフト回路を提供すること
を目的とする。
［課題を解決するための手段］
本発明に係るレベルシフト回路は、そのソースが第１の
電源側に接続されそのドレインが第１の出力端に接続さ
れそのゲートが第２の出力端に接続された第１極性の第
１のＭＯＳトランジスタと、そのソースが第１の電源側
に接続されそのドレインが第２の出力端に接続されその
ゲートが第１の出力端に接続された第１極性の第２のＭ
ＯＳトランジスタと、前記第１のＭＯＳトランジスタの
ドレインと第２の電源側との間に直列に接続された第２
極性の複数個の第３のＭＯＳトランジスタと、前記第２
のＭＯＳトランジスタのドレインと第２の電源側との間
に並列に接続された第２極性の複数個の第４のＭＯＳト
ランジスタとを有し、前記第３のＭＯＳトランジスタの
ゲートと前記第４のＭＯＳトランジスタのゲートとには
相互に反転関係にある信号を入力させることを特徴とす
る。
電源側に接続されそのドレインが第１の出力端に接続さ
れそのゲートが第２の出力端に接続された第１極性の第
１のＭＯＳトランジスタと、そのソースが第１の電源側
に接続されそのドレインが第２の出力端に接続されその
ゲートが第１の出力端に接続された第１極性の第２のＭ
ＯＳトランジスタと、前記第１のＭＯＳトランジスタの
ドレインと第２の電源側との間に直列に接続された第２
極性の複数個の第３のＭＯＳトランジスタと、前記第２
のＭＯＳトランジスタのドレインと第２の電源側との間
に並列に接続された第２極性の複数個の第４のＭＯＳト
ランジスタとを有し、前記第３のＭＯＳトランジスタの
ゲートと前記第４のＭＯＳトランジスタのゲートとには
相互に反転関係にある信号を入力させることを特徴とす
る。
［作用］
本発明においては、第１極性の第１のＭＯＳトランジス
タ及び複数の第２極性の第３のＭＯＳトランジスタから
ＮＡＮＤ （ＮＯＲ）ゲートが構成され、第１極性の第
２のＭＯＳトランジスタ及び複数の第２極性の第４のＭ
ＯＳトランジスタからＮＯＲ（ＮＡＮＤ）ゲートが構成
される。しかも、第１のＭＯＳトランジスタのゲートに
はＮＯＲ（ＮＡＮＤ）ゲートの出力が与えられ、第２の
ＭＯＳトランジスタのゲートにはＮＡＮＤ （ＮＯＲ）
ゲートの出力が与えられ、そのＮＡＮＤゲート及びＮＯ
Ｒゲートに入力される信号は相互に反転の相補的関係に
あるため、ＮＡＮＤゲートの出力とＮＯＲゲートの出力
も相補的関係を有する。このため、第３のＭＯＳトラン
ジスタが全てオンとなる場合は、第１のＭＯＳトランジ
スタが、また、第４のＭＯＳトランジスタが全てオンと
なる場合には第２のＭＯＳトランジスタがオフとなる。
タ及び複数の第２極性の第３のＭＯＳトランジスタから
ＮＡＮＤ （ＮＯＲ）ゲートが構成され、第１極性の第
２のＭＯＳトランジスタ及び複数の第２極性の第４のＭ
ＯＳトランジスタからＮＯＲ（ＮＡＮＤ）ゲートが構成
される。しかも、第１のＭＯＳトランジスタのゲートに
はＮＯＲ（ＮＡＮＤ）ゲートの出力が与えられ、第２の
ＭＯＳトランジスタのゲートにはＮＡＮＤ （ＮＯＲ）
ゲートの出力が与えられ、そのＮＡＮＤゲート及びＮＯ
Ｒゲートに入力される信号は相互に反転の相補的関係に
あるため、ＮＡＮＤゲートの出力とＮＯＲゲートの出力
も相補的関係を有する。このため、第３のＭＯＳトラン
ジスタが全てオンとなる場合は、第１のＭＯＳトランジ
スタが、また、第４のＭＯＳトランジスタが全てオンと
なる場合には第２のＭＯＳトランジスタがオフとなる。
従って、本発明に係るレベルシフト回路は、レベルシフ
トの完全相補型ＭＯＳトランジスタ動作を行うことがで
き、前記ＮＡＮＤ及びＮＯＲゲートの出力には、第１の
電源と第２の電源の電位差を振幅とする信号が出力され
ることとなる。
トの完全相補型ＭＯＳトランジスタ動作を行うことがで
き、前記ＮＡＮＤ及びＮＯＲゲートの出力には、第１の
電源と第２の電源の電位差を振幅とする信号が出力され
ることとなる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の第１の実施例回路を示す回路図である
。ＰチャネルＭＯＳトランジスタ３及びＰチャネルＭＯ
Ｓ）−ランジスタロのソースは夫々電源ＶＤＤに接続さ
れ、トランジスタ３のゲートはトランジスタ６のドレイ
ンに、また、トランジスタ６のゲートはトランジスタ３
のドレインに接続されている。ＮチャネルＭＯＳトラン
ジスタ２のドレインはトランジスタ３のドレイン及びト
ランジスタ６のゲートに接続され、その接続点には出力
信号Ｑ＋が現れる。また、トランジスタ２のゲートには
他の電源ＶＤＤＢ（図示せず）の電源振幅を有する入力
信号Ａが入力されている。トランジスタ１のソースは接
地され、そのドレインはトランジスタ２のソースに接続
されており、そのゲートには他の電源ＶＤＤ３の電源振
幅を有する入力信号Ｂが入力されている。また、トラン
ジスタ４及び５はいずれもソースが接地され、そのドレ
インが共にトランジスタ６のドレイン及びトランジスタ
３のゲートに接続されており、その接続点には出力可１
が現れる。更に、トランジスタ４及び５のゲートには夫
々入力信号Ａ及びＢの逆相の反転信号λ及び百が入力さ
れている。
。ＰチャネルＭＯＳトランジスタ３及びＰチャネルＭＯ
Ｓ）−ランジスタロのソースは夫々電源ＶＤＤに接続さ
れ、トランジスタ３のゲートはトランジスタ６のドレイ
ンに、また、トランジスタ６のゲートはトランジスタ３
のドレインに接続されている。ＮチャネルＭＯＳトラン
ジスタ２のドレインはトランジスタ３のドレイン及びト
ランジスタ６のゲートに接続され、その接続点には出力
信号Ｑ＋が現れる。また、トランジスタ２のゲートには
他の電源ＶＤＤＢ（図示せず）の電源振幅を有する入力
信号Ａが入力されている。トランジスタ１のソースは接
地され、そのドレインはトランジスタ２のソースに接続
されており、そのゲートには他の電源ＶＤＤ３の電源振
幅を有する入力信号Ｂが入力されている。また、トラン
ジスタ４及び５はいずれもソースが接地され、そのドレ
インが共にトランジスタ６のドレイン及びトランジスタ
３のゲートに接続されており、その接続点には出力可１
が現れる。更に、トランジスタ４及び５のゲートには夫
々入力信号Ａ及びＢの逆相の反転信号λ及び百が入力さ
れている。
ここで、トランジスタ１，２．４及び５の相互コンダク
タンスｇｍはトランジスタ３及び６のそれに比して充分
大きくとられ、電流駆動能力が大きくなるように設計さ
れている。
タンスｇｍはトランジスタ３及び６のそれに比して充分
大きくとられ、電流駆動能力が大きくなるように設計さ
れている。
次に、このように構成された第１の実施例回路の動作に
ついて説明する。
ついて説明する。
入力信号Ａ及びＢが共にＨの場合には、トランジスタ１
及び２はいずれもオンになり、入力信号Ａ及びＢは共に
してあるから、トランジスタ４及び５は共にオフとなる
。トランジスタ４及び５がオフとなった直後の出力信号
Ｑ１は不定となり、そのゲートに出力信号Ｑ１が与えら
れるトランジスタ３の導通状態も不定となるが、トラン
ジスタ１及び２の電流駆動能力はトランジスタ３のそれ
に比して充分大きく設計されているため、トランジスタ
３の導通状態に拘らず出力信号Ｑ１はＬどなる。この結
果、出力信号Ｑ１がそのゲートに与えられているトラン
ジスタ６はオンとなり出力信号ζｌは電源■ＤＤの電源
電位まで上昇し、Ｈが確定する。更に、出力信号ζ１が
そのゲートに与えられるトランジスタ３はオフとなり出
力信号Ｑ１は接地電位まで引き下げられ、Ｌが確定する
。
及び２はいずれもオンになり、入力信号Ａ及びＢは共に
してあるから、トランジスタ４及び５は共にオフとなる
。トランジスタ４及び５がオフとなった直後の出力信号
Ｑ１は不定となり、そのゲートに出力信号Ｑ１が与えら
れるトランジスタ３の導通状態も不定となるが、トラン
ジスタ１及び２の電流駆動能力はトランジスタ３のそれ
に比して充分大きく設計されているため、トランジスタ
３の導通状態に拘らず出力信号Ｑ１はＬどなる。この結
果、出力信号Ｑ１がそのゲートに与えられているトラン
ジスタ６はオンとなり出力信号ζｌは電源■ＤＤの電源
電位まで上昇し、Ｈが確定する。更に、出力信号ζ１が
そのゲートに与えられるトランジスタ３はオフとなり出
力信号Ｑ１は接地電位まで引き下げられ、Ｌが確定する
。
同様にして、入力信号Ａ及びＢが夫々Ｈ及びＬの場合に
は、トランジスタ２及び５はオンになり、トランジスタ
１及び４はオフとなる。トランジスタ１及び４がオフと
なった直後の出力信号Ｑ１は不定となり、そのゲートに
出力信号Ｑ１が与えられているトランジスタ６の導通状
態も不定となるが、トランジスタ５の電流駆動能力はト
ランジスタ６のそれに比して充分大きく設計されている
ため、トランジスタ６の導通状態に拘らず、出力信号０
１はＬとなる。この結果、出力信号互、がそのゲートに
与えられているトランジスタ３はオンとなり、出力信号
ＱｌはＨが確定する。更に、出力信号Ｑｌがそのゲーｌ
〜に与えられているトランジスタ６はオフとなり出力信
号ζ１のＬが確定する。
は、トランジスタ２及び５はオンになり、トランジスタ
１及び４はオフとなる。トランジスタ１及び４がオフと
なった直後の出力信号Ｑ１は不定となり、そのゲートに
出力信号Ｑ１が与えられているトランジスタ６の導通状
態も不定となるが、トランジスタ５の電流駆動能力はト
ランジスタ６のそれに比して充分大きく設計されている
ため、トランジスタ６の導通状態に拘らず、出力信号０
１はＬとなる。この結果、出力信号互、がそのゲートに
与えられているトランジスタ３はオンとなり、出力信号
ＱｌはＨが確定する。更に、出力信号Ｑｌがそのゲーｌ
〜に与えられているトランジスタ６はオフとなり出力信
号ζ１のＬが確定する。
次に、入力信号Ａ及びＢが夫々Ｌ及びＨの場合には、ト
ランジスタ１及び４がオンになり、トランジスタ２及び
５がオフとなる。トランジスタ２及び５がオフとなった
直後の出力信号Ｑ１は不定となり、そのゲートに出力信
号Ｑ１が与えられているトランジスタ６の導通状態も不
定となるがトランジスタ４の電流駆動能力はトランジス
タ６のそれに比して充分大きく設計されているため、ト
ランジスタ６の導通状態に拘らず、出力信号Ｑ１はＬと
なる。この結果、出力信号Ｑ１がそのゲートに与えられ
るトランジスタ３はオンとなり、出力信号ＱｌはＨが確
定する。更に、出力信号Ｑ１がそのゲートに与えられて
いるトランジスタ６はオフとなり出力信号Ｑ１のしが確
定する。
ランジスタ１及び４がオンになり、トランジスタ２及び
５がオフとなる。トランジスタ２及び５がオフとなった
直後の出力信号Ｑ１は不定となり、そのゲートに出力信
号Ｑ１が与えられているトランジスタ６の導通状態も不
定となるがトランジスタ４の電流駆動能力はトランジス
タ６のそれに比して充分大きく設計されているため、ト
ランジスタ６の導通状態に拘らず、出力信号Ｑ１はＬと
なる。この結果、出力信号Ｑ１がそのゲートに与えられ
るトランジスタ３はオンとなり、出力信号ＱｌはＨが確
定する。更に、出力信号Ｑ１がそのゲートに与えられて
いるトランジスタ６はオフとなり出力信号Ｑ１のしが確
定する。
最後に、入力信号Ａ及びＢが共にＬの場合には、トラン
ジスタ４及び５はいずれもオンになり、トランジスタ１
及び２は共にオフとなる。トランジスタ１及び２がオフ
となった直後の出力信号Ｑ１は不定となり、そのゲート
に出力信号Ｑ１が与えられているトランジスタ６の導通
状態も不定となるが、トランジスタ４及び５の電流駆動
能力はトランジスタ６のそれに比して充分大きく設計さ
れているため、トランジスタ６の導通状態に拘らず、出
力信号Ｑ１はＬどなる。この出力信号ζｌがそのゲート
に与えられているトランジスタ３はオンとなり、出力信
号Ｑ１はＨが確定する。更に、出力信号Ｑｌがそのゲー
トに与えられているトランジスタ６はオフとなり、出力
信号（１のしが確定する。
ジスタ４及び５はいずれもオンになり、トランジスタ１
及び２は共にオフとなる。トランジスタ１及び２がオフ
となった直後の出力信号Ｑ１は不定となり、そのゲート
に出力信号Ｑ１が与えられているトランジスタ６の導通
状態も不定となるが、トランジスタ４及び５の電流駆動
能力はトランジスタ６のそれに比して充分大きく設計さ
れているため、トランジスタ６の導通状態に拘らず、出
力信号Ｑ１はＬどなる。この出力信号ζｌがそのゲート
に与えられているトランジスタ３はオンとなり、出力信
号Ｑ１はＨが確定する。更に、出力信号Ｑｌがそのゲー
トに与えられているトランジスタ６はオフとなり、出力
信号（１のしが確定する。
信号のし及びＨを夫々論理「０」及び「１」に対応させ
て、以上の動作の真理値表を第４図に示す、第４図にお
いて、出力信号Ｑ１は入力信号Ａ及びＢのＮＡＮＤ、入
力信号Ｋ及び百のＯＲを表わし、出力信号Ｑ１は入力信
号Ａ及びＢのＡＮＤ、入力信号Ｋ及び百のＮＯＲを表し
ている。また、その出力信号の振幅は電源ＶＤＤの電源
振幅を有し、電源ＶＤＤ３の電源振幅を有する信号Ａ及
びＢが電源ＶＤＤの電源振幅を有する信号Ｑ＋及びＱｌ
に変換されることになる。
て、以上の動作の真理値表を第４図に示す、第４図にお
いて、出力信号Ｑ１は入力信号Ａ及びＢのＮＡＮＤ、入
力信号Ｋ及び百のＯＲを表わし、出力信号Ｑ１は入力信
号Ａ及びＢのＡＮＤ、入力信号Ｋ及び百のＮＯＲを表し
ている。また、その出力信号の振幅は電源ＶＤＤの電源
振幅を有し、電源ＶＤＤ３の電源振幅を有する信号Ａ及
びＢが電源ＶＤＤの電源振幅を有する信号Ｑ＋及びＱｌ
に変換されることになる。
次に、本発明の第２の実施例について、第２図の回路図
を参照して説明する。この回路は、第１の実施例回路に
おけるＰチャネルＭＯ３）−ランジスタ３（６）とＮチ
ャネルＭＯＳトランジスタ１゜２（４，５）を電源ＶＤ
Ｄ側と接地側とで入れ換えた構成となっている。即ち、
電源ＶＤＤと信号Ｑ２の出力端との間にＰチャネルトラ
ンジスタ１１゜１２を直列接続し、信号Ｑ２の出力端と
接地との間にＮチャネルＭＯＳトランジスタ１３を接続
しており、電源ＶＤＤと信号Ｑ２の出力端との間にＰチ
ャネルＭＯＳトランジスタ１４．１５を並列接続し、信
号Ｑ２の出力端と接地との間にＮチャネルＭＯＳトラン
ジスタ１６を接続しである。また、ＰチャネルＭＯＳト
ランジスタ１１．１２及び１４．１５の電流駆動能力は
ＮチャネルＭＯＳトランジスタ１３及び１６のそれに比
して充分大きく設計されている。
を参照して説明する。この回路は、第１の実施例回路に
おけるＰチャネルＭＯ３）−ランジスタ３（６）とＮチ
ャネルＭＯＳトランジスタ１゜２（４，５）を電源ＶＤ
Ｄ側と接地側とで入れ換えた構成となっている。即ち、
電源ＶＤＤと信号Ｑ２の出力端との間にＰチャネルトラ
ンジスタ１１゜１２を直列接続し、信号Ｑ２の出力端と
接地との間にＮチャネルＭＯＳトランジスタ１３を接続
しており、電源ＶＤＤと信号Ｑ２の出力端との間にＰチ
ャネルＭＯＳトランジスタ１４．１５を並列接続し、信
号Ｑ２の出力端と接地との間にＮチャネルＭＯＳトラン
ジスタ１６を接続しである。また、ＰチャネルＭＯＳト
ランジスタ１１．１２及び１４．１５の電流駆動能力は
ＮチャネルＭＯＳトランジスタ１３及び１６のそれに比
して充分大きく設計されている。
本実施例において、入力信号Ａ及びＢが共にＨの場合に
は、トランジスタ１４及び１５がオンになり、トランジ
スタ１１及び１２がオフとなる。
は、トランジスタ１４及び１５がオンになり、トランジ
スタ１１及び１２がオフとなる。
この結果、出力信号Ｑ２はＨとなる。更に、出力信号Ｑ
２がそのゲートに与えられているトランジスタ１３がオ
ンとなるため、出力信号Ｑ２がＬどなる。
２がそのゲートに与えられているトランジスタ１３がオ
ンとなるため、出力信号Ｑ２がＬどなる。
同様にして、入力信号Ａ及びＢが夫々Ｈ及びＬの場合に
は、トランジスタ１２及び１４がオンになり、トランジ
スタ１１及び１５がオフとなる。
は、トランジスタ１２及び１４がオンになり、トランジ
スタ１１及び１５がオフとなる。
この結果、出力信号Ｑ２はＨとなる。更に、出力信号Ｑ
２がそのゲートに与えられているトランジスタ１３がオ
ンとなるため、出力信号Ｑ２がＬとなる。
２がそのゲートに与えられているトランジスタ１３がオ
ンとなるため、出力信号Ｑ２がＬとなる。
次に、入力信号Ａ及びＢが夫々Ｌ及びＨの場合には、ト
ランジスタ１１及び１５がオンになり、トランジスタ１
２及び１４がオフとなる。この結果、出力信号Ｑ２はＨ
となる。更に、出力信号Ｑ２がそのゲートに与えられて
いるトランジスタ１３がオンとなるため、出力信号Ｑ２
がＬどなる。
ランジスタ１１及び１５がオンになり、トランジスタ１
２及び１４がオフとなる。この結果、出力信号Ｑ２はＨ
となる。更に、出力信号Ｑ２がそのゲートに与えられて
いるトランジスタ１３がオンとなるため、出力信号Ｑ２
がＬどなる。
最後に、入力信号Ａ及びＢが共にＬのとき、トランジス
タ１１及び１２が共にオンになり、トランジスタ１４及
び１５が共にオフとなる。この結果、出力信号Ｑ２はＨ
となる。更に、出力信号Ｑ２がそのゲートに与えられて
いるトランジスタ１６がオンとなるため、出力信号Ｑ２
がＬどなる。
タ１１及び１２が共にオンになり、トランジスタ１４及
び１５が共にオフとなる。この結果、出力信号Ｑ２はＨ
となる。更に、出力信号Ｑ２がそのゲートに与えられて
いるトランジスタ１６がオンとなるため、出力信号Ｑ２
がＬどなる。
信号のし及びＨを夫々論理「０」及び「１」に対応させ
て、第２の実施例回路の動作の真理値表を第５図に示す
。第５図において、出力信号Ｑ２は入力信号Ａ及びＢの
Ｎ０Ｒ１入力信号Ａ及びＢのＡＮＤを表し、出力信号Ｑ
２は入力信号Ａ及びＢのＯＲを表し、入力信号λ及び百
のＮＡＮＤを表している。また、その出力信号の振幅は
電源ＶＤＤの電源振幅を有し、電源ＶＤＤ３の電源振幅
を有する信号Ａ及びＢが電源ＶＤＤの電源振幅を有する
信号Ｑ２及びＱ２に変換されることとなる。
て、第２の実施例回路の動作の真理値表を第５図に示す
。第５図において、出力信号Ｑ２は入力信号Ａ及びＢの
Ｎ０Ｒ１入力信号Ａ及びＢのＡＮＤを表し、出力信号Ｑ
２は入力信号Ａ及びＢのＯＲを表し、入力信号λ及び百
のＮＡＮＤを表している。また、その出力信号の振幅は
電源ＶＤＤの電源振幅を有し、電源ＶＤＤ３の電源振幅
を有する信号Ａ及びＢが電源ＶＤＤの電源振幅を有する
信号Ｑ２及びＱ２に変換されることとなる。
以上、第１及び第２の実施例回路では入力信号として信
号Ａ及びＢの２人力としているが、３人力以上の回路に
拡張することも容易にできる。即ち、第１の実施例回路
においては、トランジスタ１及び２の直列接続されたト
ランジスタ群並びにトランジスタ４及び５の並列接続さ
れたトランジスタ群を夫々入力信号分だけ増設すればよ
い。また、第２の実施例回路においては、トランジスタ
１１及び１２の直列接続されたトランジスタ群並びにト
ランジスタ１４及び１５の並列接続されたトランジスタ
群を夫々入力信号分だけ増設すればよい。また、出力信
号Ｑ１及びＱ２のＨを供給する電源ＶＤＤを電源ＶＤＤ
１に、出力信号ζｌ、ζ２のＨを供給する電源■ＤＤを
電源ＶＤＤ２に置き換えることにより、２系統の異なる
信号振幅を有する回路との連結も同時に行うことができ
る。
号Ａ及びＢの２人力としているが、３人力以上の回路に
拡張することも容易にできる。即ち、第１の実施例回路
においては、トランジスタ１及び２の直列接続されたト
ランジスタ群並びにトランジスタ４及び５の並列接続さ
れたトランジスタ群を夫々入力信号分だけ増設すればよ
い。また、第２の実施例回路においては、トランジスタ
１１及び１２の直列接続されたトランジスタ群並びにト
ランジスタ１４及び１５の並列接続されたトランジスタ
群を夫々入力信号分だけ増設すればよい。また、出力信
号Ｑ１及びＱ２のＨを供給する電源ＶＤＤを電源ＶＤＤ
１に、出力信号ζｌ、ζ２のＨを供給する電源■ＤＤを
電源ＶＤＤ２に置き換えることにより、２系統の異なる
信号振幅を有する回路との連結も同時に行うことができ
る。
［発明の効果］
以上説明したように本発明は、レベルシフト回路にＮＯ
Ｒ，ＯＲ又はＮＡＮＤ、ＡＮＤの論理演算機能を持たせ
たため、レベルシフト動作と同時に論理演算も行うこと
ができ、従来のレベルシフト回路を用いる場合には論理
演算とレベルシフト動作を分離して行なう必要があるの
に対し、これを同時に処理するため、動作の高速化を図
ることができるという効果を有する。
Ｒ，ＯＲ又はＮＡＮＤ、ＡＮＤの論理演算機能を持たせ
たため、レベルシフト動作と同時に論理演算も行うこと
ができ、従来のレベルシフト回路を用いる場合には論理
演算とレベルシフト動作を分離して行なう必要があるの
に対し、これを同時に処理するため、動作の高速化を図
ることができるという効果を有する。
第１図は本発明の第１の実施例に係るレベルシフト回路
の回路図、第２図は本発明の第２の実施例に係るレベル
シフト回路の回路図、第３図は従来のレベルシフト回路
の回路図、第４図は前記第１の実施例に係るレベルシフ
ト回路の真理値表を示す図、第５図は前記第２の実施例
に係るレベルシフト回路の真理値表を示す図である。 １．２，４．５，１３，１６，２１，２３；Ｎチャネル
ＭＯＳトランジスタ、３，６．１１，１２．１４，１５
，２２，２４．ＰチャネルＭＯＳトランジスタ、Ａ、Ａ
、Ｂ、Ｂ；入力信号、Ｑ。 Ｑ、Ｑｌ、Ｑｔ 、Ｑ２ 、Ｑ２ ：出力信号、ＶＤＤ
ＩＶＤＤＩ ＋ ＶＤＤ２ ：電源 第１図
の回路図、第２図は本発明の第２の実施例に係るレベル
シフト回路の回路図、第３図は従来のレベルシフト回路
の回路図、第４図は前記第１の実施例に係るレベルシフ
ト回路の真理値表を示す図、第５図は前記第２の実施例
に係るレベルシフト回路の真理値表を示す図である。 １．２，４．５，１３，１６，２１，２３；Ｎチャネル
ＭＯＳトランジスタ、３，６．１１，１２．１４，１５
，２２，２４．ＰチャネルＭＯＳトランジスタ、Ａ、Ａ
、Ｂ、Ｂ；入力信号、Ｑ。 Ｑ、Ｑｌ、Ｑｔ 、Ｑ２ 、Ｑ２ ：出力信号、ＶＤＤ
ＩＶＤＤＩ ＋ ＶＤＤ２ ：電源 第１図
Claims (1)
- （１）そのソースが第１の電源側に接続されそのドレイ
ンが第１の出力端に接続されそのゲートが第２の出力端
に接続された第１極性の第１のＭＯＳトランジスタと、
そのソースが第１の電源側に接続されそのドレインが第
２の出力端に接続されそのゲートが第１の出力端に接続
された第１極性の第２のＭＯＳトランジスタと、前記第
１のＭＯＳトランジスタのドレインと第２の電源側との
間に直列に接続された第２極性の複数個の第３のＭＯＳ
トランジスタと、前記第２のＭＯＳトランジスタのドレ
インと第２の電源側との間に並列に接続された第２極性
の複数個の第４のＭＯＳトランジスタとを有し、前記第
３のＭＯＳトランジスタのゲートと前記第４のＭＯＳト
ランジスタのゲートとには相互に反転関係にある信号を
入力させることを特徴とするレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334989A JPH02180426A (ja) | 1988-12-30 | 1988-12-30 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334989A JPH02180426A (ja) | 1988-12-30 | 1988-12-30 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02180426A true JPH02180426A (ja) | 1990-07-13 |
Family
ID=18283483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63334989A Pending JPH02180426A (ja) | 1988-12-30 | 1988-12-30 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02180426A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04145720A (ja) * | 1990-10-08 | 1992-05-19 | Nec Ic Microcomput Syst Ltd | 論理回路 |
| WO2002051006A1 (de) * | 2000-12-20 | 2002-06-27 | Infineon Technologies Ag | Schaltungsanordnung zur pegelerhöhung, insbesondere zum ansteuern einer programmierbaren verbindung |
| JP2006093748A (ja) * | 2004-09-16 | 2006-04-06 | Renesas Technology Corp | 半導体集積回路装置のタイミング制御回路 |
| JP2014179777A (ja) * | 2013-03-14 | 2014-09-25 | Renesas Sp Drivers Inc | 出力回路、選択回路、ゲートドライバ回路、表示装置及びマトリクス型装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4959562A (ja) * | 1972-10-05 | 1974-06-10 | ||
| JPS5795726A (en) * | 1981-09-11 | 1982-06-14 | Toshiba Corp | Voltage level shift circuit |
| JPH02128514A (ja) * | 1988-11-08 | 1990-05-16 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
-
1988
- 1988-12-30 JP JP63334989A patent/JPH02180426A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4959562A (ja) * | 1972-10-05 | 1974-06-10 | ||
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| JPH02128514A (ja) * | 1988-11-08 | 1990-05-16 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04145720A (ja) * | 1990-10-08 | 1992-05-19 | Nec Ic Microcomput Syst Ltd | 論理回路 |
| WO2002051006A1 (de) * | 2000-12-20 | 2002-06-27 | Infineon Technologies Ag | Schaltungsanordnung zur pegelerhöhung, insbesondere zum ansteuern einer programmierbaren verbindung |
| US6856186B2 (en) | 2000-12-20 | 2005-02-15 | Infineon Technologies Ag | Circuit configuration for level boosting, in particular for driving a programmable link |
| JP2006093748A (ja) * | 2004-09-16 | 2006-04-06 | Renesas Technology Corp | 半導体集積回路装置のタイミング制御回路 |
| JP4642417B2 (ja) * | 2004-09-16 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP2014179777A (ja) * | 2013-03-14 | 2014-09-25 | Renesas Sp Drivers Inc | 出力回路、選択回路、ゲートドライバ回路、表示装置及びマトリクス型装置 |
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