JPH02180426A - レベルシフト回路 - Google Patents

レベルシフト回路

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JPH02180426A
JPH02180426A JP63334989A JP33498988A JPH02180426A JP H02180426 A JPH02180426 A JP H02180426A JP 63334989 A JP63334989 A JP 63334989A JP 33498988 A JP33498988 A JP 33498988A JP H02180426 A JPH02180426 A JP H02180426A
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JP
Japan
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transistor
transistors
gate
power supply
drain
Prior art date
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Application number
JP63334989A
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English (en)
Inventor
Yasushi Ozaki
靖 尾崎
Makoto Yoshida
誠 吉田
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明はレベルシフト回路に関し、特に、論理演算機能
を有するレベルシフト回路に関する。
[従来の技術] 第3図は従来のこの種のレベルシフト回路を示す回路図
である。PチャネルMOSトランジスタ22及びPチャ
ネルMO3トランジスタ24のソースは夫々電源VDD
I及び電源■DD2に接続され、トランジスタ22のゲ
ートはトランジスタ24のドレインに、トランジスタ2
4のゲートはトランジスタ22のドレインに接続されて
いる。NチャネルMOSトランジスタ21のゲートには
信号Aが入力され、そのドレインはトランジスタ22の
ドレイン及びトランジスタ24のゲートに接続されてお
り、そのソースは接地されている。また、NチャネルM
OSトランジスタ23のゲートには信号Aとは逆相の信
号Aが入力され、そのドレインはトランジスタ24のド
レイン及びトランジスタ22のゲートに接続され、その
ソースは接地されている。そして、トランジスタ22の
ドレイン、トランジスタ24のゲート及びトランジスタ
21のドレインには信号Qが現われ、トランジスタ22
のゲート、トランジスタ24のドレイン及びトランジス
タ23のドレインには信号Qが現れる。
また、トランジスタ21.23の電流駆動能力はトラン
ジスタ22.24のそれに比して充分大きく設計されて
いる。更に、信号A、Aは電源VDD3(図示せず)で
動作する回路の出力信号であり、その振幅は電源VDD
3の電圧と同一で、NチャネルMOS)−ランジスタの
スレッショルド電圧(以下、VTNという)よりも高い
電圧である。
いま、信号Aがハイ(H;即ち、電源VDD3の電源電
位)となれば、信号Aはロウ(L;即ち、接地電位)と
なり、トランジスタ21及びトランジスタ23は夫々導
通及び非導通状態となる。この結果、出力可はLとなり
、これがゲートに与えられるトランジスタ24は導通し
、出力Qは電源■DD2の電位まで引き上げられる。こ
こで、V oDl< V DI)2 + [Pチャネル
MOS)−ランジスタのスレッショルド電圧(以下、v
TPという)]であれば、トランジスタ22は非導通状
態となり、出力Qは接地電位となる。また、V DDI
 ) V [)D2+VTPであれば、トランジスタ2
2は弱電流領域で導通状態となるが、トランジスタ21
.の電流駆動能力はトランジスタ22のそれに比して充
分大きく設計しであるため、出力Qは略々接地電位とな
る。
一方、信号AがLどなれば信号AはHとなり、トランジ
スタ21及びトランジスタ23は夫々非導通及び導通状
態となる。この結果、出力QはLとなり、これがゲート
に与えられるトランジスタ22は導通し、出力ζは電源
VDD1の電位まで引き上げられる。ここで、V DD
2 (V DD I + V 7pであれば、トランジ
スタ24は非導通状態となり、出力Qは接地電位となる
。また、V DD2 > V DD I+VTPであれ
ば、トランジスタ24は弱電流領域で導通状態となるが
、トランジスタ23の電流駆動能力はトランジスタ24
のそれに比して充分大きく設計しであるため出力Qは略
々接地電位となる。
このようにして、電源■DD3の電源振幅を有する信号
Aは電源VDDIの電源振幅を有する信号Qと電源VD
D2の電源振幅を有する信号Qに変換され、電源VDD
3の回路と電源VDDIの回路の信号の連結、又は電源
VDD3の回路と電源VDD2の回路の信号の連結がな
されている。
[発明が解決しようとす・る課題] しかしながら、前述した従来のレベルシフト回路は、レ
ベルシフト機能しか有していないので、論理機能をもた
せるためには、別途論理ゲートを設置しなければならず
、また、論理演算とレベルシフト動作を別々に行うため
、動作遅延の一因となるという問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
論理演算機能を有するレベルシフト回路を提供すること
を目的とする。
[課題を解決するための手段] 本発明に係るレベルシフト回路は、そのソースが第1の
電源側に接続されそのドレインが第1の出力端に接続さ
れそのゲートが第2の出力端に接続された第1極性の第
1のMOSトランジスタと、そのソースが第1の電源側
に接続されそのドレインが第2の出力端に接続されその
ゲートが第1の出力端に接続された第1極性の第2のM
OSトランジスタと、前記第1のMOSトランジスタの
ドレインと第2の電源側との間に直列に接続された第2
極性の複数個の第3のMOSトランジスタと、前記第2
のMOSトランジスタのドレインと第2の電源側との間
に並列に接続された第2極性の複数個の第4のMOSト
ランジスタとを有し、前記第3のMOSトランジスタの
ゲートと前記第4のMOSトランジスタのゲートとには
相互に反転関係にある信号を入力させることを特徴とす
る。
[作用] 本発明においては、第1極性の第1のMOSトランジス
タ及び複数の第2極性の第3のMOSトランジスタから
NAND (NOR)ゲートが構成され、第1極性の第
2のMOSトランジスタ及び複数の第2極性の第4のM
OSトランジスタからNOR(NAND)ゲートが構成
される。しかも、第1のMOSトランジスタのゲートに
はNOR(NAND)ゲートの出力が与えられ、第2の
MOSトランジスタのゲートにはNAND (NOR)
ゲートの出力が与えられ、そのNANDゲート及びNO
Rゲートに入力される信号は相互に反転の相補的関係に
あるため、NANDゲートの出力とNORゲートの出力
も相補的関係を有する。このため、第3のMOSトラン
ジスタが全てオンとなる場合は、第1のMOSトランジ
スタが、また、第4のMOSトランジスタが全てオンと
なる場合には第2のMOSトランジスタがオフとなる。
従って、本発明に係るレベルシフト回路は、レベルシフ
トの完全相補型MOSトランジスタ動作を行うことがで
き、前記NAND及びNORゲートの出力には、第1の
電源と第2の電源の電位差を振幅とする信号が出力され
ることとなる。
[実施例] 次に、本発明の実施例について添付の図面を参照して説
明する。
第1図は本発明の第1の実施例回路を示す回路図である
。PチャネルMOSトランジスタ3及びPチャネルMO
S)−ランジスタロのソースは夫々電源VDDに接続さ
れ、トランジスタ3のゲートはトランジスタ6のドレイ
ンに、また、トランジスタ6のゲートはトランジスタ3
のドレインに接続されている。NチャネルMOSトラン
ジスタ2のドレインはトランジスタ3のドレイン及びト
ランジスタ6のゲートに接続され、その接続点には出力
信号Q+が現れる。また、トランジスタ2のゲートには
他の電源VDDB(図示せず)の電源振幅を有する入力
信号Aが入力されている。トランジスタ1のソースは接
地され、そのドレインはトランジスタ2のソースに接続
されており、そのゲートには他の電源VDD3の電源振
幅を有する入力信号Bが入力されている。また、トラン
ジスタ4及び5はいずれもソースが接地され、そのドレ
インが共にトランジスタ6のドレイン及びトランジスタ
3のゲートに接続されており、その接続点には出力可1
が現れる。更に、トランジスタ4及び5のゲートには夫
々入力信号A及びBの逆相の反転信号λ及び百が入力さ
れている。
ここで、トランジスタ1,2.4及び5の相互コンダク
タンスgmはトランジスタ3及び6のそれに比して充分
大きくとられ、電流駆動能力が大きくなるように設計さ
れている。
次に、このように構成された第1の実施例回路の動作に
ついて説明する。
入力信号A及びBが共にHの場合には、トランジスタ1
及び2はいずれもオンになり、入力信号A及びBは共に
してあるから、トランジスタ4及び5は共にオフとなる
。トランジスタ4及び5がオフとなった直後の出力信号
Q1は不定となり、そのゲートに出力信号Q1が与えら
れるトランジスタ3の導通状態も不定となるが、トラン
ジスタ1及び2の電流駆動能力はトランジスタ3のそれ
に比して充分大きく設計されているため、トランジスタ
3の導通状態に拘らず出力信号Q1はLどなる。この結
果、出力信号Q1がそのゲートに与えられているトラン
ジスタ6はオンとなり出力信号ζlは電源■DDの電源
電位まで上昇し、Hが確定する。更に、出力信号ζ1が
そのゲートに与えられるトランジスタ3はオフとなり出
力信号Q1は接地電位まで引き下げられ、Lが確定する
同様にして、入力信号A及びBが夫々H及びLの場合に
は、トランジスタ2及び5はオンになり、トランジスタ
1及び4はオフとなる。トランジスタ1及び4がオフと
なった直後の出力信号Q1は不定となり、そのゲートに
出力信号Q1が与えられているトランジスタ6の導通状
態も不定となるが、トランジスタ5の電流駆動能力はト
ランジスタ6のそれに比して充分大きく設計されている
ため、トランジスタ6の導通状態に拘らず、出力信号0
1はLとなる。この結果、出力信号互、がそのゲートに
与えられているトランジスタ3はオンとなり、出力信号
QlはHが確定する。更に、出力信号Qlがそのゲーl
〜に与えられているトランジスタ6はオフとなり出力信
号ζ1のLが確定する。
次に、入力信号A及びBが夫々L及びHの場合には、ト
ランジスタ1及び4がオンになり、トランジスタ2及び
5がオフとなる。トランジスタ2及び5がオフとなった
直後の出力信号Q1は不定となり、そのゲートに出力信
号Q1が与えられているトランジスタ6の導通状態も不
定となるがトランジスタ4の電流駆動能力はトランジス
タ6のそれに比して充分大きく設計されているため、ト
ランジスタ6の導通状態に拘らず、出力信号Q1はLと
なる。この結果、出力信号Q1がそのゲートに与えられ
るトランジスタ3はオンとなり、出力信号QlはHが確
定する。更に、出力信号Q1がそのゲートに与えられて
いるトランジスタ6はオフとなり出力信号Q1のしが確
定する。
最後に、入力信号A及びBが共にLの場合には、トラン
ジスタ4及び5はいずれもオンになり、トランジスタ1
及び2は共にオフとなる。トランジスタ1及び2がオフ
となった直後の出力信号Q1は不定となり、そのゲート
に出力信号Q1が与えられているトランジスタ6の導通
状態も不定となるが、トランジスタ4及び5の電流駆動
能力はトランジスタ6のそれに比して充分大きく設計さ
れているため、トランジスタ6の導通状態に拘らず、出
力信号Q1はLどなる。この出力信号ζlがそのゲート
に与えられているトランジスタ3はオンとなり、出力信
号Q1はHが確定する。更に、出力信号Qlがそのゲー
トに与えられているトランジスタ6はオフとなり、出力
信号(1のしが確定する。
信号のし及びHを夫々論理「0」及び「1」に対応させ
て、以上の動作の真理値表を第4図に示す、第4図にお
いて、出力信号Q1は入力信号A及びBのNAND、入
力信号K及び百のORを表わし、出力信号Q1は入力信
号A及びBのAND、入力信号K及び百のNORを表し
ている。また、その出力信号の振幅は電源VDDの電源
振幅を有し、電源VDD3の電源振幅を有する信号A及
びBが電源VDDの電源振幅を有する信号Q+及びQl
に変換されることになる。
次に、本発明の第2の実施例について、第2図の回路図
を参照して説明する。この回路は、第1の実施例回路に
おけるPチャネルMO3)−ランジスタ3(6)とNチ
ャネルMOSトランジスタ1゜2(4,5)を電源VD
D側と接地側とで入れ換えた構成となっている。即ち、
電源VDDと信号Q2の出力端との間にPチャネルトラ
ンジスタ11゜12を直列接続し、信号Q2の出力端と
接地との間にNチャネルMOSトランジスタ13を接続
しており、電源VDDと信号Q2の出力端との間にPチ
ャネルMOSトランジスタ14.15を並列接続し、信
号Q2の出力端と接地との間にNチャネルMOSトラン
ジスタ16を接続しである。また、PチャネルMOSト
ランジスタ11.12及び14.15の電流駆動能力は
NチャネルMOSトランジスタ13及び16のそれに比
して充分大きく設計されている。
本実施例において、入力信号A及びBが共にHの場合に
は、トランジスタ14及び15がオンになり、トランジ
スタ11及び12がオフとなる。
この結果、出力信号Q2はHとなる。更に、出力信号Q
2がそのゲートに与えられているトランジスタ13がオ
ンとなるため、出力信号Q2がLどなる。
同様にして、入力信号A及びBが夫々H及びLの場合に
は、トランジスタ12及び14がオンになり、トランジ
スタ11及び15がオフとなる。
この結果、出力信号Q2はHとなる。更に、出力信号Q
2がそのゲートに与えられているトランジスタ13がオ
ンとなるため、出力信号Q2がLとなる。
次に、入力信号A及びBが夫々L及びHの場合には、ト
ランジスタ11及び15がオンになり、トランジスタ1
2及び14がオフとなる。この結果、出力信号Q2はH
となる。更に、出力信号Q2がそのゲートに与えられて
いるトランジスタ13がオンとなるため、出力信号Q2
がLどなる。
最後に、入力信号A及びBが共にLのとき、トランジス
タ11及び12が共にオンになり、トランジスタ14及
び15が共にオフとなる。この結果、出力信号Q2はH
となる。更に、出力信号Q2がそのゲートに与えられて
いるトランジスタ16がオンとなるため、出力信号Q2
がLどなる。
信号のし及びHを夫々論理「0」及び「1」に対応させ
て、第2の実施例回路の動作の真理値表を第5図に示す
。第5図において、出力信号Q2は入力信号A及びBの
N0R1入力信号A及びBのANDを表し、出力信号Q
2は入力信号A及びBのORを表し、入力信号λ及び百
のNANDを表している。また、その出力信号の振幅は
電源VDDの電源振幅を有し、電源VDD3の電源振幅
を有する信号A及びBが電源VDDの電源振幅を有する
信号Q2及びQ2に変換されることとなる。
以上、第1及び第2の実施例回路では入力信号として信
号A及びBの2人力としているが、3人力以上の回路に
拡張することも容易にできる。即ち、第1の実施例回路
においては、トランジスタ1及び2の直列接続されたト
ランジスタ群並びにトランジスタ4及び5の並列接続さ
れたトランジスタ群を夫々入力信号分だけ増設すればよ
い。また、第2の実施例回路においては、トランジスタ
11及び12の直列接続されたトランジスタ群並びにト
ランジスタ14及び15の並列接続されたトランジスタ
群を夫々入力信号分だけ増設すればよい。また、出力信
号Q1及びQ2のHを供給する電源VDDを電源VDD
1に、出力信号ζl、ζ2のHを供給する電源■DDを
電源VDD2に置き換えることにより、2系統の異なる
信号振幅を有する回路との連結も同時に行うことができ
る。
[発明の効果] 以上説明したように本発明は、レベルシフト回路にNO
R,OR又はNAND、ANDの論理演算機能を持たせ
たため、レベルシフト動作と同時に論理演算も行うこと
ができ、従来のレベルシフト回路を用いる場合には論理
演算とレベルシフト動作を分離して行なう必要があるの
に対し、これを同時に処理するため、動作の高速化を図
ることができるという効果を有する。
【図面の簡単な説明】
第1図は本発明の第1の実施例に係るレベルシフト回路
の回路図、第2図は本発明の第2の実施例に係るレベル
シフト回路の回路図、第3図は従来のレベルシフト回路
の回路図、第4図は前記第1の実施例に係るレベルシフ
ト回路の真理値表を示す図、第5図は前記第2の実施例
に係るレベルシフト回路の真理値表を示す図である。 1.2,4.5,13,16,21,23;Nチャネル
MOSトランジスタ、3,6.11,12.14,15
,22,24.PチャネルMOSトランジスタ、A、A
、B、B;入力信号、Q。 Q、Ql、Qt 、Q2 、Q2 :出力信号、VDD
IVDDI + VDD2 :電源 第1図

Claims (1)

    【特許請求の範囲】
  1. (1)そのソースが第1の電源側に接続されそのドレイ
    ンが第1の出力端に接続されそのゲートが第2の出力端
    に接続された第1極性の第1のMOSトランジスタと、
    そのソースが第1の電源側に接続されそのドレインが第
    2の出力端に接続されそのゲートが第1の出力端に接続
    された第1極性の第2のMOSトランジスタと、前記第
    1のMOSトランジスタのドレインと第2の電源側との
    間に直列に接続された第2極性の複数個の第3のMOS
    トランジスタと、前記第2のMOSトランジスタのドレ
    インと第2の電源側との間に並列に接続された第2極性
    の複数個の第4のMOSトランジスタとを有し、前記第
    3のMOSトランジスタのゲートと前記第4のMOSト
    ランジスタのゲートとには相互に反転関係にある信号を
    入力させることを特徴とするレベルシフト回路。
JP63334989A 1988-12-30 1988-12-30 レベルシフト回路 Pending JPH02180426A (ja)

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JP63334989A JPH02180426A (ja) 1988-12-30 1988-12-30 レベルシフト回路

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04145720A (ja) * 1990-10-08 1992-05-19 Nec Ic Microcomput Syst Ltd 論理回路
WO2002051006A1 (de) * 2000-12-20 2002-06-27 Infineon Technologies Ag Schaltungsanordnung zur pegelerhöhung, insbesondere zum ansteuern einer programmierbaren verbindung
JP2006093748A (ja) * 2004-09-16 2006-04-06 Renesas Technology Corp 半導体集積回路装置のタイミング制御回路
JP2014179777A (ja) * 2013-03-14 2014-09-25 Renesas Sp Drivers Inc 出力回路、選択回路、ゲートドライバ回路、表示装置及びマトリクス型装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4959562A (ja) * 1972-10-05 1974-06-10
JPS5795726A (en) * 1981-09-11 1982-06-14 Toshiba Corp Voltage level shift circuit
JPH02128514A (ja) * 1988-11-08 1990-05-16 Nec Ic Microcomput Syst Ltd 半導体集積回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4959562A (ja) * 1972-10-05 1974-06-10
JPS5795726A (en) * 1981-09-11 1982-06-14 Toshiba Corp Voltage level shift circuit
JPH02128514A (ja) * 1988-11-08 1990-05-16 Nec Ic Microcomput Syst Ltd 半導体集積回路

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04145720A (ja) * 1990-10-08 1992-05-19 Nec Ic Microcomput Syst Ltd 論理回路
WO2002051006A1 (de) * 2000-12-20 2002-06-27 Infineon Technologies Ag Schaltungsanordnung zur pegelerhöhung, insbesondere zum ansteuern einer programmierbaren verbindung
US6856186B2 (en) 2000-12-20 2005-02-15 Infineon Technologies Ag Circuit configuration for level boosting, in particular for driving a programmable link
JP2006093748A (ja) * 2004-09-16 2006-04-06 Renesas Technology Corp 半導体集積回路装置のタイミング制御回路
JP4642417B2 (ja) * 2004-09-16 2011-03-02 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP2014179777A (ja) * 2013-03-14 2014-09-25 Renesas Sp Drivers Inc 出力回路、選択回路、ゲートドライバ回路、表示装置及びマトリクス型装置

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