JPH02128514A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02128514A JPH02128514A JP63283328A JP28332888A JPH02128514A JP H02128514 A JPH02128514 A JP H02128514A JP 63283328 A JP63283328 A JP 63283328A JP 28332888 A JP28332888 A JP 28332888A JP H02128514 A JPH02128514 A JP H02128514A
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- Japan
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- turned
- low level
- semiconductor integrated
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000010586 diagram Methods 0.000 description 9
- 230000015654 memory Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Dram (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路、特に、デコーダとレベルシフ
タとを組合せた半導体集積回路に関する。
タとを組合せた半導体集積回路に関する。
レベルシフタはデコーダと接続させて使用されることが
多く、電気的に書き込みおよび消去可能な不揮発性半導
体メモリ（以降ＥＥＰＲＯＭ）や、強紫外線により消去
可能な不揮発性半導体メモリ（以降ＵＶＥＰＲＯＭ）の
書き込み回路でもよく見られる。第３図は、デコーダの
入力信号が２人力の場合の第１の従来例を示す回路図で
ある。
多く、電気的に書き込みおよび消去可能な不揮発性半導
体メモリ（以降ＥＥＰＲＯＭ）や、強紫外線により消去
可能な不揮発性半導体メモリ（以降ＵＶＥＰＲＯＭ）の
書き込み回路でもよく見られる。第３図は、デコーダの
入力信号が２人力の場合の第１の従来例を示す回路図で
ある。
入力信号５１．５２により、２人力ＮＡＮＤ回路５５，
５６，５７．５８のうちどれか１つだけがアクティブと
なりロウレベルを出力し、反転のハイレベルをレベルシ
フタに入力する。インアクティブの他の３つの２人力Ｎ
ＡＮＤ回路はハイレベルを出力しており、反転のロウレ
ベルをレベルシフタに入力する。
５６，５７．５８のうちどれか１つだけがアクティブと
なりロウレベルを出力し、反転のハイレベルをレベルシ
フタに入力する。インアクティブの他の３つの２人力Ｎ
ＡＮＤ回路はハイレベルを出力しており、反転のロウレ
ベルをレベルシフタに入力する。
第４図は第３図に示すレベルシフタの一例を示す回路図
である。
である。
入力信号がハイレベルのとき、ゲート６９にハイレベル
が入力され、Ｎチャンネルトランジスタ（以下Ｎ ｃ
ｈ Ｔ ｒという）７８がオンし、ゲート７０にはゲー
ト６９の反転信号を入力し、Ｎ、ｃｈＴ ｒ ７９をオ
フさせ、Ｐチャンネルトランジスタ（以下ＰｃｈＴｒと
いう）７７のゲート入力をロウレベルとし、ＮｃｈＴｒ
７７をオンさせ、Ｐｃｈ）ランジスタフ６のゲートに高
電圧を入力させ、Ｐ ｃ ｈ Ｔ ｒ ７６がオフし、
出カフ３を高電圧にする。
が入力され、Ｎチャンネルトランジスタ（以下Ｎ ｃ
ｈ Ｔ ｒという）７８がオンし、ゲート７０にはゲー
ト６９の反転信号を入力し、Ｎ、ｃｈＴ ｒ ７９をオ
フさせ、Ｐチャンネルトランジスタ（以下ＰｃｈＴｒと
いう）７７のゲート入力をロウレベルとし、ＮｃｈＴｒ
７７をオンさせ、Ｐｃｈ）ランジスタフ６のゲートに高
電圧を入力させ、Ｐ ｃ ｈ Ｔ ｒ ７６がオフし、
出カフ３を高電圧にする。
逆に入力信号がロウレベルのときはＮ ｃ ｈ Ｔ ｒ
７８がオフ、Ｎ ｃ ｈ Ｔ ｒ ７９がオン、Ｐ ｃ
ｈ Ｔ ｒ７６がオン、ＰｃｈＴｒ７７がオフなので
、出カフ３はロウレベルである。
７８がオフ、Ｎ ｃ ｈ Ｔ ｒ ７９がオン、Ｐ ｃ
ｈ Ｔ ｒ７６がオン、ＰｃｈＴｒ７７がオフなので
、出カフ３はロウレベルである。
レベルシフタの出力信号は、ＥＥＰＲＯＭ。
ＵＶＥＰＲＯＭのＲＯＭのワード線およびデジット線の
選択を制御する書き込み回路に入力される。
選択を制御する書き込み回路に入力される。
第３図において例えば入力信号５１．５２で表わされる
ＲＯＭのアドレス００番地が２人力ＮＡＮＤ５５に対応
しているとすると、この番地にデータを書き込みたい時
には、２人力ＮＡＮＤ５５のみアクティブでインバータ
５９の出力がハイレベルとなり、レベルシフタの出力６
３が書き込み制御回路のハイレベルとして出力される。
ＲＯＭのアドレス００番地が２人力ＮＡＮＤ５５に対応
しているとすると、この番地にデータを書き込みたい時
には、２人力ＮＡＮＤ５５のみアクティブでインバータ
５９の出力がハイレベルとなり、レベルシフタの出力６
３が書き込み制御回路のハイレベルとして出力される。
非選択のアドレスによるレベルシフタの出力６４゜６５
．６６はロウレベルとなる。
．６６はロウレベルとなる。
第５図は第２の従来例を示す回路図である。
第５図に示す半導体集積回路は、全アドレスを強制的に
選択させられる入力信号９３とイネーブル信号９４によ
って制御されるデコーダとを含んで構成される。
選択させられる入力信号９３とイネーブル信号９４によ
って制御されるデコーダとを含んで構成される。
上述した従来の半導体集積回路は、デコードされた信号
をレベル変換しているので、デコーダの入力信号が多い
程回路素子が増大し、レイアウト面積が大きくなり、設
計コストが高くなるだけでなく、製造歩留りを下げると
いう欠点がある。
をレベル変換しているので、デコーダの入力信号が多い
程回路素子が増大し、レイアウト面積が大きくなり、設
計コストが高くなるだけでなく、製造歩留りを下げると
いう欠点がある。
本発明の半導体集積回路は、ソースを高電圧電源とする
第１のＰチャンネルトランジスタのドレインおよびゲー
トを、ソースを高電圧電源とする第２のＰチャンネルト
ランジスタのゲートおよびドレインに交互に接続し、前
述の第１．第２のＰチャンネルトランジスタのドレイン
に任意のロウレベルを供給するために論理構成されたＮ
チャンネルトランジスタとを含んで構成される。
第１のＰチャンネルトランジスタのドレインおよびゲー
トを、ソースを高電圧電源とする第２のＰチャンネルト
ランジスタのゲートおよびドレインに交互に接続し、前
述の第１．第２のＰチャンネルトランジスタのドレイン
に任意のロウレベルを供給するために論理構成されたＮ
チャンネルトランジスタとを含んで構成される。
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示す回路図である。
入力信号１．２で表わされるＲＯＭのアドレスが００番
地のときは、ＮｃｈＴｒ８，９がオンであり、ＮｃｈＴ
ｒ１３，１５がオフするので、ＰｃｈＴｒｌｌ、７がそ
れぞれオン、オフであり、出力１２は書き込み制御回路
のハイレベルとなる。
地のときは、ＮｃｈＴｒ８，９がオンであり、ＮｃｈＴ
ｒ１３，１５がオフするので、ＰｃｈＴｒｌｌ、７がそ
れぞれオン、オフであり、出力１２は書き込み制御回路
のハイレベルとなる。
上記以外の非選択のアドレスは、直列につないだＮｃｈ
Ｔｒ８，９に相当するトランジスタの少なくともどちら
か一方がオフしており、並列につないだＮｃｈＴｒ１３
，１５に相当するトランジスタの少なくともどちらか一
方がオンしているため、出力１８，１９．２０はロウレ
ベルである。
Ｔｒ８，９に相当するトランジスタの少なくともどちら
か一方がオフしており、並列につないだＮｃｈＴｒ１３
，１５に相当するトランジスタの少なくともどちらか一
方がオンしているため、出力１８，１９．２０はロウレ
ベルである。
説明上、２人力のデコーダについて述べたが、本発明は
、３人力以上のデコーダについても直列につないだＮｃ
ｈＴｒと並列につないだＮｃｈＴｒの個数を増していく
ことで実現が可能であり、又、第５図の示す半導体集積
回路についても、第２図に示す通り、等価な回路として
実現できる。ここで、第２図の入力信号２１，２２゜２
３．２４と第５図の入力信号９１，９２，９３゜９４は
それぞれ対応している。
、３人力以上のデコーダについても直列につないだＮｃ
ｈＴｒと並列につないだＮｃｈＴｒの個数を増していく
ことで実現が可能であり、又、第５図の示す半導体集積
回路についても、第２図に示す通り、等価な回路として
実現できる。ここで、第２図の入力信号２１，２２゜２
３．２４と第５図の入力信号９１，９２，９３゜９４は
それぞれ対応している。
以上説明した様に本発明の半導体集積回路は、デコーダ
の入力信号が多いほど回路素子を減少でき、レイアウト
面積を小さくすることができるという効果がある。
の入力信号が多いほど回路素子を減少でき、レイアウト
面積を小さくすることができるという効果がある。
例えば、第３図の回路が従来４４素子を必要とするのに
対し、本発明によれば第１図に示した様に２８素子で実
現できる。同様に３人力のデコーダについては、従来の
１０２素子が７０素子に削減することができ、第５図の
回路については、６８素子が５２素子に削減できる。
対し、本発明によれば第１図に示した様に２８素子で実
現できる。同様に３人力のデコーダについては、従来の
１０２素子が７０素子に削減することができ、第５図の
回路については、６８素子が５２素子に削減できる。
第１図は本発明の第１の実施例の回路図、第２図は第２
の本発明の実施例の回路図、第３図は第１の従来例の回
路図、第４図は第３図に示すレベルシフタの回路図、第
５図は第２の従来例の回路図である。 ］、、２，２１，２２，２３，２４，５１，５２６９．
７０，９］、、９２，９３．９４・・・入力信号、３．
４，２５，２６．２７，２８，５３，５４５９．６０，
６１，６２，９５．９６・・・インバータ、５ ６，２
９，３０，７４．７５・・・高電圧電源、７．］、１，
３１．，４０，７６．７７・・・ＰｃｈＴｒ、８，９，
１３，１５，３２，３３，３４゜３６．３８，４２，４
３，４４，４６，７８゜７９−−− Ｎ ｃ ｈ Ｔ
ｒ、］−０，１４，１６，３５゜３７．３９，４５，４
７，８０．８１・・・グランド（ＧＮＤ）−１２，１８
，１９，２０，４１゜６３．６４，６５，６６．７３，
１１１・・・出力信号、１７，４８．−・・論理構成さ
れたＮ ｃ ｈ Ｔ ｒ、５５、 ５６． ５７． ５
８． ９７． ９８． ９９゜１００、 １０１． １
０２． １０３． １０４． １０５．１０６，１０７
，１０８・・・２人力ＮＡＮＤ、６７・・・デコーダ、
１０９・・・制御信号付きデコーダ。
の本発明の実施例の回路図、第３図は第１の従来例の回
路図、第４図は第３図に示すレベルシフタの回路図、第
５図は第２の従来例の回路図である。 ］、、２，２１，２２，２３，２４，５１，５２６９．
７０，９］、、９２，９３．９４・・・入力信号、３．
４，２５，２６．２７，２８，５３，５４５９．６０，
６１，６２，９５．９６・・・インバータ、５ ６，２
９，３０，７４．７５・・・高電圧電源、７．］、１，
３１．，４０，７６．７７・・・ＰｃｈＴｒ、８，９，
１３，１５，３２，３３，３４゜３６．３８，４２，４
３，４４，４６，７８゜７９−−− Ｎ ｃ ｈ Ｔ
ｒ、］−０，１４，１６，３５゜３７．３９，４５，４
７，８０．８１・・・グランド（ＧＮＤ）−１２，１８
，１９，２０，４１゜６３．６４，６５，６６．７３，
１１１・・・出力信号、１７，４８．−・・論理構成さ
れたＮ ｃ ｈ Ｔ ｒ、５５、 ５６． ５７． ５
８． ９７． ９８． ９９゜１００、 １０１． １
０２． １０３． １０４． １０５．１０６，１０７
，１０８・・・２人力ＮＡＮＤ、６７・・・デコーダ、
１０９・・・制御信号付きデコーダ。
Claims (1)
- ソースを高電圧電源とする第１のＰチャンネルトランジ
スタのドレインおよびゲートを、ソースを高電圧電源と
する第２のＰチャンネルトランジスタのゲートおよびド
レインに交互に接続し、前述の第１、第２のＰチャンネ
ルトランジスタのドレインに任意のロウレベルを供給す
るために論理構成されたＮチャンネルトランジスタとを
含むことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283328A JPH02128514A (ja) | 1988-11-08 | 1988-11-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283328A JPH02128514A (ja) | 1988-11-08 | 1988-11-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02128514A true JPH02128514A (ja) | 1990-05-16 |
Family
ID=17664052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63283328A Pending JPH02128514A (ja) | 1988-11-08 | 1988-11-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02128514A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02180426A (ja) * | 1988-12-30 | 1990-07-13 | Nec Corp | レベルシフト回路 |
| WO2002051006A1 (de) * | 2000-12-20 | 2002-06-27 | Infineon Technologies Ag | Schaltungsanordnung zur pegelerhöhung, insbesondere zum ansteuern einer programmierbaren verbindung |
| JP2008096294A (ja) * | 2006-10-12 | 2008-04-24 | Jfe Steel Kk | 曲がり形状測定方法および装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4959562A (ja) * | 1972-10-05 | 1974-06-10 | ||
| JPS5795726A (en) * | 1981-09-11 | 1982-06-14 | Toshiba Corp | Voltage level shift circuit |
-
1988
- 1988-11-08 JP JP63283328A patent/JPH02128514A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4959562A (ja) * | 1972-10-05 | 1974-06-10 | ||
| JPS5795726A (en) * | 1981-09-11 | 1982-06-14 | Toshiba Corp | Voltage level shift circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02180426A (ja) * | 1988-12-30 | 1990-07-13 | Nec Corp | レベルシフト回路 |
| WO2002051006A1 (de) * | 2000-12-20 | 2002-06-27 | Infineon Technologies Ag | Schaltungsanordnung zur pegelerhöhung, insbesondere zum ansteuern einer programmierbaren verbindung |
| US6856186B2 (en) | 2000-12-20 | 2005-02-15 | Infineon Technologies Ag | Circuit configuration for level boosting, in particular for driving a programmable link |
| JP2008096294A (ja) * | 2006-10-12 | 2008-04-24 | Jfe Steel Kk | 曲がり形状測定方法および装置 |
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