JPS6046125A - 書換え可能なプログラムロジツクアレイ - Google Patents
書換え可能なプログラムロジツクアレイInfo
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- JPS6046125A JPS6046125A JP58153287A JP15328783A JPS6046125A JP S6046125 A JPS6046125 A JP S6046125A JP 58153287 A JP58153287 A JP 58153287A JP 15328783 A JP15328783 A JP 15328783A JP S6046125 A JPS6046125 A JP S6046125A
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- JP
- Japan
- Prior art keywords
- circuit
- term
- logic
- nonvolatile memory
- pla
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は複数のAND論理とOR論理を規則論理要素を
用いて実現するいわゆるプログラムロジックアレイ(以
下、PLAと略す)において論理を構成するゲート列に
書換え可能な不揮発性メモリ素子を用い、これにより電
気的に書換え可能にしたこと全特長とするPLAに関す
る。
用いて実現するいわゆるプログラムロジックアレイ(以
下、PLAと略す)において論理を構成するゲート列に
書換え可能な不揮発性メモリ素子を用い、これにより電
気的に書換え可能にしたこと全特長とするPLAに関す
る。
従来のAND論理とOR論理を規則論理要素を用いて構
成する回路(P L A )の1例を第1図に示す。図
において11がAND論理、12がOR論理を構成する
。各々の論理は整択線と出力線の格子点に電界効果トラ
ンジスタを入れるか否かによって構成するもので、これ
らのトランジスタパターンはT、SI製造時のマスクパ
ターンによって固定させる。従って、PLAの論理の組
合せを使用する時点に任意に変えることができなかった
。
成する回路(P L A )の1例を第1図に示す。図
において11がAND論理、12がOR論理を構成する
。各々の論理は整択線と出力線の格子点に電界効果トラ
ンジスタを入れるか否かによって構成するもので、これ
らのトランジスタパターンはT、SI製造時のマスクパ
ターンによって固定させる。従って、PLAの論理の組
合せを使用する時点に任意に変えることができなかった
。
本発明の目的は、従来のP T、 Aがもっている前述
の問題点を解決し、使用時に電気的にPLAの論理構成
全書込めることを特長としたPLAk提供することにあ
る。
の問題点を解決し、使用時に電気的にPLAの論理構成
全書込めることを特長としたPLAk提供することにあ
る。
上記の目的を実現するために、本発明においてはPLA
の論理を構成するブー)k不揮発メモリ素子を用いてい
る。不揮発性メモリ素子へのデータの書込みは従来の不
揮発性メモリへの1込と全く同一のマトリックス構成と
曹込制御法が使用でき、PLA動作時にはメモリマトリ
ックスをAND項とO几項に分けて構成することを可能
にしたレイアウト上の特長をもっている。以下、実施例
によう、発明の詳細な説明する。
の論理を構成するブー)k不揮発メモリ素子を用いてい
る。不揮発性メモリ素子へのデータの書込みは従来の不
揮発性メモリへの1込と全く同一のマトリックス構成と
曹込制御法が使用でき、PLA動作時にはメモリマトリ
ックスをAND項とO几項に分けて構成することを可能
にしたレイアウト上の特長をもっている。以下、実施例
によう、発明の詳細な説明する。
〔発明の実施例〕
第2図は本発明を構成する一実施例を示す。
21.22は不揮発性メモリマトリックス、71゜72
はメモリマトリックスのワード線制御回路、3は書込制
御回路、4はデータ線制御回路、5はPI、Aの出力制
御回路、6はデータ線切換え回路である。X1〜Xj+
)’I −ykはワード線選択信号、I)I+は書込デ
ータ、P1〜PmはPLAのA、 N D項出力信号、
II〜ImはOR項への入力信号、Zl−ZtはOII
、項出力信号である。以下、本回路の動作を説明する。
はメモリマトリックスのワード線制御回路、3は書込制
御回路、4はデータ線制御回路、5はPI、Aの出力制
御回路、6はデータ線切換え回路である。X1〜Xj+
)’I −ykはワード線選択信号、I)I+は書込デ
ータ、P1〜PmはPLAのA、 N D項出力信号、
II〜ImはOR項への入力信号、Zl−ZtはOII
、項出力信号である。以下、本回路の動作を説明する。
PLAの論理の生成は不揮発性メモリへのデータ書込に
よって行なう。このときの制御信号WE、ワード線選択
信号X1〜XJ + Y l”yk%査込データD I
1 %及び書込電圧Vpの時間的関係を第3図に示す
。不揮発性メモリへの書込モードにおいてはVLB=”
1”状態にする。この状態ではワード線選択信号X1−
xj + ’/1 ”’−ykは高圧力ット用のノーマ
リ−オンの電界効果トランジスタ711,722i通し
て不揮発性メモリ211゜221へ供給される。又不揮
発性メモリ221のソースにつながるトランジスタ22
2のゲートはトランジスタ41を介してVccが供給さ
れ、222のソースはトランジスタ51を介して接地さ
れる。
よって行なう。このときの制御信号WE、ワード線選択
信号X1〜XJ + Y l”yk%査込データD I
1 %及び書込電圧Vpの時間的関係を第3図に示す
。不揮発性メモリへの書込モードにおいてはVLB=”
1”状態にする。この状態ではワード線選択信号X1−
xj + ’/1 ”’−ykは高圧力ット用のノーマ
リ−オンの電界効果トランジスタ711,722i通し
て不揮発性メモリ211゜221へ供給される。又不揮
発性メモリ221のソースにつながるトランジスタ22
2のゲートはトランジスタ41を介してVccが供給さ
れ、222のソースはトランジスタ51を介して接地さ
れる。
不揮発性メモリ211 /Cつながるトランジスタのゲ
ート及びソースは各々直接vcc及び接地電位が与えら
れる。データバス切換え回路6においてはトランジスタ
61が導通、62が切断の状態にある。従ってメモリマ
トリックス21及び23の各素子への電圧レベルは全く
同じ状態になっている。データ線への電位はトランジス
タ33へのゲート電圧が書込データDI+によって制御
され、DIiが″1”の場合トランジスタ33がオフ、
したがってトランジスタ31がオンとなりVpが供給さ
れる。又DI+が′0”の場曾は、トランジスタ31が
カットオフしVPは供給されない。
ート及びソースは各々直接vcc及び接地電位が与えら
れる。データバス切換え回路6においてはトランジスタ
61が導通、62が切断の状態にある。従ってメモリマ
トリックス21及び23の各素子への電圧レベルは全く
同じ状態になっている。データ線への電位はトランジス
タ33へのゲート電圧が書込データDI+によって制御
され、DIiが″1”の場合トランジスタ33がオフ、
したがってトランジスタ31がオンとなりVpが供給さ
れる。又DI+が′0”の場曾は、トランジスタ31が
カットオフしVPは供給されない。
今、任意のワード線Xj又はyict“1”他t″′0
”とし、Vpt”供給すると、選択したワード線はVp
になり他のワード線はOvになる。一方、各データ線に
は書込データに対応してVpが供給される。この結果、
選択されたワード線につながる不揮発性メモリでドレイ
ン端に高電圧を供給されたものだけにデータが書込まれ
しきい値(vTh)がシフトする。上記動作は従来ある
不揮発性メモリへの書込制御と同じである。
”とし、Vpt”供給すると、選択したワード線はVp
になり他のワード線はOvになる。一方、各データ線に
は書込データに対応してVpが供給される。この結果、
選択されたワード線につながる不揮発性メモリでドレイ
ン端に高電圧を供給されたものだけにデータが書込まれ
しきい値(vTh)がシフトする。上記動作は従来ある
不揮発性メモリへの書込制御と同じである。
P L A動作を行なう場合はwg二″′0”、RE二
″1”にする。PLA動作時ではバス切換回路6のトラ
ンジスタ61がオフ、62がオンとなりメモリマトリッ
クス21の出力P1〜pmはメモリマトリックス22へ
の信号11−1mとなる。
″1”にする。PLA動作時ではバス切換回路6のトラ
ンジスタ61がオフ、62がオンとなりメモリマトリッ
クス21の出力P1〜pmはメモリマトリックス22へ
の信号11−1mとなる。
又データ線制御回路4ではII〜■□ヘノーマルオン形
の電界効果トランジスタ43を介してvCC全供給する
。同様にZ1〜Ztへもトランジスタ53を介してV
c c t’供給する。メモリマトリックス22の不揮
発性メモリ221のゲートにはトランジスタ724を介
してVccが与えられる。書込回路はトランジスタ34
がオン、従って31がオフとなりVPはカットオフされ
る。第4図はPLA動作金行なう場合の信号の関係を示
す。
の電界効果トランジスタ43を介してvCC全供給する
。同様にZ1〜Ztへもトランジスタ53を介してV
c c t’供給する。メモリマトリックス22の不揮
発性メモリ221のゲートにはトランジスタ724を介
してVccが与えられる。書込回路はトランジスタ34
がオン、従って31がオフとなりVPはカットオフされ
る。第4図はPLA動作金行なう場合の信号の関係を示
す。
x1〜XjiCPLAへの入力信号全供給する。
ANI)項21のうちトランジスタ212は常にオン、
不揮発性メモリ素子211のうち、″′0#書込が行な
われた素子は常にオフ、書込の行なわれなかった素子が
AND論理を構成するゲートとなリ、AND論理のプロ
ダクト信号P、−Pm?生成する。PlからPmはゲー
ト62を介してOR論理項22への入力信号1.〜■□
になる。OR論理項22では全ての不揮発性メモリ素子
221へのゲート電圧はトランジスタ724を介してV
ccが与えられる。又メモリ素子の1端はトランジスタ
42を介して全て接地されている。従ってOR項への入
力信号が1″で不揮発性メモリのVTh がLOW の
ままの素子に対応する出力がトランジスタ52を介して
ZI−ZzまでにOR信号を生成する。
不揮発性メモリ素子211のうち、″′0#書込が行な
われた素子は常にオフ、書込の行なわれなかった素子が
AND論理を構成するゲートとなリ、AND論理のプロ
ダクト信号P、−Pm?生成する。PlからPmはゲー
ト62を介してOR論理項22への入力信号1.〜■□
になる。OR論理項22では全ての不揮発性メモリ素子
221へのゲート電圧はトランジスタ724を介してV
ccが与えられる。又メモリ素子の1端はトランジスタ
42を介して全て接地されている。従ってOR項への入
力信号が1″で不揮発性メモリのVTh がLOW の
ままの素子に対応する出力がトランジスタ52を介して
ZI−ZzまでにOR信号を生成する。
第2図の回路構成の特長はAND論理項21とOR論理
項22のメモリマトリックスの構成が全く同一で、メモ
リへのデータの書込は共通の1°込回路3およびワード
線制御回路71.72’に使用できる。又を揮発性メモ
リ211又は221のゲート?制御する信号線を横方向
、メモリ素子につながるトランジスタ212又は222
のゲートを制御する信号線をたて方向に配置することで
、AND論理項の入力線と直交するプロダクト出力線全
データバス切換え回路6を介してそのままOR論理項の
入力信号I+=Imとして供給すること全可能にしてい
る。ゲート211と212の各ゲートへの制御信号ある
いはゲート221と222への各ゲートへの制御信号を
直交させることで前述の不揮発性メモリとしてのメモリ
マトリックス21.22及び書込回路3、ワード線制御
回路71 + 72 f共通の構成にすることを可能に
している。本実施例においてはメモリマトリックス21
と22の各要素211,212および221.222は
全く同一構成にしているが、メモリマトリックス21の
トランジスタ212を省略して不揮発性メモリ211の
ソース側を直接接地することも可能である。
項22のメモリマトリックスの構成が全く同一で、メモ
リへのデータの書込は共通の1°込回路3およびワード
線制御回路71.72’に使用できる。又を揮発性メモ
リ211又は221のゲート?制御する信号線を横方向
、メモリ素子につながるトランジスタ212又は222
のゲートを制御する信号線をたて方向に配置することで
、AND論理項の入力線と直交するプロダクト出力線全
データバス切換え回路6を介してそのままOR論理項の
入力信号I+=Imとして供給すること全可能にしてい
る。ゲート211と212の各ゲートへの制御信号ある
いはゲート221と222への各ゲートへの制御信号を
直交させることで前述の不揮発性メモリとしてのメモリ
マトリックス21.22及び書込回路3、ワード線制御
回路71 + 72 f共通の構成にすることを可能に
している。本実施例においてはメモリマトリックス21
と22の各要素211,212および221.222は
全く同一構成にしているが、メモリマトリックス21の
トランジスタ212を省略して不揮発性メモリ211の
ソース側を直接接地することも可能である。
第2図の構成において横方向の長さはAND論理、0几
論理共通のプロダクト信号線数で決まシ、たて方向の長
さはAND論理への入力数とOR論理からの出力数で決
まりメモリマトリックス21と22の占める領域はPL
Aの規模によらず、矩形に構成できる。
論理共通のプロダクト信号線数で決まシ、たて方向の長
さはAND論理への入力数とOR論理からの出力数で決
まりメモリマトリックス21と22の占める領域はPL
Aの規模によらず、矩形に構成できる。
本発明によればメモリマトリックス21.22をそれぞ
れAND論理、OR論理とするPI、Aが構成できしか
も各々の論理は各メモリマトリックスの不揮発性メモリ
へのデータ書込によって任意の論理を構成できる。従っ
て従来LSI製造時のマスクパターンの変更によって論
理を組んでいたPLAに比べて、変更時間の短かい自由
度の高いPLA’に構成できる。本発明では不揮発性メ
モリはAND論理共通の回路構成であり、PLA動作時
は書込制御回路を切離して使用するからどのような不揮
発性メモリ素子でも実現できる。たとえば、不揮発性メ
モリのしきい値がOvを中心に正負に変わる素子も第2
図の゛メモリマトリックスでPLA’を実現できる。又
不揮発性メモリの代りにランダムアクセスメモリを使う
方式にくらべLSIの面積を小さくすることができる。
れAND論理、OR論理とするPI、Aが構成できしか
も各々の論理は各メモリマトリックスの不揮発性メモリ
へのデータ書込によって任意の論理を構成できる。従っ
て従来LSI製造時のマスクパターンの変更によって論
理を組んでいたPLAに比べて、変更時間の短かい自由
度の高いPLA’に構成できる。本発明では不揮発性メ
モリはAND論理共通の回路構成であり、PLA動作時
は書込制御回路を切離して使用するからどのような不揮
発性メモリ素子でも実現できる。たとえば、不揮発性メ
モリのしきい値がOvを中心に正負に変わる素子も第2
図の゛メモリマトリックスでPLA’を実現できる。又
不揮発性メモリの代りにランダムアクセスメモリを使う
方式にくらべLSIの面積を小さくすることができる。
第1図はPLA’に構成する従来回路、第2図は本発明
によるPLA、第3図は不揮発性メモリの(9) 書込タイミング、第4図はPLAの動作タイミングを示
す。 第3図において221はANT)項、22は0几項k
l’f’を成するメモリマトリックス、71.72はワ
ード線制御回路、3は書込制御回路、4はデータ線匍j
何1回路、5はP T、 Aの出力制御回路、6は(1
0)
によるPLA、第3図は不揮発性メモリの(9) 書込タイミング、第4図はPLAの動作タイミングを示
す。 第3図において221はANT)項、22は0几項k
l’f’を成するメモリマトリックス、71.72はワ
ード線制御回路、3は書込制御回路、4はデータ線匍j
何1回路、5はP T、 Aの出力制御回路、6は(1
0)
Claims (1)
- 【特許請求の範囲】 1、不揮発性メモリ素子と電界効果トランジスタ會シリ
アルに接続した複数の組の不揮発性メモリのゲート端子
に入力する列毎に共通制御線と電界効果トランジスタの
ゲート端子を制御する行毎と共通のそれぞれの制御線を
直交方向に配置し、又前記−組の素子のドレイン又はソ
ースをそれぞれの列又は行毎を共通に接続し、これらド
レイン又はソースを結ぶ信号線を直交して配置したこと
を特徴とするプログラムロジックアレイ。 2、上記構成をとる2組の論理回路の一方の不揮発性メ
モリ21を結ぶ信号線をスイッチ61を介して他方の論
理回路22のデータ線に接続し、他のスイッチ62を介
して前述の論理回路21のデータlIsを他の論理回路
22の電界効果トランジスタのゲートを結ぶ制御線に接
続し、書込時にはスイッチ61をオン、論理動作時はス
イッチ62全オンにすること全特徴とする第1項のプロ
グラムロジックアレイ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58153287A JPS6046125A (ja) | 1983-08-24 | 1983-08-24 | 書換え可能なプログラムロジツクアレイ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58153287A JPS6046125A (ja) | 1983-08-24 | 1983-08-24 | 書換え可能なプログラムロジツクアレイ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6046125A true JPS6046125A (ja) | 1985-03-12 |
Family
ID=15559176
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58153287A Pending JPS6046125A (ja) | 1983-08-24 | 1983-08-24 | 書換え可能なプログラムロジツクアレイ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6046125A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63503503A (ja) * | 1986-06-05 | 1988-12-15 | ラティス・セミコンダクター・コーポレイション | プログラマブル論理アレー |
JPH02158215A (ja) * | 1988-10-28 | 1990-06-18 | Internatl Business Mach Corp <Ibm> | 再プログラム可能論理アレイ |
US6605961B1 (en) * | 2000-02-29 | 2003-08-12 | Micron Technology, Inc. | Low voltage PLA's with ultrathin tunnel oxides |
US6639835B2 (en) | 2000-02-29 | 2003-10-28 | Micron Technology, Inc. | Static NVRAM with ultra thin tunnel oxides |
JP2014238906A (ja) * | 2007-03-29 | 2014-12-18 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | スピン・トランスファ・トルク磁気抵抗デバイスを用いるソフトウェア・プログラマブル・論理 |
-
1983
- 1983-08-24 JP JP58153287A patent/JPS6046125A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63503503A (ja) * | 1986-06-05 | 1988-12-15 | ラティス・セミコンダクター・コーポレイション | プログラマブル論理アレー |
JPH02158215A (ja) * | 1988-10-28 | 1990-06-18 | Internatl Business Mach Corp <Ibm> | 再プログラム可能論理アレイ |
US6605961B1 (en) * | 2000-02-29 | 2003-08-12 | Micron Technology, Inc. | Low voltage PLA's with ultrathin tunnel oxides |
US6639835B2 (en) | 2000-02-29 | 2003-10-28 | Micron Technology, Inc. | Static NVRAM with ultra thin tunnel oxides |
US6730960B2 (en) | 2000-02-29 | 2004-05-04 | Micron Technology, Inc. | Static NVRAM with ultra thin tunnel oxides |
JP2014238906A (ja) * | 2007-03-29 | 2014-12-18 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | スピン・トランスファ・トルク磁気抵抗デバイスを用いるソフトウェア・プログラマブル・論理 |
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