JPH02158215A - 再プログラム可能論理アレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は論理アレイ（ＬＡ）、より詳細に言えば、論理
アレイの入力ライン／出力ラインの各交差部に位置する
セルのアドレス手段、ビットのパーソナリティの記憶手
段及び論理関数のドツト手段を効果的に結合した６デバ
イス・スタティック（静止型）ランダム・アクセス・メ
モリ（ＳＲＡＭ）セルを基本とした再度プログラムする
ことの出来る論理フユーズ、即ち再プログラム可能論理
フユーズ（ＲＬＦ）に関する０本発明のＲＬＦに使用さ
れる素子が、極めて少数であるという長所に加えて、本
発明の装置は、ユーザが必要とするときには何時でも即
時に、システム内の論理構成を再構成し得るように、ソ
フトウェアによって容易に且つ動的に再度プログラムす
ることが出来る。

本発明は任意の半導体集積回路論理アレイに適用するこ
とが出来るけれども、相互接続された２つの基本的なア
ンド及びオア論理アレイを基本的に含んでいるプログラ
ム可能な論理アレイ、即ちプログラム可能論理アレイ（
ＰＬＡ）に適用した時に、特に効果的である。

Ｂ、従来の技術 先ず、ＰＬＡの概略を以下に簡単に説明する。

一般に、ＰＬＡは複数個のディジタル入力信号を受取り
、且つ複数個のディジタル出力信号を発生する論理回路
であって、その回路の各出力信号は、入力信号のプログ
ラム可能な論理積の和の組合せである。

第８図にブロック図のシステムとして示されているよう
に、代表的なＰＬＡ回路１０は論理積のアレイ、即ちア
ンド・アレイ１１と、論理和のアレイ、即ちオア・アレ
イ１２の組合せで構成されている。第１のアレイは、選
択された入力信号の論理的アンドである複数個の項（ｔ
ｅｒｍ　）を発生するようにデザインされ、そして、第
２のアレイは、選択的にアンド演算の項をオア演算する
ことによって、出力信号を発生するようにデザインされ
ている。

第８図に示した代表的なＰＬＡ回路において、アンド・
アレイ１１はＰＬＡ回路の入カライン束１３上にあるｍ
個のディジタル入力信号（データ・ビット）Ｘｌ乃至Ｘ
ｍの合計を受取り、そしてアンド項うイン束１４上の入
力からのｎ個のアンド項（これはまた、ｎ個の入力順と
呼ばれる）Ｙｌ乃至Ｙｎの合計を発生する。アンド項の
ラインはアンド・アレイの出力ラインである。転じて、
上記のｎ個のアンド項は、合計に個のオア環を発生する
ために、入力信号としてオア・アレイ１２に印加される
。第８図の模式的な回路図において、アンド・アレイか
らオア・アレイへの信号Ｙｌ乃至Ｙｎを伝送するための
ライン、即ち、アンド・アレイの出力ラインとオア・ア
レイの入力ラインとの間の区別はない、オア・アレイの
出力信号は、ｎ個のアンド項を選択的にオア演算するこ
とによって得られる。これらのオア・アレイの出力信号
Ｐｌ乃至Ｐｋは、オア・アレイの出カライン束１５上で
与えられる。

各アンド項は、データか、反転データか、または「無関
係」信号（「無関係」信号は与えられた入力順に対する
データ、または反転データによって形成される）を含ん
でいる。

従って、予め決められた論理条件を満足する論理的出力
信号は、ＰＬＡから得ることが出来る。

この回路例において、論理条件は、各アンド・アレイ及
びオア・アレイの内部の回路接続の配線によって、所望
のように前以て設定することが出来る。このことを換言
すれば、この装置の論理条件は、プログラムすることが
出来るということを意味する。

また、最近のコンピュータ・システムのデザインにおい
て、ＰＬＡは、「関連することが出来る」能力があるも
のとして理解されている。再度、第８図を参照して説明
すると、入力ワード（ＸＩ乃至Ｘｍ）はアンド・アレイ
１１中に記憶されているワードと並列的に比較される。

若し、入力ワードがアンド・プレイ中に記憶されたワー
ドの１つと同じであるならば、「マツチ」即ち「整合」
が生じたと言われ、そして、「整合ライン」と呼ばれる
対応するアンド項ラインが付勢される。

整合ラインが付勢されると、オア・アレイ中の対応する
ラインに記憶されているワードを、出力ワード（Ｐｉ乃
至Ｐｋ）として、オア・アレイの出力ライン上に発生さ
せる。若し、アンド・アレイ中に整合が生じなければ、
アンド・アレイからの出力は発生しない、上述した論理
機能を実際的なものにするためには、「無間係」信号の
発生能力がアンド・アレイに付加されなければならない
。

これは、アンド・アレイ中に記憶されたワードが１の信
号、０の信号、または「無関係」信号で構成されている
ことを意味する。「無間係」信号を発生する能力を与え
ることによって、アレイ中に「無間係」信号が記憶され
ているビットが何であるかを考慮することなく、比較動
作を遂行することが出来る。第９図において、入力信号
Ｘ１及びＸ２が、対応するラッチ２０Ａ及び２０Ｂの内
容Ｌ１及びＬ２と比較する場合、対応するアンド項用の
Ａ１の値に従って、下記のデータが与えられたアンド項
ラインに記憶されなければならない。

Ａ１＝Ｉ　　　　　　　　Ｌ１＝１、　Ｌ２＝ＯＡ１＝
ＯＬ１＝Ｏ１Ｌ２＝Ｉ Ａ１＝「無間係Ｊ　　Ｌ１＝１．、Ｌ２＝１従って、与
えられた記憶ワードは入力ワードの任意の部分と比較す
るこ七が出来る。「無関係」を付加することによって、
アンド・アレイ中の１つ以上のワードを、入力ワード（
またはその一部）と整合することが出来るので、その結
果、１本以上のラインを付勢することが出来る。この場
合、「複数整合」が生じたと言われる。この複数整合状
態は、オア・アレイの出力に幾つかのワードを駆動させ
る結果を生じる。この場合、出力ワードはオア・プレイ
において選択されたワードのオア関数から作られる。

この方法によって、ＰＬＡ回路１０はワード発生器とし
て考えることが出来、その出力ワードの内容（Ｐｉ乃至
Ｐｋ）は入力ワードの内容（Ｘｉ乃至Ｘｍ）によって駆
動される。これは、組合せ的な論理能力を与える。出力
ワードを記憶して、出力レジスタの一部を入力ワード、
のフイードパツりの部分に使用することは、逐次処理を
行う論理能力を与える。

実際問題として、永い間、ＰＬＡは、永久的な非揮発性
論理アレイを必要とする電子システム、またはコンピュ
ータに使用するために主として設計されてきた。このよ
うな観点から、プログラマブル読取専用メモリ（ＰＲＯ
Ｍ）は、論理アレイを物理的に実現する装置としてしば
しば使用されてきた。不幸にして、これらのＰＲＯＭは
、−度だけしかプログラムすることが出来ないと言うこ
と、これを換言すれば、これらのＦＲＯＭは、−度パー
ソナリゼーションが行われた後には、そのプログラムは
変更することが出来ない、物理的な論理アレイの従来の
代表的な例は、入力ライン及び出力ラインの各交差点（
アンド・アレイのための「整合」ライン）において、ア
ンド／オア動作用の物理的な論理フユーズ及びダイオー
ドとして使用している構造のものである。論理フユーズ
はスイッチのように動作する。論理フユーズの状態は、
論理フユーズの状態に応じて、スイッチが開いている状
態、またはスイッチが閉じている状態と等価であること
、換言すれば、論理フユーズにストアされるビットのパ
ーソナリティは、ビット０か、またはビット１の何れか
である。論理フユーズは、信頼性の観点から、誤りデー
タを発生し、または誤動作の可能性があり得るものとし
て認識されている。若し、アンド・アレイ中でオア動作
が行われるようにダイオードが接続され、そして、アン
ド・アレイとして動作するように、各出力がインバータ
で反転されたならば、「整合ライン」上の出力信号は、
デ・モルガンの規則、Ａ十Ｂ＝Ａ、Ｂ及びＡ、Ｂ＝Ａ十
Ｂに従って有効なアンド環である。

その結果、第８図に参照数字１８で示されているインバ
ータのブロックは付加的に使用するものであり、他方、
オア・アレイ出力信号Ｐ１乃至Ｐｋは、それらが外部の
回路に使用される前は、感知増幅器／ラッチ回路にラッ
チされる必要がある。

出力用の感知増幅器／ラッチのブロックは第８図におい
て参照数字１７で示されている。ブロック１７の出力端
子における０１乃至Ｏｋへの出力信号は「出力」ライン
束１５ａで得られる。

第８図に示されたＰＬＡ回路１０は上述したタイプの回
路であり、読取専用ストレージ（ＲＯ５）と同じ「固定
された」内容を持っている。

「可変の」内容はＥＰλＯＭ（消去可能なＰＲＯＭ）や
Ｅ　ＨＰ　ＲＯＭ　（電気的に消去可能なＰＲＯＭ）で
得ることが出来るが、これらの回路は、例えば１５乃至
３０ボルトの特別の電源／電圧スイング及び付属器具を
特徴とする特別の要件を必要とする。

読取り／書込み論理が可能となる他の顕著な特長は本出
願人に係る米国特許第３５９３３１７号に開示されてい
るように、各交差点にあるストレージ素子（１、または
０をラッチする素子）及びアンド・ゲートとを関連付け
ることである。この米国特許に教示されているように、
ストレージ素子はレジスタの一部である２状態ラツチで
ある。その結果、この組合せは、将来、論理条件が再構
成可能である点を除いて、上述したスイッチ及びダイオ
ードと同じ作用を持ち、それは転じてユーザが強く望ん
でいる柔軟性を高める。然しながら、このことは、回路
を付随的に設けるのに必要とするコストの 代償として獲得されることはこれ以上の説明をするまで
もなく明らかである。

他方、ＰＬＡの設計において、所定の論理機能を構成す
るために、シリコンの領域の使用を最少限に留めること
が重要である。ＰＬＡのアンド・アレイ中の「アンド」
項のラインの数を減少させる通常の手段は、入力を隔離
するシステムを含んでいる。入力を隔離するために、例
えば、２入力／４出力のデコーダ（これはまた、積項ゼ
ネレータ（ｐｒｏｄｕｃｔ　ｔｅｒｍ　ｇｅｎｅｒａｔ
ｏｒ　）とも言われている）を使用する方法が、上述の
米国特許第３５９３３１７号に記載されている。第８図
は、上述したような積項ゼネレータ１８を示している。

ＡＩ乃至Ａｐの「入力」信号は、「入力」ライン束１３
ａを通って積項ゼネレータ１８に印加される。デコー番
する侶方は、入１＝Ａ１．Ａ２、Ｘ２＝Ａ１゜Ａ２、Ｘ
３＝Ａ１．Ａ２、及びＸ４＝Ａ１．Ａ２のようなアンド
・アレイ１１の入力信号として使用されるべき信号Ｘ１
乃至Ｘｍであり、そのラッチの内容は、すべての「無関
係」状態に対しては「１」でなければならない。

第９図は、参照数字１１′で示した代表的なアンド・ア
レイの一部と、ストレージ素子（例えばラッチ）との組
合せを示しており、この回路は隔離に関する上述した技
術を使用している。第９図に示した回路は上述したよう
な「開運性を付けられた」環境において与えられる。

第９図から明らかなように、Ａ１乃至へ〇の６個のビッ
トで構成されるディジタル「入力ワード」Ｗは、デコー
ダのブロック１８において、グループ化されている３個
の２ビツト・デコーダで構成されているビット隔離論理
回路に供給される。デコーダのブロック１８は、２ビツ
ト入力が持つ可能性ある４つの状態（００，０１，１０
，１１）のうちの１つの状態にデコードする。また、デ
コーダ１８は積項ゼネレータとしても指定することが出
来る。従って、ワードＷの２個のビット当り４個の積項
がある。これらの積項（入力）ラインはアンド・アレイ
１１′を通って下方に延びる入力ラインであり、そして
それらの入力ラインは、デコードされたディジタル入力
信号Ｘ１乃至Ｘ１２をアンド・アレイ１１′全体に印加
する。積項ゼネレータ１８に接続されている４本の第１
の積項ラインはライン束１９を構成している０例えば、
積項ライン１９Ａは、積項ゼネレータ１８によって供給
される入力信号Ｘ１＝Ａ１．Ａ２を供給する。従って、
アンド・アレイの入力ワードＷ′は１２個のビット（Ｘ
ｉ乃至Ｘ１２）を含んでいる。

各列と１９Ａのような各積項ラインとに対して、２０Ａ
及び２１Ａで示されたラッチ及びアンド・ゲートが関連
付けられている。アンド・ゲートは、ラッチのバイナリ
値の内容に従って、積項の信号を通過させたり、通過さ
せなかったりする。制御データを設定することは、この
分野の公知の技術なので、ビットのパーソナリティがラ
ッチ中に保持させる方法の細部の説明は省略する。この
ラッチは、米国特許第３５９３３１７号に記載されてい
るシフトレジスタの一部の要素である。参照記号２２Ａ
で表わしたラッチとアンド・ゲートの組合せは、制御可
能な電子論理フユーズと同じ役割を持っている。

積項ゼネレータ１８によって供給される４本の積項ライ
ン１９Ａ乃至１９Ｄに対して、アンド・ゲート２１Ａ乃
至２１Ｄの各出力は、ライン束２３を介して、４入力オ
ア・ゲート２４Ａに印加される。残りの入力ビツトを処
理するのに他の積項ラインに同じ構造が適用されるので
、２つの付加的なオア・ゲート２４Ｂ及び２４Ｃが必要
である。

オア・ゲート２４Ａ乃至２４Ｃの出力は、３入力アンド
・ゲート２５に供給される。アンド・ゲート２５の出力
であるアンド環の信号、即ち整合信号は、ＭＬＩで示さ
れている整合ラインで与えられる。６デバイス・セルの
場合、３個の４入力オア・ゲートと、１個の３入力アン
ド・ゲートとで構成されている論理ブロック２６は、６
つの入力毎に設けられねばならない、技術的な理由に基
づく制限によって、これらのアンド・ゲート及びオア・
ゲートの入力の数は、ある数に制限する必要がある。

これらの物理的な制限なしで、アンド・ゲート２５は、
オア回路２４Ａ等々の個数に対応した入力数に拡大する
ことが望まれる。

論理ブロックとは無関係に、第９図のＰＬＡ回路は、入
力ライン（例えば１９Ａ）及び出力ライン（例えばＭＬ
１）を直交して構成した導体マトリックスを含む論理ア
レイと見做すことが出来、これにより、それらのライン
間の仮想的な直交部、即ち交差点を画定して、各交差点
が電子的論理フユーズ（ＥＬＦ）を与える。

最後に付言すると、同じ構造がアンド・アレイのｎ個の
列に適用される。

シフトレジスタのラッチ素子で実行する代りに、電子的
論理フユーズを形成するストレージ素子（即ち２０Ａ）
は、ダイナミック型か、またはスタティック型の何れか
の型のランダム・アクセス・メモリであっても良い。

１９８１年１０月の１８Ｍテクニカル・ディスクロージ
ャ・ブレティン、第２４巻第５号、２４２４頁乃至２４
２５頁の「再ロードし得るＰＬＡＪ（Ｒｅ１ｏａｄａｂ
ｌｅ　ＰＬＳ’ｓ　）と題する記載に、ダイナミック・
ランダム・アクセス・メモリ（ＤＥＬＡＭ）セルを使用
した例が示されている。この記載において、水平に配列
された複数本のワード・ライン（９）及び垂直に配列さ
れた複数本のビット・ライン（８）を含むＭＯ５ＦＥＴ
技術によるアンド・アレイ構造が示されている。物理的
に言えば、上記のワード・ライン及びビット・ラインは
、第１のタイプの非導電性の交差点の第１のマトリック
スを形成する導体である。更に、アンド・アレイは、垂
直方向に配列された複数本の入力ライン（２）及び水平
方向に配列された複数本の出力ラインを含んでいる。物
理的には、上記入力ライン及び出力ラインは、第２のタ
イプの非導電性の交差点の第２のマトリックスを形成す
る導体である。

そのような電気的に絶縁されている交差点の各結合点に
対して、１つの電子的論理フユーズ（５）が存在する。

これを達成するために、付加的な制御デバイス（４）が
、アンド・ゲートを形成するために、ＭＯ８ＦＥＴスイ
ッチング・デバイス（１）と直列に接続されている。メ
モリＦＥＴ（６）及びストレージ容量（７）で構成され
た１デバイスＤＦＬＡＭセルのバイナリ状態は１．ｈ記
のアンド・ゲートを付勢し、あるいは減勢することによ
って変化される。従って、ＤＲＡＭセルの内容に応じて
、アンド・ゲートのアレイは、読取り／書込み能力をユ
ーザの望み通りに、再構成することが出来る。この解決
法は、興味ある技術を含んでいるけれども、回路の動作
速度が比較的遅く、また付加的なリフレッシュ回路を必
要とするので、半導体回路には余り使用されていない。

リフレッシュ論理回路は、ストレージ容量のチャージを
周期的に復帰するために、セルのビット・ラインに接続
する必要がある。

他方、例えば第９図に示したアンド・アレイ１１′の２
２Ａのような電子的論理フユーズは、ＭＯ５ＦＥＴ技術
によるスタティックＲＡＭ（ＳＲＡＭ）セルで実行する
ことが出来る。

０ＭＯ８ＦＥＴ技術による標準的な６デバイスＳＲＡＭ
セルで構成された時の第９図のアンド・アレイ１１′の
一部の細部を第１０図に示す、総括的に言えば、アレイ
１１′は上述の刊行物、１８Ｍテクニカル・ディスクロ
ージャ・ブレティンに開示されたアンド・アレイと同じ
構成、換言すれは、読取り／書込みの能力を持っている
けれども、第１０図の各電気論理フユーズは、上述の刊
行物のアンド・アレイとは異なった構造を持っている。

電気論理フユーズ２２′Ａは、ラッチ動作用の第１及び
第２の一対の交差接続されたトランジスタで構成された
書込み／読取りメモリ・セル２０′Ａを含んでいる。第
１の対は２個のＦＥＴ、ＴＯ及びＴ１を含んでいる。Ｆ
ＥＴのソース電極は高い電圧の第１の電源に接続されて
おり、ＦＥＴ、Ｔ２及びＴ３のソース電極は低い電圧の
第２の電源に接続されている０図示された例では、ただ
１つの電源が与えられており、メモリ・セル２０’　Ａ
は高い電圧（ＶＨ）と低い電圧（ＧＮＤ　）の間でバイ
アスされている。共通ノードＡ及びＢにおいて与えられ
るメモリ・セルの出力は、転送ゲート構造Ｔ４及びＴ５
に装着された２個のＮチャンネルＦＥＴを介して、一対
の相補的なビット・ラインＢＬＩ及びＢＬＩに接続され
ている。後者のＦＢＴのゲート電極は対応するワード・
ラインＷＬＩに接続されている。・ナンド・ゲート２１
′Ａは直列接続された４個のＦＥＴで構成される。

ＰチャンネルＦＥＴ、Ｔ６及びＴ７と、ＮチャンネルＦ
ＥＴ％Ｔ１８及びＴ１９の組合せは、ナンド論理動作を
行う、ＦＥＴ、Ｔ７及びＴ８はメモリ・セルの共通ノー
ドＢに接続され、Ｔ６及びＴ９のゲート電極は、１９Ａ
で示された積項ラインＰＴＩに接続されている。ナンド
・ゲート２１′Ａの出力信号はライン２３ＡのノードＣ
で与えられる。最後に、すべてのワード・ライン（例え
ばＷＬ１）は、ワード・ラインのデコーダ／ドライバの
ブロック２７に接続され、そしてビット・ライン（例え
ばＢＬＩ　）は、ビット・ライン書込みドライバのブロ
ック２８に接続されている。

第１０図に示されているようにストレージ素子としての
代表的なＳＲＡＭセルを使用することによって、読取り
／書込みの能力が与えられた時、第１１図に示したＰＬ
Ａ回路１０′によって「可変」内容を持つＰＬＡが模式
的に示されている。

インバータのブロック１６′、感知増幅器／ラッチのブ
ロック１７′及びデコーダのブロック１８′は第８図に
示した対応するブロックと全く同じである。大きく異な
っているのは、上述した読取り／書込みの能力を遂行す
るのに必要な新しい回路である。アンド・アレイ１１′
は、ＷＬＩのようなワード・ラインを駆動するワード・
デコーダのブロック２７と、ＢＬＩのようなビット・ラ
インを駆動するビット・ライン書込みドライバのブロッ
ク２８とによって動作される。ワード・デコーダのブロ
ック２９とビット・ライン書込みドライバのブロック３
０とによって、オア・アレイ１２′に対して同じような
構成が与えられる。使用される技術の技術的理由によっ
て（ＭＯ５ＦＥＴ％ＣＭＯ５ＦＥＴ等々）、例えばＭＬ
Ｉのような「整合ライン」上の信号は、例えばＭＬＩ’
のような「整合出力ライン」上のインバータのブロック
１６′の出力において補数化される必要があることは注
意を要する。

１デバイスＤＲＡＭセルか、または６デバイスＳＲＡＭ
セルかの何れかによって実行された時、電子論理フユー
ズ２２Ａは、そのバイナリ内容がユーザによって自由に
変更できるので、再プログラム可能な論理フユーズ、即
ち再プログラム可能論理フユーズ（ＲＬＦ）と言うこと
が出来る。

若し、アンド・アレイ１１′の第１列が第１０図の再プ
ロプラムすることの出来る論理フユーズ（以下、再プロ
グラム可能論理フユーズ、またはＲＬＦという）２２’
　Ａによって実施されたとすれば、基本的なデバイスの
数は、 （ａ）　　電子的論理フユーズ（２２′Ａ、、、、）に
関しては、 （＋）１２個の読取り／書込みラッチ（夫々に６個のデ
バイスが必要） （ｌ＋）　　１２個のアンド・ゲート（夫々に４個のデ
バイスが必要） （ｂ）　　論理ブロック２６に間しては、（１）３個の
４入力オア・ゲート（夫々に８個のデバイスが必要） （ｉｉ）　　１個の入力アンド・ゲート（夫々に６個の
デバイスが必要） である。

その結果、第９図に示された回路例のただ１つの列だけ
を実行するために、１５０個のデバイスが必要である。

上述のアプローチは、密度の観点から見ても、書込みラ
インの長さの観点から見ても、伝播遅延の観点から見て
も不満足である。特に、第９図に示した回路例において
、伝播遅延は３層の論理構造に跨がる。第１の層は積項
ライン（例えば１９Ａ）によって供給されるアンド・ゲ
ート（例えば２１Ａ）を含み、他の２つの層はオア・ゲ
ート（例えば２４Ａ）と、整合ラインＭＬＩで信号が与
えられるアンド・ゲー）（２５’）とを含んでいる。上
述の論理ブロック２６を形成するこれらのオア・ゲート
及びアンド・ゲートは、遅延時間を増加し、且つ回路全
体の密度を低下する。

この欠点は、上述したアンド・ゲート２５に使われる技
術の技術的な弱点のために、積項の数が増えるに従って
増大する。

上述の説明によって、従来の技術による読取り／書込み
論理アレイの持つ弱点が理解出来た。従って、上述した
従来技術の持つ幾つかの問題点のうちの１つでも解決す
ることが出来れば、それは大変望ましいことであり、こ
れらの問題を解決することが本発明の主たる目的である
。

Ｃ０発明が解決しようとする問題点 従って、本発明の目的は、回路の全体的な性能を向上さ
せるために、より小さな半導体チップの面積と、顕著に
短縮された伝播遅延とを必要とする論理アレイの実現を
計ったＣＭＯ８ＦＥＴ技術の再プログラム可能論理フユ
ーズを提供することにある。

本発明の他の目的は、論理アレイ内における補助的な論
理回路の使用を回避するために、純粋な論理間数／ドツ
ト能力を持つ論理アレイに使用される再プログラム可能
論理フユーズを提供することにある。

本発明の他の目的は、再プロプラム用の高い電圧、また
は特別なツールの使用を回避するために、電圧源及び信
号の振幅の点で、標準的なＲＡＭの要件と完全に両立す
る論理プレイを使用した再プログラム可能論理フユーズ
を提供することにある。

本発明の他の目的は、高密度のＰＬＡ用の回路の構成に
多数使用することの出来る再プログラム可能論理フユー
ズを提供することにある。

Ｄ１問題点を解決するための手段 本発明は、標準的なスタティック・ランダム・アクセス
・メモリ（ＳＲＡＭ）デザインに使用されているセル構
造と同様なＳＲＡＭセル構造に基づく新規なブログム可
能な論理フユーズ（ＲＬＦ）である０本発明に従って、
ビットのパーソナリティ用の制御データをストアするた
めのストレージ素子を形成するために、６デバイス・セ
ルのうちの４個のデバイスが、公知の態様で接続される
。

５番目のデバイスは、ストレージ素子に使用され、制御
データを書込むために使用される。このデバイスは、ス
トレージ素子のビット・ライン及び第１の共通ノードと
の間の転送ゲート構造を構成するように接続される。５
番目のデバイスのゲート電極はワード・ラインに接続さ
れる。６番目のデバイスは、アンド機能を行うが、より
総括的に言えば、６番目のデバイスは、秀れた論理的ア
ンド／オア・ドツト能力を持っている。この６番目のデ
バイスは、転送ゲートとして、即ちスイッチ機能を行う
ように接続されている０本発明の実施例において、転送
ゲート構造を持つ６番目のデバイスは、ストレージ素子
の第２の共通ノードと、制御ラインとの間に接続されて
いる０本発明の装置がＰＬ八へ路に接続された時、６デ
バイス密度ＡＭセルは、デ・モルガンの基本規則で知ら
れているような適当な極性の入力信号を印加することに
よって、簡単にアンド機能、またはオア機能（どちらの
アレイが関連しているかに従って）を遂行する。このセ
ルは標準的なＳＴＡＭセルとして、ソフトウェアでパー
ソナリゼーションが出来る。

この構造は、論理条件の変更を、高い柔軟性の下で、ユ
ーザのソフトウェアによって容易に再構成することを可
能とする。本発明は、カードとがサブアセンブリのレベ
ルでの変更を要することなく、ＶＬＳ　夏のエンジニャ
リング・チェンジをする能力をユーザに与えることが出
来る。また、本発明は、ＶＬＳ　Ｉのデザインに際して
、ＶＬＳＩの設計者の間に合せ能力を与える。論理アレ
イに本発明の再プログラム可能論理フユーズを形成する
場合、使用されるデバイスの数が非常に少ないので、デ
バイス密度の高い再プログラム可能論理アレイ、即ち再
ロード可能な論理アレイを与える。

加えて、論理条件の変更に際して、エンジニャリング・
チェンジは、ハードウェアの変更（配線の変更）を含ま
ず、ＰＬＡチップのマクロ・プログラムにロードされる
僅かな数のコードを変更するだけでよい。

Ｅ、実施例 第１図は本発明の再プログラム可能な論理フユーズ（Ｒ
ｅｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｆｕｓｅ−
ＲＬ　Ｆ　）の細部を示す図である。このＲＬＦは上述
した論理アレイの交差点（ビット・ライン／ワード・ラ
イン及び入力ライン／出力ラインの交差点）の各交差部
に配置されるように設計されており、０ＭＯ５ＦＥＴ技
術による６デバイスの標準的なスタティック（静止型）
ランダム・アクセス・メモリ・セル、即ちＳＲＡＭセル
を基礎としている。然しながら、本発明のＲＬＦは、こ
の特定の技術に限定されるものではない、４個の交差接
続デバイスＱ１乃至Ｑ４を含むラッチは、ＲＬＦのスト
レージ素子ＳＥを構成している。ＣＭＯ５技術において
、ストレージ素子ＳＥは、２個のＰチャンネルＦＥＴ。

Ｑｌ及びＱ２と、２個のＮチャンネルＦＥＴ、Ｑ３及び
Ｑ４とで構成されている。第５のデバイスのＮチャンネ
ルＦＥＴ、Ｑ５は転送ゲート構造に接続されており、そ
のゲート電極はワード・ライン信号を伝送するワード・
ラインＷＬに接続されており、そのソース電極はビット
・ライン信号を伝送するビット・ラインＢＬに接続され
ている。

Ｑ５のドレイン電極はラッチの第１の共通ノードＡに接
続されている。ＮチャンネルＦＥＴ％Ｑ５は、ＲＬＦが
論理アレイに配列された時、関連するストレージ素子Ｓ
Ｒを単独で選択し、所望の制御データを書込んで、ビッ
トの適正なパーソナリティをそのストレージ素子に保持
させる。標準的な６デバイスのＳＲＡＭセルのアドレス
／書込み手段は、２個のデバイス（第１０図におけるＴ
４及びＴ５）が共通に使用される構成にされているのと
は異なって、本発明におけるアドレス／書込み手段は、
１個のデバイス（Ｑ５）を使用するだけである。従来の
装置で使用されていた６番目のデバイスＱ６は余分にな
るから、この６番目のデバイスは、正電圧に接続されて
いる整合ラインに関連付けられて、使用される論理の型
（正電位か負電位）に従って、アンド／ナンド機能か、
またはオア／ノア機能かの何れかに選択する役割を持た
せることが出来る。加えて、これは、上述したデ・モル
ガンの規則に従って、実施例のアンド・アレイ中のアン
ド関数か、またはオア・アレイ中のオア関数の何れかを
保証する。第１図に示した実施例において、このＱ６の
ＦＥＴデバイスは、転送ゲート構造になるように接続さ
れたＮチャンネルＦＥＴである。ＮチャンネルＦＥＴ、
Ｑ６のゲート電極は、制御ラインＩＬ（この実施例の場
合、入力信号を転送する入力ライン）に接続され、その
ドレイン電極は、出力信号を転送する出力ラインＯＬに
接続され、そして、そのソース電極は、ラッチの第２の
共通ノードＢに接続されている。

例えばアンド／ナンドのような所望の論理関数は、入力
信号とストレージ素子ＳＨにストアされた制御データの
表示であるノードＢの信号との間で得られ、そして、そ
の結果は、出力ラインＯＬに現われる。換言すれば、ラ
インＩＬの入力信号と、ノードＢに与えられた信号（Ｓ
Ｒにストアされた制御データを表わす信号）との闇の「
不整合」は、正の電圧に事前充電された整合ラインＭＬ
Ｉと、整合ラインＭＬＩに接続されたドレイン電極を持
つ転送ゲート（例えばＱ６）の動作とを組合せることに
よって、セル（例えば第３図に示されたＲＬＦＩ　１乃
至ＲＬＦｌｍ）の全ラインに対して検出される。整合／
不整合の検出の細部については後述する。一方の側にあ
るビット・ラインＢＬ及びワード・ラインＷＬと、他方
の側にある入力ラインＩＬ及び出力ラインＯＬとは、２
つの絶縁された（非導通性）交差点を画定する。

出カラインＯＬ上に所望の「整合」の検出を行うために
、ストレージ素子ＳＨにストアされた制御データと、入
力ラインＴＬに与えられるディジタル信号とを組合せる
ことがＮチャンネルＦＥＴの主な役割である。後に明ら
かになるように、ＮチャンネルＦＥＴ、Ｑ６は、出力ラ
インＯＬにオア・ドツト（ＯＲｄｏｔｔｉｎｇ　）を与
える。

使用される半導体の技術及び構造に従って、確実な動作
を行うために、入力ライン及び出力ラインに印加される
電圧の振れにある制限が与えられる。この点については
、後で細部する。

ＮチャンネルＦＥＴ、Ｑ６に関する限り、第２図に示さ
れたように、異なった構造と、異なった導電性型とを使
用することが出来る。デバイスＱ６は、転送ゲート構造
（第２ａ図）に接続されたＰチャンネルＦＥＴでもよい
し、あるいは、スイッチ構造（第２Ｂ図、第２Ｃ図）に
接続されたＮチャンネルＦＥＴかＰチャンネルＦＥＴの
何れかであってもよい。

第３図は、本発明の再プログラム可能論理フユーズ（Ｒ
ＬＦ）が各入力ライン／出力ラインの交差点で接続され
た時に形成される、再ロード可能なＰＬＡ（ＲＰＬＡ）
回路３１の模式図である。ＲＰＬＡ３１は、アンド・ア
レイ３２及びオア・アレイ３３の２つの基本的な論理ア
レイと、ブロック３４に含まれた感知増幅器を含む一連
の付加的な回路とで構成されている。積項（入力）ゼネ
レータ、即ちデコーダ３５は、入力ライン上に入力信号
、Ａ１乃至Ａｐを受取る。転じて、デコーダ３５は、個
々の積項ラインＰＴＩ乃至ＰＴｎ上にデコードされた積
項Ｘ１乃至Ｘｍを発生する０例えば、隔離された入力の
場合、積項信号Ｘ＝Ａ１゜Ａ２が積項ラインＰＴＩに発
生される。実際上では、これは、ｐＴｌを正の電圧に（
他の３本の付勢されていないラインは０ボルトに留まっ
ている）上昇することによって行われる。アンド・アレ
イ３２の中には、積項ラインと整合ラインとの各交差点
にＲＬＦがある。従って、とのＲＬＦはマトリックスの
態様で配列されている。マトリックスの第１列とアンド
・アレイ３２との交差点にあるＲＬＦは、ＲＬＦＩＩで
示されている。上述したように、ＲＬＦＩＩは６個のＭ
Ｏ３ＦＥＴｔ−含んでいる。ストレージ素子５Ｅ１１は
、４個の交差接続されたＦＥＴ、ＴＩＯ乃至Ｔ１３で構
成された標準的なメモリ・セルである。５Ｅ１１の第１
及び第２の共通ノードは、夫々Ａｌｌ及びａｌｌで表わ
されている。ＮチャンネルＦＥＴ、Ｔ１４は、適正なビ
ット・パーソナリティを確立するために、ストレージ素
子中に制御データを書込む。

最後の６番目のデバイスはＮチャンネルのＦＥＴ。

Ｔ１５である。このＮチャンネルＦＥＴ％Ｔ１５のゲー
ト電極は、積項ラインＰＴＩに接続され、そのドレイン
電極は、整合ラインＭＬ１に接続されている。

６番目のデバイスのドレイン電極（例えば、ＲＬＦＩＩ
に対するＴ１５のドレイン電極１０．。

ＲＬＦｌｍに対するＴ１５ｍのドレイン電極）は、オア
・ドツト論理機能を与えるために、整合ライン（例えば
ＭＬ１）に接続されていることを理解することは本発明
にとって重要なポイントである。

本発明においては、第９図の論理ブロック２６は最早や
必要がない。

ストレージ素子５ＥＩＩ中に制御データを書込むことは
、従来と同じである。転送ゲートのＮチャンネルＦＥＴ
、Ｔ１４が導通するように、ワード・ラインＷＬ１ｅ高
位（ＶＨ）に上昇し、そしてビット・ラインＢＬＩをＶ
Ｈに上昇することによって適当なバイナリ・データ、例
えば「１」がラッチされる。ＶＨのような正の電圧が、
第２の共通ノードＢｌｌのような、ストレージ素子５Ｅ
１１の右側のノードに現われた時、論理「１」が５ＥＩ
Ｉ中にストアされたことになる。

アンド・アレイを構成しているストレージ素子のマトリ
ックスへの書込みは、標準的な付属的回路、即ちワード
・ラインのドライバ回路及びデコード回路を含む論理ブ
ロック３６と、すべてのビット・ライン書込みドライバ
回路を含む論理ブロック３７とによって行われる。

また、ＰＴＩ乃至ＰＴｎで表わされた積項ラインは、ア
ンド入力ラインを表わし、他方、Ｘｌ乃至Ｘｍで表わさ
れた積項信号は、アンド入力の信号（アンド入力１の信
号５００．アンド入力ｎの信号）を表わす、また、ＭＬ
Ｉ乃至ＭＬｎで表わされた整合ラインは、アンド出力ラ
インを表わし、他方、アンド項１乃至ｎは、アンド出力
信号（アンド出力１の信号及びアンド出力ｎの信号）で
ある。

第３図に示された特定の回路を用いて、「整合」検出動
作を以下に説明する。既に説明したように、積項ライン
（例えばＰＴ１）は、選択されると正電圧であり、選択
されなければＯボルトである。

ノードＢが正電圧の時、ＳＲセルは論理「１」がストア
されている。「整合」ラインＭＬは、サイクルの始めに
正電圧に事前充電される。転送ゲートに接続されたＦＥ
Ｔ、Ｔ１５の導通は、ＦＥＴ、Ｔ１５のゲート電極（積
項ラインＰＴに接続されている電極）がＦＥＴ、Ｔ１５
のソース電極（セルＳＥのノードＢに接続されている電
極）に対して正電圧である時に生じる。換言すれば、転
送ゲートＴ１５の導通は、正電圧にされた積項ラインＰ
Ｔに対応するセルＳＥ中に、論理「０」（ノードＢが０
ボルト）がストアされた時にのみ生じる。

これは、与えられたデコード入力ライン上の「不整合」
状態に対応する。ＭＬＩ上に最初に正電圧に事前に充電
された電圧が、Ｔ１５、ノードＢ及びセル５ＥＩＩのト
ランジスタＴ１３とを介して、グランド電位に放電した
時に、転送ゲート（例えばＴ１５）の導通が発生する（
Ｔ１５のドレイン電極は「整合」ラインＭＬＩに接続さ
れている）。

従って、与えられた整合ラインＭＬに沿って発生したす
べての「不整合」は、そのラインを非選択にする（これ
はデ・モルガンの規則に従って、「整合」アンド関数と
等価である）、「整合」ラインに最初に事前に充電され
た正の電圧に留まっている「整合」ラインだけが、選択
されたラインと見做される。

第３図に示された特定の実施例において、例えばＭＬＩ
のような「整合」ラインは、感知増幅器とラッチとで構
成されている一連の回路３４．１乃至３４．ｎを介して
オア・アレイ３３に接続されている。整合ラインＭＬＩ
乃至ＭＬｎ上のｎ個の感知回路３４．１乃至３４．ｎの
すべては、参照数字３４で示された整合ライン感知増幅
器／ラッチ（ＭＬＳＡ）のブロック３４に含まれている
。

ＭＬＳＡのブロック３４は、アンド・アレイ動作の最後
において整合ラインの状態をストアするＲＰＬＡの主要
部である。これは、次に続くオア・アレイ３３の動作の
闇で、整合ラインを、その初期の正電圧に再度予備充電
させる。このことは、ＲＰＬＡの高い性能を達成するた
めの重要な特色である。

第３図の実施例に示した特定のオア・アレイ３３に従う
と、ブロック３４の出力はすべての整合ラインの真数状
態、または補数状態をオア・アレイに伝達することが出
来る。第３図に示した特定の実施例においては、「選択
された」アンド・アレイ３２の整合ラインＭＬに対応す
る出力である正電圧がオア・アレイ３３に伝達される。

然しながら、例えば、アンド・アレイがＮチャンネルＦ
ＥＴで作られており、且つオア・アレイがＰチャンネル
ＦＥＴで作られているような特別の装置の場合、補数化
動作や、増幅動作などが必要ないので、ＭＬＳＡブロッ
ク３４は、必要がなくなる。この場合、ＲＰＬＡ回路は
組合せ的論理回路と同様に動作する。

オア・アレイ３３はアンド・アレイ３２と同じ構造を持
っている。従って、ＲＬＦ’ｌｌは６個のＦＥＴ、即ち
Ｔ１０′乃至Ｔ１５′を含んでいる。ＲＬＦ’　１１に
おいて、ＮチャンネルＦＥＴ１５′のドレイン電極は、
オア出力ラインＯＲＩに接続されているが、そのゲート
電極は整合出力ラインＭＬＩに接続されている（感知増
幅器３４゜１において増幅され補数化された後のＭＬＩ
のディジタル信号）、また、オア・アレイ出力信号Ｐ１
乃至Ｐｋはクロック信号の制御の下で増幅され、ラッチ
される。オア・アレイ出力信号Ｐ１乃至Ｐｋは対応する
回路３８．１乃至３８．ｋに印加され、それらの回路３
８．１乃至３８．には、異なった機能を持っているが、
本質的には、感知増幅器とラッチとで構成されている。

結果の出力信号は、参照記号、０１乃至Ｏｋで示されて
いる。上記の回路３８．１乃至３８．にのすべては、出
力感知増幅器／ラッチのブロック３８に含まれている。

また、ワード・ライン・デコーダのブロック３９及びビ
ット・ライン書込みドライバのブロック４０がオア・ア
レイに与えられている。ＲＰＬ八回へ３１の出力信号０
１乃至Ｏｋが、ブロック３８の出力端子における出力ラ
イン束３８ａに与えられる。

また、整合出力ラインＭＬ’　１乃至ＭＬ’　　ｎは、
オア入力信号（オア入力１の信号１００．オア入力ｎの
信号）を伝播するオア・アレイの入力ラインを表わす、
ＯＲ１乃至ＯＲｋで示されたオア出力ラインは、Ｐｌ乃
至Ｐｋで表わされたオア出力信号（オア出力１の信号１
００．オア出力ｎの信号）を伝播する。

第３図を参照して、オア・アレイ３３の動作を以下に説
明する。第３図に示された特定の実施例において、Ｎチ
ャンネルＦＥＴの転送ゲートは、オア・アレイのセルＳ
Ｅ’をオア・ラインＯＲＩ乃至ＯＲｋに接続するために
使用される。オア・ラインはアンド・アレイ動作の間で
、正の電圧に初期充電される。オア・アレイのセルＳＥ
’　は、それらのノードＢ（転送ゲートＴ１５′のソー
ス電極に接続されている）が接地電位にある時、論理「
１」がストアされたと称される（「正の論理」がアンド
・アレイにおいて使用されている間、「負の論理」に反
転する）、ブロック３４の出力によって駆動されるＭＬ
’　　１のような整合出力ラインは、ＭＬＩのような対
応する整合ライン上のアンド・アレイに「整合」が生じ
た時、正の電圧になる。転送ゲートＴ１５’　は、Ｔ１
５′のゲート電極（整合出力ラインに接続されている）
が、そのソース電極（セルＳＲ’のノードＢに接続され
ている）に対して正電位になった時に導通する。

換言すれば、転送ゲートＴ１５′は、セルが論理「１」
（ノードＢがＯボルト）をストアしており、且つ整合出
力ラインＭＬ’が選択状態（正電圧）にある時に導通す
る。転送ゲートＴ１５′が導通すると、予備充電された
オア・ラインの正電圧は、Ｔ１５’、ノードＢ及びセル
ＳＥ’のＴ１３′を介して、接地電位に放電される。オ
ア・ラインの正電圧が接地電位に放電されるというこの
動作は、オア・ライン（オア・アレイに使用されている
論理「１」のオア関数、即ち負の論理）に接続されてい
るすべてのセルの導通に対して当て嵌まる。

例えばＲＬＦＩＩのような再プログラム可能論理フユー
ズのアンド・アレイにおいて、入力ライン及び出力ライ
ンは、夫々、ＰＴＩのような積項ラインと、ＭＬＩのよ
うな整合ラインであることを認識することは、本発明を
正しく理解するために重要なポイントである。同様に、
オア・アレイにおいて、例えばＲＬＦ’ｌｌのような再
プログラム可能論理フユーズのオア・アレイにおいて、
入力ライン及び出力ラインは夫々、ＭＬ’　　１のよう
な整合出力ラインと、ＯＲＩのようなオア出力ラインで
あることも注意を払う必要がある。

第３図の特定の実施例を更に参照すると、ＭＬｌの出力
ラインと同じ出力ラインに接続されているセル間の混線
を回避すること、即ち′ＦＣ″ＬＦＩ　１のセルとＲＬ
Ｆｌｍのセルの間の不所望のコミニュケーションを回避
するために、セルの間を完全に隔離する何らかの方策が
施されねばならないことを示唆している。この問題を理
解するために、ここで、ノードＢｌｌの電位が０ボルト
であり、これに対してノードＢ１ｍの電位はＶＨである
と仮定する。若しＰＴＩが高位（ＶＨ）にされたならば
、整合ラインＭＬＩの電位はＯボルトになり、同時に、
若し、積項ラインＰＴｎが高位に上昇したとすれば、ト
ランジスタＴ１５ｍは導通され、そして論理「０」がス
トレージ素子ＳＥ１ｍにストアされた論理「１」の上に
書°込まれることになり、これは許容し得ない状態であ
る。上記の出力ラインの電位は、入力ラインの電位（例
えばアンド・アレイ中のＰＴＩの電位）から、ＦＥＴの
閾値Ｖｔを差し引いた電圧以上の大きさでなければなら
ない。

上述のことを要約すると、アンド・アレイ３２及びオア
・アレイ３３の両方において、入力ラインの高位レベル
（論理１）がＶＨ−Ｖｔの値に制限されるという要件を
満たした時に、セルの間のコミニュケーションは起きな
い。同じ原理がアンド・アレイ及びオア・アレイの間の
整合ラインＭＬと整合出力ラインＭＬ’　に適用される
。従って、整合出力ラインの電位は、ＶＨ−２Ｖｔ以下
の低い値に維持されねばならない、換言すれば、ＶＨ−
Ｖｔは論理「１」であり、ＶＨ−２Ｖｔは論理「０」で
ある、整合出力ラインの低いレベル（論理Ｏ）はＶＨ−
２Ｖｔにクランプされる。その結果、フル電圧スイング
、即ち完全な電圧の振れ（０ボルトからＶＨまで）の代
りに、小さくされた電圧の振れは、アクセス時間及び消
費電力の観点からは改良する半面、「整合」／「不整合
」状態を検出するための事前充電されたライン上の非常
に小さなアナログ電圧の振れを増幅するために、ブロッ
ク３４及び３８に感知増幅器を設けることが必要である
。

低いＶｔのＦＥＴ及び高いＶｔのＦＥＴと言われる異な
った閾値電圧を有するＦＥＴを使用することは、これら
の制限を回避する１つの解決方法である。然しながら、
この解決法は、かなり複雑な製造プロセスを必要とする
という意味から他の弱点を持つことになる。

第３図のＲＰＬＡ回路３１の動作に必要な他の重要な制
御信号を以下に説明する０例えば、「セット論理積項」
信号、ＳＰＴは、ブロック３５において、積項信号の発
生を制御する。ワード検出器３６は「アドレスＪＡＤＤ
信号及び「セット・ワード・デコーダＪＳＷＤ信号によ
って制御される。ビット・ライン・ドライバのブロック
３７は、ＤＩ倍信号データ入力信号）及びＷＲ信号（書
込み信号）の制御の下にある。最後に、整合ライン感知
増幅器／ラッチのブロック３４は５ＳＡ（セット感知増
幅器の信号）、Ｒ（復帰信号）及びＧ（三状態クロック
）によって制御される。これらの信号及び制御クロック
の役割は、後述する。同じ回路構成がオア・アレイの付
加的論理回路にも適用される。

また、第３図は、再ロード可能なプログラム可能論理ア
レイ、即ち１’ｔＰＬＡ３１ｔ−持つシリコン・チップ
に形成される回路の形状の全体像を与えるものである。

Ａ１乃至Ａｐはチップに印加される入力信号であり、他
方、０１乃至Ｏｋは外部で処理される出力信号である。

第４図は、整合ライン感知増幅器／ラッチのブロック３
４中の例えば３４．１のような回路を示す図である。こ
の回路は、整合ラインＭＬ’　　１を、上述したような
ＶＨ−２Ｖｔ電位に維持するためのクランプ回路４２．
１と、感知後、ＭＬｌをＶＨの電位に復帰するための復
帰回路４３，１との両方を含んでいる。１つの端子を持
つ感知増幅器４４．１はＭＬＩで与えられるディジタル
信号（アンドの出力信号）を増幅する０次に、増幅され
た信号は、ＭＬＩがＶＨに復帰された時、隔離目的の標
準的な三状態ドライバ回路４５，１に印加される。三状
態ドライバ回路４５．１は、制御クロック信号Ｇの制御
の下にある。然しながら、この三状態ドライバ回路は、
特定の装置における付加的な装置である。若し、アンド
・アレイがＮチャンネルＦＥＴか、またはオア・アレイ
がＰチャンネルＦＥＴ、またはその逆で実施されたなら
ば、三試態ドライバ回路は極めて有用な機能を果たす、
ＰチャンネルＦＥＴの寸法はＮチャンネルＦＥＴの寸法
よりも大きいことは当業者に知られている。出力信号は
整合出力ラインＭＬ’　　１に充当された極性を持つ信
号をラッチするために、ラッチ４６．１に印加される。

相補的なＰ型及びＮ型デバイスで構成された第３図の特
定の実施例に関して、ラッチ４６．１においてラッチさ
れたディジタル信号は、整合ラインＭＬＩに印加された
入力信号の極性に対して反対の極性を持っていることは
注意を要する。

ＭＬ’　　１のような整合出力ラインがＶＨ−２Ｖｔの
電位にクランプするために、ラッチ４６：　１及び三状
態ドライバ回路４５．１はその電圧の電源にバイアスさ
れる。

出力感知増幅器／ラッチのブロック３８の回路は、（ａ
）三状態ドライバは必要ないこと、（ｂ）出力ラッチは
真数／補数出力によって与えられることが望ましてこと
を除いて、同じ構造である。

第５図は参照数字３７．１で示したようなビット・ライ
ン書込みドライバのブロック３７の基本的な回路を示し
ている。この回路はＶＨ及びＧＮＤの間に直列に接続さ
れた４個のＦＥＴ、Ｔ１６乃至Ｔ１９を含んでいる。Ｎ
チャンネルＦＥＴ、７１８のゲート電極はＷｌ’を信号
（書込み信号）が印加され、ＰチャンネルＦＥＴ％Ｔ１
９のゲート電極には補数の書込み信号ＷＲが印加される
。

ＷＲクロック信号が選択された時、ディジタル・データ
は、ＦＥＴ％Ｔ１６及びＴ１７で構成されているインバ
ータによって反転されて、ラインＢＬｌ上に現われ、ワ
ード・ラインが選択された時、反転されたディジタル・
データは、ストレージ素子５ＥＩＩに転送され、そこに
ラッチされる。

ワード・ライン・デコード回路のブロック３６及び３９
の回路はこの技術分野で公知なので、細部の説明は行わ
ない、然しながら、例えばＰＴＩのような積項ラインを
駆動する３５．１のような各出力ドライバは、上述した
理由によって、ＶＨ−Ｖｔの電圧値を持つ電源でバイア
スされていることは注意を要する。

第３図に示されたＲＰＬＡ３１のデザインは、クロック
で動作するタイプの回路であることを想起する必要があ
る。これは、クロック・パルスが与えられた後に、すべ
ての信号が活性化され、そして、その機能が完了するや
否や復帰されることを意味する。このクロック・システ
ムは、回路全体のアクセス及び電力消費を向上させる。

アンド・アレイ及びオア・アレイに夫々関連した第６図
及び第７図を参照してＲＰＬＡ３１の動作を以下に説明
する。アンド・アレイ３２において、主クロック（グラ
フ４７）の立上りエツジに続いて、シングル・ショット
装置からのパルス（図示せず）が調節されたパルス幅で
発生される。ＳＰＴ信号と言われるこのパルスは、上述
したラインＰＴＩのような１つの積項ＰＴライン上のパ
ルスを取り出すために積項ゼネレータ３５ｔ！：付勢す
る。このデコードされたＰＴラインＰＴＩの電位が、高
位になった時、このＰＴクランプ例えばＰＴ１５に接続
されているＦＥＴは、若しそれらの左側の電極（ソース
電極）がＯボルトにあるならば、オンに転じる。ストレ
ージ素子、例えば５ＥＩＩにストアされている制御デー
タに従って、整合が生じるか、または整合が生じない、
不整合の場合、高電位レベル（ＶＨ）に事前充電されて
いる例えばＭＬのような整合ラインは、整合ラインの高
位レベルが２つのＲＬＦ’の間のコミニュケーションを
阻止するためにＶＨ−Ｖｔにクランプされているので、
ＶＨ−２Ｖｔにクランプされる。これは、グラフ４９か
ら明らかである。４４．１のような感知増幅器は、整合
ラインに十分な電圧スイングが現われた時、セットされ
る。グラフ５０はＳＳＡ信号を表わしている。感知増幅
器の出力の電位はグラフ５１に示しである。三状態ドラ
イバ回路（第３図の４５．１）は、整合がストアされた
時に、ＭＬＩ及びストレージ素子５ＥＩＩを隔離するた
めにクロックＧ１またはストローブ信号（グラフ５２）
によって制御される。三状態ドライバ回路がオフに転じ
るや否や、整合比カラインＭＬ’１上の信号（グラフ５
３）感知用としてオア・アレイに与えられる。次に、Ｍ
ＬＩは初期のレベルに復帰される（その復帰信号はグラ
フ５４の信号で表わされている）。同時に、オア機能を
実行するために、オア・アレイ３３に同じ動作が遂行さ
れる。この動作を、第７図を参照して以下に簡単に説明
する。

第７図に示されたグラフ５５及び５６（グラフ５３と同
じ）は主クロツク信号と、整合出力ライン上の信号を表
わしている。オア・アレイ出力信号は、オア・アレイ出
力ライン上に現われ、この信号はグラフ５７で示されて
いる０次に、ブロック３８中の対応する感知増幅器はセ
ットされ（グラフ５７の信号により）、その出力信号、
即ちオア・アレイ出力信号はグラフ５９で示されている
。

ラッチされた後のオア出力信号はグラフ６０で与えられ
ている。

第６図は、第３図のＦＬＰＬＡ回路のデータの重要な仕
様であるサイクル時間Ｔｅと、アクセス時間Ｔａとを示
している。

Ｆ１発明の・効果 電源電圧と電圧スイングの観点から見て、本発明のＲＬ
Ｆが従来の標準的なＳＲＡＭの電圧及び電圧スイングと
互換性があることが本発明の１つの重要な利点である。

その結果、本発明のＲＰＬＡは真にｒＲＡＭのＰＬＡＪ
である。本発明の回路は、次のような利点を持つ成長し
つる再ロード可能なＰＬＡを構成する能力を完全にユー
ザに与える。

一輪理回路のデザインのある部分のパーソナリゼーショ
ンをソフトウェアにより容易に行うことが出来ること。

一輪理回路のデザインの段階の間でのエンジニャリング
・チェンジの負担を最少限に軽くすること。

一上述の利点に加えて、システムのエンジニャリング・
チェンジをシステムの設置後でも容易に行うことが出来
ること。

本発明の秀れた代表的な適用例は、異なったプロトコル
（スタート／ストップ、５ＤＬＣ，Ｂ５Ｃ１９９，）を
必要とする異なったＣＣＩ　ＴＴの条件を必要する環境
に使用するコミニュケーション・システム、またはモデ
ムである。特定のプロトコルがストアされた幾つかのＲ
ＯＭチップを準備した上、所望のアプリケーションに応
じてそれらのチップを選択し装着する代りに、本発明は
、所定のアプリケーションに適するプロトコルに応じた
マイクロ・コードによって、システムの立上げの間でロ
ードすることが出来るＲＰＬＡのチップをたった１つだ
け準備することで実現することが出来る。

可変の解答が必要な時には、テーブル・ルックアップに
よる本発明の適用例がある。

【図面の簡単な説明】

第１図は本発明を適用した論理アレイ中の電子論理フユ
ーズとして使用される６デバイス・セルに基づく再プロ
グラム可能論理フユーズ（ＲＬＦ）のブロック式の回路
図、第２図は第１図の再プログラム可能論理フユーズを
実現するための他の異なった回路を示すブロック式の回
路図、第３図は本発明を適用して、第１図の再プログラ
ム可能論理フユーズを用いた再ロード可能なＰＬＡ（Ｒ
ＰＬＡ）のブロック図、第４図は第３図のＲＰＬＡ回路
に必要な感知増幅器の細部を示すブロック図、第５図は
第３図のＲＰＬＡ回路に使用されるビット・ライン書込
みドライバ回路の細部を示すブロック図、第６図及び第
７図は第３図のＲＰＬＡのアンド・アレイ及びオア・ア
レイの夫々のタイミング図、第８図は従来の「固定され
た」内容のＰＬＡのブロック図、第９図は各入力ライン
及び各出力ラインの各交差点にラッチのようなストレー
ジ素子及び４デバイスのナンド・ゲートで構成された電
子論理フユーズを含む従来の再構成可能なアンド・アレ
イの一部を示すブロック図、第１０図は上述の電子論理
フユーズがＭＯ８ＦＥＴ技術によって、標準的な６デバ
イスＳＦＬＡＭセルと４デバイス・ナンド・ゲートで実
行された時、第９図の再構成可能アンド・アレイの一部
を示すブロック図、第１１図はユーザによるソフトウェ
アで再構成することが出来るデコーダ及び書込み論理回
路が与えられた時の従来の「可変」内容ＰＬＡのブロッ
ク図である。 ３１・・・・再ロード可能なプログラム可能論理アレイ
（ＲＰＬＡ）、３２・・・・アンド・アレイ、３３・・
・・オア・アレイ、３４・・・・整合ライン感知増幅器
／ラッチ（ＭＬＳＡ）、３５・・・・デコーダ（積項ゼ
ネレータ）、３６・・・・ワード検出器、３７・・・・
ビット・ライン・ドライバ、３８・・・・出力感知増幅
器／ラッチ、３９・・・・ワード・ライン・デコーダ、
４０・・・・ビット・ライン書込みブロック、ＷＬ・・
・・ワード・ライン、ＢＬ・・・・ビット・ライン、Ｉ
Ｌ・・・・入力ライン、ＯＬ・・・・出力ライン、ＰＴ
・・・・積項ライン（アンド入力ライン）、ＭＬ・・・
・整合ライン、ＭＬ’、・・・・整合出力ライン、ＯＲ
・・・・オア出力ライン、Ａ％Ｂ・・・・第１及び第２
の共通ノード、ＳＥ・・・・ストレージ素子、ＲＬＦ・
・・・再プログラム可能論理フユーズ。

Claims (3)

【特許請求の範囲】
1. （１）ビット・ライン信号を転送するビット・ライン（
   ＢＬ）と、 ワード・ライン選択信号を転送するワード・ライン（Ｗ
   Ｌ）と、 入力信号を転送する入力ライン（ＩＬ）と、出力信号を
   転送する出力ライン（ＯＬ）と、で構成された論理アレ
   イに使用される再プログラム可能論理フユーズ（ＲＬＦ
   ）において、制御データをストアするために、第１及び
   第２の電源（ＶＨ及びＧＮＤ）の間にバイアスされ、且
   つ第１及び第２の共通ノード（Ａ、Ｂ）を与えられたス
   タティック・ランダム・アクセス・メモリ（ＳＥ）と、 上記ビット・ライン（ＢＬ）及び上記第１の共通ノード
   （Ａ）との間に接続され、且つワード・ライン（ＷＬ）
   上の信号によつて制御されるアドレス／書込み手段と、 上記出力ラインの出力信号は、上記入力ラインに印加さ
   れた信号と、上記第２の共通ノードに与えられた上記制
   御データとの間の所定の論理関数（例えばアンド／ナン
   ド）であるように、一方において、上記第２の共通ノー
   ド（Ｂ）及び上記入力ラインとの間に接続され、他方に
   おいて、上記第２の共通ノード（Ｂ）及び上記出力ライ
   ンに接続されている論理機能／ドット手段と、 を含むことを特徴とする再プログラム可能論理フユーズ
   。
2. （２）非導電性の交差点を持つ第１のマトリックスと、
   非導電性の交差点を持つ第２のマトリックスと、第１及
   び第２のマトリックスの非導電性の交差点に配置された
   複数個の再プログラム可能論理フユーズとからなる再ロ
   ード可能な論理アレイ（ＲＬＡ）において、 （ａ）上記第１のマトリックスは、 ワード・ライン・ドライバ／デコーダのブロック（３６
   ）に接続されており、且つ水平方向に配列され、電気的
   に絶縁されているワード・ライン（ＷＬ１、．．．、Ｗ
   Ｌｎ）と、 ビット・ライン書込みドライバのブロック（３７）に接
   続されており、且つ垂直方向に配列され、電気的に絶縁
   されているビット・ライン（ＢＬ１、．．．、ＢＬｍ）
   と、 で形成され、 （ｂ）上記第２のマトリックスは、 第１の方向に配列されており、且つディジタル入力信号
   （Ｘ１、．．．Ｘｍ）を転送する複数個の入力ライン（
   ＰＴ１、．．．ＰＴｍ）と、上記第１の方向に対して直
   角な第２の方向に沿つて配列されており、且つ出力信号
   （アンド出力１、．．．、アンド出力ｎ）を転送する複
   数個の出力ラインと、 で形成された再ロード可能な論理アレイであつて、 少なくとも１つの上記再プログラム可能論理フユーズ（
   例えばＲＦＬ１１）が、次の構成を含むことを特徴とす
   る再ロード可能な論理アレイ（３１）、 （イ）第１及び第２の電圧（ＶＨ、ＧＮＤ）の間でバイ
   アスされており、且つ制御データをストアするために、
   第１及び第２の共通ノード（例えばＡ１１、Ｂ１１）が
   与えられているスタティック・ランダム・アクセス・メ
   モリ・セル（ＳＥ１１）。 （ロ）ゲート電極が対応するワード・ライン（例えばＷ
   Ｌ１）に接続されているＦＥＴであつて、ビット・ライ
   ン（例えばＢＬ１）及び上記第１の共通ノード（例えば
   Ａ１１）との間に接続転送ゲート構造として接続さてい
   る第１のＦＥＴ（例えばＴ１４）。 （ハ）上記第２の共通ノード（例えばＢ１１）に接続さ
   れている第１の電極、上記入力ラインに接続されている
   第２の電極及び上記出力ラインに接続されている第３の
   電極を持つ第２のＦＥＴ（例えばＴ１５）を設け、上記
   出力ライン上の出力信号が、上記第１の電極及び第２の
   電極に印加された信号の制御の下で、上記第１の電極に
   接続されたセルのノードの電位に駆動されること。
3. （３）非導通性の交差点の第１のマトリックス及び非導
   通性の交差点を持つ第２のマトリックスで構成される論
   理アンド・アレイ（３２）と、非導通性の交差点を持つ
   第３のマトリックス及び非導通性の交差点を持つ第４の
   マトリックスで構成される論理オア・アドレス・アレイ
   （３３）と、複数個の再プログラム可能論理フユーズ（
   アンド・アレイ中のＲＬＦ１１、．．．、ＲＬＦｎｍ）
   及びオア・アレイ中のＲＬＦ′１１．．．、ＲＬＦ′ｎ
   ｋ）とからなる再ロード可能なプログラム可能論理アレ
   イ（ＲＰＬＡ）（３１）において、（ａ）上記第１のマ
   トリックスは、 水平に配列され、電気的に絶縁されており、且つワード
   ・ライン・ドライバ／デコーダのブロック（３６）に接
   続されている複数本の第１のワード・ライン（ＷＬ１、
   ．．．、ＷＬｎ）と、垂直に配列され、電気的に絶縁さ
   れてており、且つビット・ライン書込みドライバのブロ
   ック（３７）に接続されている複数本の第１のビット・
   ライン（ＢＬ１、．．．、ＢＬｍ）とで形成され、（ｂ
   ）上記第２のマトリックスは、 第１の方向に沿つて配列されており、且つ第１のディジ
   タル入力信号（Ｘ１、．．．、Ｘｍ）を転送する複数本
   の第１の入力ライン（ＰＴ １、．．．、ＰＴｍ）と、 上記第１の方向に対して垂直な第２の方向に沿つて配列
   されており、且つ第１の出力信号（アンド出力１、．．
   ．、アンド出力ｎ）を転送する複数本の第１の出力ライ
   ン（ＭＬ１、．．．、ＭＬｎ）とで形成され、 （ｃ）上記第３のマトリックスは、 水平に配列され、電気的に絶縁されており、且つワード
   ・ライン・ドライバ／デコーダのブロック（３９）に接
   続されている複数本の第２のワード・ライン（ＷＬ′１
   、．．．、ＷＬ′ｎ）と、垂直に配列され、電気的に絶
   縁されており、且つビット・ライン書込みドライバのブ
   ロック（４０）に接続されている複数本の第２のビット
   ・ライン（ＢＬ′１、．．．、ＢＬ′ｍ）とで形成され
   、 （ｄ）上記第４のマトリックスは、 第３の方向に沿つて配列されており、且つ第２のディジ
   タル入力信号（オア入力１、．．．、オア入力ｎ）を転
   送する複数本の第２の入力ライン（ＭＬ′１、．．．、
   ＭＬ′ｎ）と、 上記第３の方向に対して垂直な第４の方向に沿つて配列
   されており、且つ出力信号（ＯＲ １、．．．ＯＲｋ）を転送する複数本の第２の出力ライ
   ンとで構成された非導通性の交差点の第４のマトリック
   スとで形成され、 （ｅ）上記再プログラム可能論理フユーズは、夫々の交
   差点に配置されている、 再ロード可能でプログラム可能な論理アレイ（ＲＰＬＡ
   ）のアンド・アレイ及びオア・アレイ中の再プログラム
   可能論理フユーズのうちの少なくとも１つが、下記の要
   件を含んでいることを特徴とする再ロード可能でプログ
   ラム可能な論理アレイ、 （イ）第１及び第２の電圧（ＶＨ／ＧＮＤ）の間でバイ
   アスされており、且つ制御データをストアするための第
   １及び第２の共通ノード（例えばＡ１１、Ｂ１１）が与
   えられたスタティック・ランダムアクセス・メモリ・セ
   ル。 （ロ）ゲート電極が対応するワード・ライン（例えばＷ
   Ｌ１）に接続されており、且つ転送ゲート構造に接続さ
   れているＦＥＴデバイスであつて、１つのビット・ライ
   ン（例えばＢＬ１）及び上記第１の共通ノード（例えば
   Ａ１１）の間に接続されている第１のＦＥＴデバイス（
   例えばＴ１４）。 （ハ）上記第２の共通ノード（例えばＢ１１）に接続さ
   れた第１の電極、上記入力ライン（例えばＰＴ１）に接
   続された第２の電極及び上記出力ライン（例えばＭＬ１
   ）に接続された第３の電極を有する第２のＦＥＴデバイ
   スを設けることにより、上記出力ライン上の出力信号が
   上記第１及び第２の電極に印加される信号の間の論理的
   アンド機能を行わせること。