JPH04223714A - プログラマブル論理装置及び積項信号を発生する方法 - Google Patents

プログラマブル論理装置及び積項信号を発生する方法

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JPH04223714A
JPH04223714A JP3045300A JP4530091A JPH04223714A JP H04223714 A JPH04223714 A JP H04223714A JP 3045300 A JP3045300 A JP 3045300A JP 4530091 A JP4530091 A JP 4530091A JP H04223714 A JPH04223714 A JP H04223714A
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cell
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cells
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Randy C Steele
ランディ・チャールズ・スティール
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般的に半導体集積
回路に関するものであ、特に、プログラマブル論理装置
に関するものである。
【０００２】
【従来の技術】ＡＮＤ−ＯＲアレイを有するプログラマ
ブル論理装置は、電子産業に目下広く使用されている。 これらのプログラマブル論理装置は、積和論理関数を提
供する。この積和論理関数は、別の論理関数を実行する
ためのマクロセルの出力論理に一般に組み合わせられて
いる。
【０００３】ＡＮＤ−ＯＲアレイはプログラマブル論理
装置のプログラム時間にプログラムされる。このプログ
ラミングは、プログラマブル論理装置によって実行され
るように選択された論理関数を定義する。プログラマブ
ル論理装置内の記憶セルがプログラミング情報を保持す
るので、選択された論理関数はプログラマブル論理装置
に保持される。一般的に、ＭＯＳ型のプログラマブル論
理装置においては、ＥＰＲＯＭセルやＥＥＰＲＯＭセル
のような不揮発性メモリ素子がプログラミング情報を保
持するように使用される。
【０００４】
【発明が解決しようとする課題】プログラマブル論理装
置をプログラミングするためのＥＰＲＯＭ及びＥＥＰＲ
ＯＭセルの使用は、いくつかの欠点を有する。不揮発性
ビットのプログラミング時間は比較的長く、もし多数の
複雑なプログラマブル論理装置をプログラムしなければ
ならないならばプログラム時間を長引かせる。すでにプ
ログラムされたプログラマブル論理装置の再プログラミ
ングも、多少複雑な手続きが必要である。さらに複雑な
集積回路の処理は、プログラマブル論理装置の残りの不
揮発性素子のために要求されるより他の点でＥＰＲＯＭ
セルやＥＥＰＲＯＭセルを製造するように要求される。
【０００５】現在の有効な設計は、動作中及び静止状態
中にかなり高い電流を引き出す。これは、ＥＰＲＯＭセ
ルやＥＥＰＲＯＭセルの動作要求のために部分的に生じ
る。これらの設計は、小さい電圧振幅を検出するように
センス増幅器を使用し、それをリール・ツウ・リール（
ｒａｉｌ−ｔｏ−ｒａｉｌ）電圧変化まで増幅する。こ
のセンス増幅器は、使用中か否かに拘わらず、かなりの
大電流を引き出す。
【０００６】速くて小電流しか引き出さない、プログラ
マブル論理装置のＡＮＤ−ＯＲアレイで使用するのに適
したセルを提供することが望まれる。現在入手できる技
術を用いて容易に製造できるプログラマブル論理装置が
さらに望まれる。
【０００７】したがって、プログラマブル論理装置のＡ
ＮＤ−ＯＲアレイで使用するのに適したセルを提供する
ことが本発明の目的である。
【０００８】速く動作し、極めて低レベルの電流を引き
出すようなセルを提供することが本発明の別の目的であ
る。
【０００９】製造のために標準的なＣＭＯＳ−ＳＲＡＭ
技術のみを使用するようなセルを提供することが本発明
の別の目的である。
【００１０】
【課題を解決するための手段】したがって、本発明によ
れば、プログラマブル論理装置に使用するプログラマブ
ル・セルはＣＭＯＳ−ＳＲＡＭ技術を用いる。真及び相
補セルが対とされ、積項を与えるように他の信号と組み
合わすことができる信号を発生する。ＳＲＡＭビットは
プログラム情報を記憶し、真及び相補入力の数値関数と
して前記発生された信号を駆動する。前記発生された信
号がＣＭＯＳ電圧の全振幅を経るので、センス増幅器は
前記積項のために必要とされない。
【００１１】この発明の特徴と信じられる新規な特色が
添付した特許請求の範囲に述べられている。しかしなが
ら、好ましい実施例、別の目的及びその利点はもちろん
、発明そのものは、添付されている図面と共に読むとき
に以下の実施例の詳細な説明を参照することにより、最
もよく理解されるだろう。
【００１２】
【実施例】図１を参照すると、従来のプログラマブル論
理装置（１０）のＡＮＤアレイの一部が示されている。 入力信号線（１２）、（１４）はオフチップから供給さ
れた入力信号を伝える。入力信号線（１２）、（１４）
は各々入力バッファ（１６）、（１８）に接続されてい
る。各入力バッファ（１６）、（１８）は真信号線（２
０）、（２２）と相補信号線（２４）、（２６）を提供
する。わずか２本の入力信号線（１２）、（１４）と２
個の入力バッファ（１６）、（１８）が図１に示されて
いるが、実際のプログラマブル論理装置は典型例ではよ
り多数の入力信号線と入力バッファを有している。
【００１３】各信号線（２０）〜（２６）は列信号線（
２８）、（３０）、（３２）及び（３４）に接続されて
いる。列信号線（２８）及び（３０）は、入力信号線（
１２）上の入力信号によって決定された、信号ＲＯＷ及
びＲＯＷＢで示される、相補関係にある２つの信号を伝
える。同様に、列信号線（３２）及び（３４）は入力信
号線（１４）上の入力信号によって決定された相補的な
２つの信号をもっている。入力信号の他に、他の列信号
線は出力レジスタ（図示しない）からのフィードバック
信号を伝えるのに使用することができる。
【００１４】積信号線（３６）は列信号線（２８）〜（
３４）の全部に交差し、センス増幅器（３８）を駆動す
る。センス増幅器（３８）は出力信号ＰＴを発生する。 １本の積信号線（３６）だけが示されているが、多数の
そのような積信号線が実際のプログラマブル論理装置に
含まれていることが理解される。代表的なプログラマブ
ル論理装置は、例えば４４本の列信号線と１３２本の積
信号線を含むかもしれない。従来から知られているよう
に、数個の積項は、ＡＮＤ−ＯＲアレイのＯＲ機能を果
たすようにＯＲゲート（図示せず）において組み合わさ
れる。ＯＲ機能のために組み合わされた積項を用いたプ
ログラマブル論理装置のＯＲゲートの数はその装置の設
計次第であるが、多数の一般的なプログラマブル論理装
置はＯＲの組合せを８〜１６個含む。
【００１５】従来から知られているように、積信号線（
３６）上に得られる信号は、列信号線（２８）〜（３４
）と積信号線（３６）との間で作られるプログラムされ
た接続によって決定される。この接続は、トランジスタ
・スイッチを用いてこれらの信号線の交差点で作られる
。従来のプログラマブル論理装置では、一般的なトラン
ジスタ・スイッチはＥＥＰＲＯＭセルを含み、このＥＥ
ＰＲＯＭセルは、特定の点に接続を作るか作らないかす
るためにそれぞれＯＮ又はＯＦＦにプログラムされてい
る。ＥＥＰＲＯＭセルは複数の対で一般的に実装される
。すなわち、その対は、２つのスイッチを有し、１本の
積信号線（３６）と１本の列信号線及びそれに相補関係
にある列信号線との間の接続を決定するようにプログラ
ムされている、単独のＥＥＰＲＯＭセル対（４０）及び
（４２）から構成される。上記一例では、４４本の列信
号線（２２対）と１３２本の積信号線を有するプログラ
ム論理装置は、ＡＮＤアレイでは２９０４対のＥＥＰＲ
ＯＭセル（５８０８ビット）を含むであろう。
【００１６】図２は、図１に示したプログラマブル論理
装置の一部の一般的な従来例を示す。ＥＥＰＲＯＭセル
対（４０）はプログラマブル・スイッチ（４４）、（４
６）を含む。 ＥＥＰＲＯＭセル対（４２）はプログラマブル・スイッ
チ（４８）、（５０）を含む。プログラマブル・スイッ
チ（４４）は積信号線（３６）をセレクト・トランジス
タ（５２）を通してアースに接続する。プログラマブル
・スイッチ（４６）は、同様に、積信号線（３６）をセ
レクト・トランジスタ（５４）を通してアースに接続す
る。同様な方法で、プログラマブル・スイッチ（４８）
、（５０）は積信号線（３６）をセレクト・トランジス
タ（５６）、（５８）を通してアースに接続するように
使用される。
【００１７】図２に示すプログラマブル・スイッチの組
合せはワイヤードＮＯＲ機能を実際に満足させる。もし
も、プログラマブル・スイッチとその対応しているセレ
クト・トランジスタが両方ともＯＮになると、積信号線
（３６）の電圧はアース電位に落ちる。従来から知られ
ているように、ＮＯＲ機能は入力を反転することにより
ＡＮＤ機能を満足させるように使用できる。したがって
、図２の回路において、信号ＲＯＷ及びＲＯＷＢはＡＮ
Ｄアレイに入力される前は相補関係にある。したがって
、図２で、もしも信号ＲＯＷ及びＲＯＷＢが入力バッフ
ァ（１６）で反転されるならば、積信号線（３６）の出
力信号ＰＴは、ＯＮにプログラムされたそれらの列の、
その列に入力された真信号入力の論理的ＡＮＤである。
【００１８】従来から知られているように、ＥＰＲＯＭ
又はＥＥＰＲＯＭセルがプログラマブル・スイッチ（４
４）〜（５０）として使用されるときは、そのようなプ
ログラマブル・スイッチを通過できる電流の量は事実上
制限される。積信号線（３６）の容量が事実上大きい（
高い）ので、この積信号線（３６）がプログラマブル・
スイッチの１つを通して放電する間、長い遅延に出会う
。ＡＮＤアレイのＥＥＰＲＯＭセル対のスイッチング時
間を改善するように、センス増幅器（３８）が含まれて
いる。センス増幅部（６０）、（６２）は積信号線（３
６）上の小さな電圧振幅を検出し、それを増幅して出力
信号ＰＴを発生する。バイアストランジスタ（６４）は
、積信号線（３６）の電圧を、センス増幅部（６０）及
び（６２）の正しい動作を確保するための適当なバイア
スレベルまで引き上げるように使用される。センス増幅
器（３８）は集積回路上の非常に大きい領域を占め、ま
た、実際に使用されているか否かにかかわらず供給電流
の実質的な量を消費する。
【００１９】図３は本発明にしたがって積項信号ＰＴを
発生すための技術を示す。セル対（７０）は相補関係に
ある入力ＲＯＷ及びＲＯＷＢを有し、出力項（ｏｕｔｐ
ｕｔ　ｔｅｒｍ）ＳＵＢＰＴ１を発生する。この出力項
はＡＮＤゲート（７２）の４つの入力信号の１つとして
使用される。他の３個のセル対（図示せず）はセル対（
７０）と同一であり、残っている３つの入力信号をＡＮ
Ｄゲート（７２）へ供給する。１２個の同一のセル対が
入力信号をＡＮＤゲート（７４）、（７６）及び（７８
）へ供給する。
【００２０】各ＡＮＤゲート（７２）、（７４）は出力
項ＳＵＢＰＴ２を発生し、これらはＡＮＤゲート（８０
）で組み合わされる。ＡＮＤゲート（７６）及び（７８
）の出力項も同様にＡＮＤゲート（８２）で組み合わさ
れる。ＡＮＤゲート（８０）及び（８２）の出力項ＳＵ
ＢＰＴ３はＡＮＤゲート（８４）で組み合わされる。Ａ
ＮＤゲート（８４）の出力端子は積項信号ＰＴを供給す
る。
【００２１】したがって、積項信号ＰＴはＡＮＤゲート
（７２）〜（７８）への１６の入力信号それぞれの論理
積である。もしも１６よりも多い入力信号が各積項のた
めに必要とされるならば、別のＡＮＤゲートが図３にお
いて使用できる。
【００２２】図３の配置は、図２について説明した設計
にくらべ数々の重要な利点を有する。ＣＭＯＳ論理ゲー
トは各ＡＮＤゲート（７２）〜（８４）として使用でき
、センス増幅器の使用を必要としないで積項信号ＰＴの
全振幅を供給する。わずか３つの論理レベルしか使用さ
れないので、セル対（７０）による出力項ＳＵＢＰＴ１
の発生と有効な積項ＰＴの出現との間の時間遅れは全く
短い。図３の回路は、実質的に全振幅のＣＭＯＳ出力項
ＳＵＢＰＴ１を発生するセル対（７０）を必要とし、そ
して、そのように動作する最適な回路が図５に示されて
いる。
【００２３】図４は、図３の回路と等価な、ＮＡＮＤゲ
ート及びＮＯＲゲートを使用する回路を示す。正しく図
４の回路が図３に示された回路と等価回路であること、
またセル対（７０）の出力が両方の回路で同じ効果を有
することは当業者には明らかであろう。セル対（７０）
のどれか１つがゼロの値の出力項ＳＵＢＰＴ１を有する
ならば、積項信号ＰＴも論理ゼロである。したがって、
論理ゲート（８６）〜（１００）は図３の論理ゲート（
７２）〜（８４）と取り替えることができる。従来から
、ＮＡＮＤゲート及びＮＯＲゲートはＡＮＤゲートより
も容易に作られる。最高の技術においては、図４の回路
は最適な設計であろう。
【００２４】図５は、好適なセル対（７０）の回路図で
ある。トランジスタ（１０２）〜（１２０）はプログラ
ムされたビットを記憶するためのかつ真列信号ＲＯＷに
対応して出力信号を発生するための回路を提供する。ト
ランジスタ（１２２）〜（１４０）は相補列信号ＲＯＷ
Ｂについて同一の機能を提供する。セル対のプログラミ
ングが確認されているときに、トランジスタ（１４２）
は使用される。
【００２５】図５（トランジスタ（１０２）〜（１２０
））の左手側のセルの動作はこれから述べる。図５（ト
ランジスタ（１２２）〜（１４０））の右手側のセルは
同一の方法で機能する。
【００２６】セル対（７０）がプログラムされるとき、
データはトランジスタ（１０６）、（１０８）、（１１
０）及び（１１２）から成る交差結合ラッチに書き込ま
れる。データはＰＲＯＧ−ＤＡＴＡ信号線（１４６）か
らＮチャンネル・トランジスタ（１０２）、（１０４）
を通って前記交差結合ラッチにゲートされる。トランジ
スタ（１０６）、（１０８）はトランジスタ（１１０）
及び（１１２）よりも物理的に小さく、トランジスタ（
１０６）、（１０８）をトランジスタ（１１０）及び（
１１２）よりも相対的に弱く作る。トランジスタ（１０
２）、（１０４）の機能が組み合わされて考慮されると
きは、トランジスタ（１０６）〜（１１２）を加えたこ
れらのトランジスタは非対称の６−Ｔ・ＳＲＡＭメモリ
セルを形成する。データがトランジスタ（１０２）、（
１０４）を通って前記非対称の６−Ｔ・ＳＲＡＭ・メモ
リセルに確かに書き込まれるように、トランジスタ（１
０６）及び（１０８）は弱く作られる。これは、相補信
号が接続点（１４８）で有効に作られないため必要であ
る。
【００２７】プログラマブル論理装置上のセルをプログ
ラムするように、前記装置はプログラミング・モードに
おかれる。このプログラミング・モードにおいては、全
ての真及び相補列信号ＲＯＷ及びＲＯＷＢは強制的にロ
ーレベルにされる。セルにプログラムされるべきデータ
はそのときＰＲＯＧ−ＤＡＴＡ信号線（１４６）に与え
られ、そして真列信号ＲＯＷがハイレベルに駆動されて
、トランジスタ（１０２）をターンオンする。そのとき
、プログラム・イネーブル信号はハイレベルに駆動され
、トランジスタ（１０４）をターンオンする。このとき
、信号線（１４６）上の値は接続点（１５０）に記憶さ
れる。接続点（１４８）での信号は、接続点（１５０）
での信号の相補信号であるように駆動される。プログラ
ム・イネーブル信号は、装置全体に入力される総括的な
信号である。
【００２８】もし低い値が接続点（１５０）に書き込ま
れれば、トランジスタ（１１０）はターンオンし、接続
点（１４８）を正電源電圧に強いる。これは、トランジ
スタ（１０８）をターンオンして、接続点（１５０）で
の電圧を零電位にラッチする。もし高い電圧が接続点（
１５０）に書き込まれれば、トランジスタ（１１２）は
ターンオンして接続点（１４８）での電圧を零電位にラ
ッチする。これはトランジスタ（１０６）をターンオン
し、接続点（１５０）での電圧を正電源電圧にラッチす
る。セル対の両側は同様な方法で書き込まれ、アレイ中
の全てのセル対はプログラミング段階の間同様に扱われ
る。プログラム・イネーブル信号はある時点で１列に完
全に書き込ませるので、装置全体をプログラムするのに
必要な時間の長さは列の数に比例する。
【００２９】トランジスタ（１０６）及び（１０８）は
相対的に弱いので、接続点（１５０）に記憶されている
電圧を読み出す試行は直接、ＳＲＡＭセルをして状態を
変化させることができる。したがって、セルが適当にプ
ログラムされたことを照合するのに間接的な技術が用い
られる。セルのプログラミングを照合するように、列信
号ＲＯＷはハイレベルに駆動される。もし零電圧が接続
点（１５０）に記憶されれば、接続点（１４８）上の電
圧がハイレベルにされ、接続点（１４４）での出力電圧
がトランジスタ（１１８）及び（１２０）を通って零電
位に引き込まれる。同様な方法で、接続点（１５０）に
記憶された高い値は接続点（１４４）で高い値になる。
【００３０】各セルに個別に記憶された値を読み出すよ
うに、所定の積項を与える全てのセル対（７０）は、試
験されているセルを除いて、論理値「１」に強いられる
。これは信号ＲＯＷ及びＲＯＷＢの両方を低い値に駆動
することによりなされる。これはトランジスタ（１４２
）と同様にトランジスタ（１１６）及び（１３６）の両
方をターンオンする。トランジスタ（１１８）及び（１
３８）がターンオフするため、接続点（１４４）の電圧
はハイレベルに強いられる。それらの関連したＳＲＡＭ
セルでプログラムされたデータの結果として、トランジ
スタ（１１４）及び（１３４）の両方がたとえターンオ
フされても、接続点（１４４）の電圧がハイレベルに引
き上げられることを確保するように、トランジスタ（１
４２）は提供される。
【００３１】プログラマブル論理装置の通常動作の間、
プロッグ・データ（ＰＲＯＧ−ＤＡＴＡ）信号及びプロ
グラム・イネーブル（ＰＲＯＧＲＡＭ−ＥＮＡＢＬＥ）
信号は接地される。これは接続点（１５０）及び（１５
２）を絶縁し、トランジスタ（１０２）及び（１２２）
のスイチングは効果を有しないことを確保する。通常動
作の間、信号ＲＯＷ及びＲＯＷＢは相補的である。接続
点（１５０）及び（１５２）に記憶されたプログラム値
は信号ＲＯＷ及びＲＯＷＢの関数として接続点（１４４
）の出力電圧を決定する。
【００３２】図６は、接続点（１５０）及び（１５２）
に記憶されたプログラム値の関数として接続点（１４４
）に供給される出力関数を示す表である。もし、接続点
（１５０）及び（１５２）がローレベルにプログラムさ
れていたならば、トランジスタ（１２０）及び（１４０
）はその間ずっとターンオンしており、そしてトランジ
スタ（１１４）及び（１３４）はその間ずっとターンオ
フしている。トランジスタの一方（１１８）又は（１３
８）がターンオンされなければならないので、接続点（
１４４）の電圧は零電位に引っ張られ、図６の表の第１
行に示されるようにその間ずっと零の出力関数を与える
。もし、ハイレベルが接続点（１５０）及び（１５２）
の両方にプログラムされるならば、トランジスタ（１１
４）及び（１３４）がターンオンしている間、トランジ
スタ（１２０）及び（１４０）はその間ずっとターンオ
フしている。信号ＲＯＷ及びＲＯＷＢは相補的であるの
で、トランジスタの一方（１１６）又は（１３６）はタ
ーンオンしなければならないし、接続点（１４４）の電
圧をハイレベルにさせる。したがって、図６の表の第４
行に示されるように、接続点（１４）の出力関数はその
間ずっと論理的な「１」である。
【００３３】接続点（１５０）及び（１５２）が異なる
値でプログラムされるとき、接続点（１４４）の出力は
信号ＲＯＷ及びＲＯＷＢの関数である。もし、図６の第
２行に示される値が接続点（１５０）及び（１５２）に
プログラムされるならば、トランジスタ（１１４）及び
（１４０）がいつもターンオフしている間、トランジス
タ（１２０）及び（１３４）はずっとターンオンしてい
る。もし、信号ＲＯＷがハイレベル、つまり信号ＲＯＷ
Ｂがローレベルならば、トランジスタ（１１８）はター
ンオンし、接続点（１４４）の電圧を零電位に駆動する
。 もし、信号ＲＯＷＢがハイレベル、信号ＲＯＷがローレ
ベルならば、トランジスタ（１３６）はターンオンして
接続点（１４４）の電圧を正電源電圧に駆動する。した
がって、接続点（１４４）の出力電圧は信号ＲＯＷＢと
同一の値を有する。
【００３４】同様な方法で、接続点（１５０）に論理的
「１」（ハイレベル）、及び接続点（１５２）に論理的
「０」（ローレベル）をプログラムすることは接続点（
１４４）の電圧を信号ＲＯＷと同一にさせる。このこと
が起こるのは、トランジスタ（１２０）及び（１３４）
がいつもターンオフしている間、トランジスタ（１１４
）及び（１４０）がいつもターンオンしているからであ
る。信号ＲＯＷがハイレベルのとき、トランジスタ（１
１６）はターンオンし接続点（１４４）を正電源に接続
する。信号ＲＯＷがローレベルで、信号ＲＯＷＢがハイ
レベルのとき、接続点（１４４）を大地に接続するトラ
ンジスタ（１３８）をターンオンする。したがって、信
号ＲＯＷの値は接続点（１４４）での出力電圧に反映さ
れる。
【００３５】出力関数がずっと論理値「１」のときは、
このセル対はかまわない（ａ　ｄｏｎ’ｔ　ｃａｒｅ）
状態を積項に提供する。出力関数がずっと論理値「０」
のときは、このセル対の積項は零に強いられ、これはこ
の積項にＯＲ項のかまわない項になるようにさせる。図
６の表に記載されたセルの関数が正確にセル対の標準Ｊ
ＥＤＥＣマップ・ビットの関数であることが当業者によ
り認識されかつ理解される。したがって、セル対（７０
）は、図２に示された従来のセルとビット・コンパチブ
ルな方法でプログラムされる。
【００３６】図７はセル対の積項のための好ましい配置
を示す。図７には、８個のセル対（１６０）〜（１７４
）が示されている。セル対（１６０）〜（１６６）から
のＳＵＢＰＴ１出力はＮＡＮＤゲート（１７６）で組み
合わされる。セル対（１６８）〜（１７４）からのＳＵ
ＢＰＴ１出力はＮＡＮＤゲート（１７８）で組み合わさ
れる。２個のＮＡＮＤゲート（１７６）、（１７８）の
出力はＮＯＲゲート（１８０）で組み合わされる。ＮＯ
Ｒゲート（１８０）の出力は、図３及び図４に示した信
号ＳＵＢＰＴ３を供給する。
【００３７】もし、プログラマブル論理装置が積項当た
り８つの真及び相補入力を供給するならば、ＮＯＲゲー
ト（１８０）の出力は積項信号ＰＴを供給する。図３及
び図４に示したような、１６の入力が供給されるときに
、８つのセル対の整合セットは別の信号ＳＵＢＰＴ３を
供給するように使用され、これらが図４について説明し
たようにＮＡＮＤゲートで組み合わされる。残りの８つ
のセル対（図示せず）は図７の右側へさらに整列して配
置されている。
【００３８】図７に示される配置は、小型化、つまりプ
ログラマブル論理装置の積和アレイの通常の配置を提供
する。積項は、図７に示したようなセル対の行の一端に
得られる。全てのＲＯＷ及びＲＯＷＢ信号は、図７の線
形アレイを通って垂直に通過し、全ての積項へのアクセ
スを容易にする。図５について述べたＳＲＡＭセル対を
構成するのにかなり多数のトランジスタが必要とされる
が、複数のセンス増幅器とそれらの関連回路は不要であ
る。従って、積和の大きさは少量増えただけであり、ス
イッチング速度は大幅に増える。電力需要の大幅な減少
がセンス増幅器の除去のために得られると同時に、この
速度の増加が得られる。
【００３９】図５に示す回路に対して種々の変更を実施
することができる。もしも、プログラム・イネーブル信
号が各列に対して唯一生成されるならば、前述したよう
に全ての列により使用された総括信号を生成する代わり
に、トランジスタ（１０２）及び（１２２）が除去でき
る。そのような場合には、信号ＲＯＷ及びＲＯＷＢによ
るプログラミングのために列を選択することは必要では
なく、そのような選択は選択された列のためのプログラ
ム・イネーブル信号によって達成される。そのような変
更がなされたときは、プログラムビットの内容は図５に
ついて説明したのと同様の方法でプログラミングの後、
照合される。通常動作の間は、全てのプログラム・イネ
ーブル信号は大地に接続されなければならない。
【００４０】図５の回路への他の変更が図８に示される
。この他の実施例において、対称６−Ｔ・ＳＲＡＭセル
はプログラムビットを記憶するように使用される。６−
Ｔ・ＳＲＡＭセルを形成するように、トランジスタ（１
８２）は図示される接続点（１４８）に接続される。こ
のトランジスタ（１４８）は、トランジスタ（１０４）
を駆動する同一のプログラム・イネーブル信号によって
駆動される。ＰＲＯＧ−ＤＡＴＡＢ信号はＰＲＯＧ−Ｄ
ＡＴＡ信号と相補的であり、周知のトランジスタ（１０
６）〜（１１２）によって形成されたＳＲＡＭへデータ
を書き込む。対称ＳＲＡＭセルにおいて通常であるよう
に、全てのトランジスタ（１０６）〜（１１２）は同一
の大きさである。
【００４１】前述したように、別々のプログラム・イネ
ーブル信号が各列のために使用されるときは図８が使用
される。もし、トランジスタ（１０２）が含まれるなら
ば、かつ、総括プログラム・イネーブル信号が使用され
るならば、追加のトランジスタ（図示せず）がトランジ
スタ（１８２）に直列に追加されてＲＯＷ信号線に接続
されなければならない。どちらの場合にも、ＲＯＷＢ信
号線に接続されたセルは対応する方法で変更され、それ
でセル対が対称的となる。
【００４２】図９は図５に示すものから少し簡略化され
た他の変更例を示す。ブロック（１９０）及び（１９２
）はプログラムビットの記憶のためのＳＲＡＭセルを表
す。前述したどんなセルも他のセルと同じように使用で
きる。ブロック（１９０）及び（１９２）の出力は、そ
れぞれＮＡＮＤゲート（１９４）及び（１９６）に接続
される。ＲＯＷ信号及びＲＯＷＢ信号も図示するように
ＮＡＮＤゲート（１９４）及び（１９６）に印加される
。ＮＡＮＤゲート（１９４）及び（１９６）は、共に図
５のＳＵＢＰＴ１信号に対応するＳＵＢＰＴ１Ａ信号及
びＳＵＢＰＴ１Ｂ信号を発生する。ＳＵＢＰＴ１Ａ信号
及びＳＵＢＰＴ１Ｂ信号はゲート（１９８）及び（２０
０）により表されるＮＡＮＤ−ＮＯＲ回路網に印加され
る。
【００４３】ＮＡＮＤ−ＮＯＲ回路網は図３及び図４に
示した回路網と論理的に等価である。ＮＡＮＤゲート（
１９４）及び（１９６）は、図５のトランジスタ（１１
４）〜（１２０）及び（１３４）〜（１４０）に対応す
る。ＮＡＮＤゲート（１９４）及び（１９６）の使用は
、減少した寄生容量のせいで図５の回路よりも速い動作
をもたらす。前記回路は、同一の原理を用いて、すなわ
ちアレイのＡＮＤ機能を達成するようにＣＭＯＳ論理ゲ
ートの使用と、ＳＲＡＭセルのプログラム情報の記憶の
両方に基づいて動作する。図９の実施例は、前述したよ
うに同じＪＥＤＥＣマップを使用してプログラムされる
。
【００４４】図５について説明したセル対（７０）、並
びに図８及び図９に示した変更例は完全にＣＭＯＳ回路
であり、それ故電圧の全振幅が出力信号として供給され
る。 図３及び図４について上述したように、出力信号のその
ような全振幅は積項を発生するのに使用された論理ゲー
トの適当な動作のために必要とされる。そのような全電
圧振幅が供給されるので、センス増幅器は不要である。 付け加えて、電流はスイッチング中を除いてセル対（７
０）によって引き出されない。ＲＯＷ信号及びＲＯＷＢ
信号のスイッチングと積項信号ＰＴの発生との間で少量
のゲート遅れだけが必要とされるので、センス増幅器を
使用した従来装置よりも、所定の電力需要のために、本
装置はかなり速い。従って、前述した装置は大幅に増強
された速度及び電力積を供給する。
【００４５】前述したプログラマブル論理装置に基づい
たＳＲＡＭは、従来設計に比べ重要な利点を多数有する
。本装置の待機電流は非常に低く、一般的には約１００
マイクロアンペア（ｍｉｃｒｏａｍｐ．）のオーダであ
る。スイッチング電流も非常に低い。回路は、全ての論
理レベルが使用されるために、速く動作する。プログラ
ムビットがＳＲＡＭに書かれているので、本装置は従来
装置もより速くプログラムすることができる。プログラ
ミング時間は、ＥＰＲＯＭ又はＥＥＰＲＯＭセルの列当
たり数ミリセコンド（ｍｉｌｌｉｓｅｃｏｎｄ）に対し
、列当たり数百ナノセコンド（ｎａｎｏｓｅｃｏｎｄ）
のオーダにすることができる。ＥＰＲＯＭ及びＥＥＰＲ
ＯＭセルの場合のように、アレイの消磁は再プログラミ
ングの前に要求されない。
【００４６】従来技術に提供されたよりも根本的に異な
るセル設計に基づいた、この速度の増加は、従来装置と
のビット・ワイズ（ｂｉｔ−ｗｉｓｅ）プログラミング
両立性のどんな損失も伴わずに達成される。従って、前
述したように構成されたプログラマブル論理装置は従来
装置に取って代わる完全な互換性をもつものである。
【００４７】前述した本装置のプログラミングビットが
ＳＲＡＭに記憶されているので、プログラミング情報は
もし本装置の電源が取り去られたら消失する。もしこれ
に問題がなければ、本装置はシステムが立ち上げされる
度に再プログラミングできる。あるいはまた、公知の電
源故障検出回路を本装置に組み込むことができ、バック
アップ電源が供給できる。本装置の電源が故障したとき
は、バックアップ電源が電源端子に自動的に接続され、
本装置に電源を供給し続ける。この方法で、プログラミ
ング情報はたとえ電源故障があったとしても保持される
。本装置は完全にＣＭＯＳであり、また待機電源ドレイ
ンが非常に低いので、電源バックアップ装置は最短数年
間はそのプログラムを保持できる。適当な電源故障検出
回路の解説は、本譲受人に譲受され、１９８９年９月９
日に出願され、発明の名称が「プログラマブル論理装置
の構成メモリ（ＣＯＮＦＩＧＵＲＡＴＩＯＮＭＥＭＯＲ
Ｙ　ＦＯＲ　ＰＲＯＧＲＡＭＭＡＢＬＥ　ＬＯＧＩＣ　
ＤＥＶＩＣＥ）」であり、出願番号が４１４，７１２号
の共に継続中の米国出願に記載されている。
【００４８】この発明は、好ましい実施例について、特
に図示及び説明したが、この発明の精神と範囲から逸脱
することなく、態様及び詳細の様々な変更がなされると
いうことが当業者により理解されるだろう。
【図面の簡単な説明】
【図１】ＡＮＤ−ＯＲアレイを用いた従来のプログラマ
ブル論理装置の一部であるＡＮＤアレイを示す回路図で
ある。
【図２】積項を発生するための従来の論理回路を示す回
路図である。
【図３】この発明により積項を発生するための論理回路
を示す回路図である。
【図４】この発明により積項を発生するための他の論理
回路を示す回路図である。
【図５】図４の論理回路で使用するセルを示す回路図で
ある。
【図６】種々の入力の関数として図５のセルの出力を示
す論理表を示す図である。
【図７】集積回路装置で使用される図５の一連のセルの
状態を示す構成図である。
【図８】図５の回路の変更例を示す回路図である。
【図９】この発明の別の特徴を示す構成図である。
【符号の説明】
（７０）　　　　セル対

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】　　複数の入力及び複数の出力を有するプ
    ログラマブル論理装置であって、この装置によって実行
    されるべき論理機能を規定するためのＡＮＤ−ＯＲアレ
    イを有し、規則的なマトリクスに配置されてアレイ接続
    を規定するプログラム情報を記憶するための複数のＳＲ
    ＡＭセル、並びに選択されたＳＲＡＭセルからの出力を
    一緒に接続して論理機能を行い、もって積項を発生する
    するための論理ゲートを備えたプログラマブル論理装置
    。
  2. 【請求項２】　　前記複数のＳＲＡＭセルが対称的な５
    個のトランジスタセルを備えた請求項１記載のプログラ
    マブル論理装置。
  3. 【請求項３】　　前記複数のＳＲＡＭセルが対称的な６
    個のトランジスタセルを備えた請求項１記載のプログラ
    マブル論理装置。
  4. 【請求項４】　　前記複数のＳＲＡＭセルが対称的な６
    個のトランジスタセルを備え、各ＳＲＡＭセルが総括プ
    ログラム・イネーブル信号及び前記各ＳＲＡＭセルに対
    応する列信号線へ供給された信号を用いてプログラムさ
    れる請求項１記載のプログラマブル論理装置。
  5. 【請求項５】　　１個の論理ゲートが各ＳＲＡＭセルの
    出力と選択された列信号又は相補列信号を組み合わせる
    請求項１記載のプログラマブル論理装置。
  6. 【請求項６】　　前記複数のＳＲＡＭセルが相補的な列
    入力を有するセルの対に共に接続され、各対の前記セル
    の出力が単一の信号に組み合わされる請求項１記載のプ
    ログラマブル論理装置。
  7. 【請求項７】　　前記選択されたセル対の出力が積項信
    号を発生するように論理ゲートで組み合わされる請求項
    ６記載のプログラマブル論理装置。
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