KR20000023398A - 용장 회로를 구비한 반도체 기억 장치 - Google Patents

용장 회로를 구비한 반도체 기억 장치 Download PDF

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  • Dram (AREA)
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Abstract

본 실시예에 따르면, 반도체 기억 장치(100)는 용장 서브-워드 라인[Sw(1, 0) 내지 Sw(5, 2)]의 활성 및 비활성을 독립적으로 제어함으로써 불량 서브-워드 라인을 개선된 속도로 교체할 수 있다. 용장 서브-워드 라인[Sw(1, 0) 내지 Sw(5, 2)]은 서로 다른 용장 서브-워드 구동기(114a 내지 114e)에 접속될 수 있다. 서브-워드 선택 회로(126-1 내지 126-4)는 서브-워드 용장 신호(XN)로부터 2-비트 용장 서브-워드 제어 신호들(H11-H14) 및 퓨즈 회로(124)로부터 수신된 퓨즈 출력 신호(H11 내지 H14)를 발생시킬 수 있다. 용장 서브-워드 선택 신호들(S11 내지 S14)은 용장 서브-워드 구동기(114a 내지 114e)에 결합된 용장 서브-워드 라인[Sw(1, 0) 내지 Sw(5, 2)]을 독립적으로 활성 및 비활성화한다.

Description

용장 회로를 구비한 반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE HAVING REDUNDANCY CIRCUIT}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 용장 회로를 구비한 반도체 기억 장치에 관한 것이다.
최근에는, 동적 랜덤 액세스 메모리(DRAM)과 같은 기억 장치의 용량이 급격하게 증가하고 있다. 일례로서, 16 메가바이트(Mb)와 64 Mb의 용량을 갖는 DRAM은 폭넓게 사용되고 있다. 메모리 용량의 급격한 증가로 인하여, 상술한 바와 같은 반도체 기억 장치에서 결함의 수가 증가하고 있다.
반도체 기억 장치에서의 결함에 대처하는 한 가지 방법은 워드 라인 용장 회로를 포함하는 것이다. 워드 라인 용장 회로는 불량 워드 라인을 교체할 수 있는 미리 준비된 용장 워드 라인을 포함할 수 있다.
본 발명의 실시예를 보다 잘 이해할 수 있도록, 64 Mb DRAM의 64 Mb 메모리 셀 어레이의 구성은 도 5를 참조하여 설명할 것이다, 메모리 셀 어레이(500)는 16 Mb의 메모리 용량을 포함하며 서로 동일한 구성을 갖는 (A 내지 D 뱅크들과 같은) 4개의 뱅크들을 포함할 수 있다.
도시된 뱅크 A는 동일한 레이아웃 구성과 8 Mb의 메모리 용량을 갖는 서브-뱅크들 A1 및 A2를 포함하고 있다. 서브-뱅크 A1은, 각각이 2 Mb의 용량과 8 플레이트를 갖는 입/출력(I/O) 유닛(502)을 포함한다. 각각의 I/O 유닛(502) 내의 하나의 플레이트는 참조 부호 504로 표시되어 있다. 뱅크 A는 또한 용장 메인-워드 구동 회로(506)와 용장 선택 제어 회로(508)를 포함한다. 다음에는 (뱅크 A-D와 같은) 뱅크들, (A1과 A2와 같은) 서브-뱅크 및 (504와 같은) 플레이트를 선택하는 방법을 도 6 및 7을 참조하여 설명할 것이다.
뱅크 A-D는 표 1에 도시된 바와 같이 어드레스 X12 및 X13에 의해서 선택된다. 서브-뱅크 A1-D1 또는 A2-D2는, 표 2에 도시된 바와 같이 어드레스 X10에 의해서 선택될 수 있다. 서브-뱅크 A1 및 A2는 뱅크 A 내의 서브-뱅크들, 서브-뱅크 B1 및 B2는 뱅크 B 내의 서브 뱅크들, 서브-뱅크 C1 및 C2는 뱅크 C 내의 서브 뱅크들, 및 서브-뱅크 D1 및 D2는 뱅크 D 내의 서브 뱅크들이다.
X12 X13 뱅크
0 0 A
1 0 B
0 1 C
1 1 D
X10 A1/A2 B1/B2 C1/C2 D1/D2
0 A1 B1 C1 D1
1 A2 B2 C2 D2
도 6은 (도 5에 502로 도시된) I/O 유닛에 내장될 수 있는 (도 5에 502로 도시된) 8개의 플레이트(600a 내지 600h)를 포함한다. 8개의 플레이트(600a 내지 600h)는 표 3에 도시된 바와 같이 어드레스 X8, X9 및 X11에 의해 선택될 수 있다.
X11 X9 X8 플레이트 번호
0 0 0 600a
0 0 1 600b
0 1 0 600c
0 1 1 600d
1 0 0 600e
1 0 1 600f
1 1 0 600g
1 1 1 600h
다시 도 5를 참조하여, 빗금친 플레이트들(504), 즉 4개의 플레이트가 동시에 선택되는 방법을 설명하였다. 예를 들면, 플레이트(504)는 4개의 I/O 유닛 내의 플레이트(600a)에 대응될 수 있다. 유사한 형태로, 다른 플레이트(600b-600h)는 어드레스들(X8, X9 및 X11)에 의해 다중 I/O 그룹들로부터 선택될 수 있다.
다음에는, (504 또는 600a-600h로 도시된 것과 같은) 플레이트(700) 및 플레이트(700)와 접촉하여 배치된 용장 메인 워드 구동 회로(702)를 도 7을 참조하여 설명할 것이다.
플레이트(700)는 256K 셀들(704 및 706), 컬럼 용장 회로(708) 및 로우 용장 회로(710)를 포함할 수 있다. 256K 셀들(704 및 706)은 256K(256×1024) 비트들을 기억한다. 컬럼 용장 회로(708)는 256K 셀들 내의 불량 디짓 라인을 용장 디짓 라인으로 교체할 수 있다. 로우 용장 회로(710)는 256K 셀들(704 및 706) 내의 불량 디짓 라인, 및/또는 워드 라인에 접속된 불량 메모리 셀을 교체할 수 있다.
도 7에 도시된 바와 같이, 플레이트(700)는 256K 셀들(704 및 706) 내에 배치된 메인 워드 라인들(W1 내지 W32)을 포함할 수 있다. 메인 워드 라인들(W1 내지 W32)은 8개의 서브-워드 라인들을 구동할 수 있다. 따라서, 256K 셀들(704 및 706)은 256 서브-워드 라인들(32×8 서브-워드 라인들)에 의해서 구동될 수 있다.
또한, 256K 셀들(704 및 706)은 컬럼 방향으로 배열된 1025 디짓 라인 쌍들을 포함할 수 있다. 이러한 특징적인 구성에서는, 256K 셀들(704 및 706) 내의 메모리 셀들이 256 서브-워드 라인들과 1024 디짓 라인 쌍들에 의해 선택될 수 있다.
로우 용장 회로(710)는 5개의 용장 서브-워드 구동기들(712a-712e)을 포함하도록 구성될 수 있다. 단일 용장 메인 워드 라인(714)은 용장 서브-워드 구동기(712a-712e)에 접속될 수 있다. 용장 서브-워드 라인들은 용장 서브-워드 구동기(712a-712e)에 2×2로 접속될 수 있다. 용장 서브-워드 라인들은 도 7에 도시된 바와 같이, 빗 모양을 갖는 서브-워드 라인들에 대해서, +Y 및 -Y 방향으로 연장된다. 더욱이, 불량 메모리 셀들을 교체할 수 있도록, (도시되지 않은) 용장 메모리 셀들은 용장 서브-워드 라인들에 접속될 수 있다.
용장 메인-워드 구동 회로(702)는 32 (8×4) 용장 서브-워드 구동기(716)를 포함할 수 있다. 일례로서, 용장 메인-워드 구동기(716)는 서브-뱅크의 각각의 플레이트에서 (714와 같은) 용장 메인 워드 라인을 구동할 수 있다. 용장 메인 워드 구동 회로(702)는 플레이트 디코더(718)를 더 포함할 수 있다. 플레이트 디코더(718)는 어드레스들 X8, X9 및 X11을 포함하여, 플레이트를 선택하기 위한 플레이트 선택 신호를 발생하며, 선택된 플레이트 내에 용장 메인-워드 구동기(716)를 포함하고 있다.
이제, 도 7-10을 참조하여, 용장 메인-워드 구동 회로(702)와 로우 용장 회로(710)를 보다 상세히 설명할 것이다. 또한, (도 10의 1000으로 도시된) 용장 선택 제어 회로를 설명한다. 용장 선택 제어 회로는 (712a-712e와 같은) 용장 서브-워드 구동기에 접속가능한 [Sw(1, 0) 내지 Sw(5, 2)로 도시된] 용장 서브-워드 라인들을 선택할 수 있다.
도 10에서, 서브-워드 라인들은 Sw(m, n)으로 정의된다. 여기서, m은 (도 7 및 10의 712a-712e와 같은) 특정 용장 서브-워드 구동기 (수직 위치)를 나타내며, m=1-5d이다. 값 n은 수평 위치를 나타내며, 0-3 값을 갖는다. 특별한 경우에는, 도 10의 방위에 대해, 오른쪽 종단 위치를 n=0으로 표시하고, 왼쪽 종단 위치를 n=3으로 표시될 수 있다.
먼저, (702와 같은) 용장 메인-워드 구동 회로를 설명할 것이다. 상술한 바와 같이, 용장 메인-워드 구동 회로는 (718과 같은) 플레이트 디코더에 의해 (X8, X9 및 X11과 같은) 어드레스들을 디코드하여 플레이트 선택 신호를 발생시킬 수 있다. 플레이트 선택 신호는 (714와 같은) 용장 메인 워드 라인을 활성화한다. 특정한 한 구성에 있어서, 디코드 어드레스들(X8, X9 및 X11)은 8개의 메인 워드 라인들중 하나를 활성화한다.
도 8을 참조하면, (716과 같은) 용장 메인 워드 구동기의 내부 회로의 일례에 대한 회로도를 나타내었다. 용장 메인 워드 구동기는 참조 부호 800으로 표시하였다. 도 8에는 플레이트 디코더(802)가 포함된다. 메인-워드 구동기(800)는 p채널 트랜지스터(P1)와 n채널 트랜지스터(N1)를 포함한다. p채널 트랜지스터(P1)는 승압 전원(Vboot)에 접속된 소스 및 플레이트 선택 신호(PSe1)에 접속된 게이트를 가질 수 있다. 승압 전원(Vboot)은 고 전력 전원 전위보다 높은 전위를 제공할 수 있다. 플레이트 선택 신호(PSel)는 플레이트 디코더(802)에서 발생된다. n채널 트랜지스터(N1)는 저 전력 전원 (예를 들면, 접지)에 접속된 소스, p채널 트랜지스터(P1)의 드레인에 접속된 드레인, 및 플레이트 선택 신호(PSe1)를 수신할 수 있는 게이트를 포함한다. p채널 트랜지스터(P1)와 n채널 트랜지스터(N1)의 드레인-드레인 접속은 용장 메인 워드 라인(804)에 접속될 수 있다.
다시 도 8을 참조하면, 플레이트 선택 신호(PSe1)가 하이일 때, n채널 트랜지스터(N1)는 턴-온되고 용장 메인-워드 라인(804)은 로우가 되어 비활성화된다. 플레이트 선택 신호(PSe1)가 로우일 때, p채널 트랜지스터(P1)는 턴 온되고 용장 메인-워드 라인(804)은 (특정 예에서는 Vboot로) 하이가 되어, 활성화된다.
이제, 도 9를 참조하면, (도 7의 712a 내지 712e와 같은) 용장 서브-워드 구동기가 설명될 것이다. 용장 서브-워드 구동기는 도 9에서 참조 부호 900으로 표시된다.
용장 서브-워드 구동기(900)는 n채널 트랜지스터(N2 및 N4) 및 n채널 트랜지스터(N3 및 N5)를 포함할 수 있다. n채널 트랜지스터(N2 및 N4)는 승압 전원(Vboot)에 접속된 게이트 및 메인-워드 라인(902)에 접속된 게이트를 갖는다. 트랜지스터(N2 및 N4)의 소스는 각각 트랜지스터(N3 및 N5)의 게이트에 접속될 수 있다. n채널 트랜지스터(N3 및 N5)는 (도 10의 1002-1 내지 1002-4와 같은) 서브-워드 선택 회로들의 출력 단자들에 접속된 드레인을 가질 수 있다. n채널 트랜지스터(N3)의 소스는 용장 서브-워드 라인들 Sw(m, n, up) 및 Sw(m, n, down)에 접속될 수 있고, n채널 트랜지스터(N5)의 소스는 용장 서브-워드 라인들 Sw(m, n+2, up) 및 Sw(m, n+2, down)에 접속될 수 있다, 상부 및 하부 방향들은 도 9에서 화살표로 도시된다.
도 9 및 도 10에 도시된 구성에 있어서, 용장 서브-워드 라인들 Sw(m, n, up) 및 Sw(m, n, down)은 서브-워드 라인들 Sw(m, n)의 (도 9의 노드 1 및 노드 2에 도시된) 노드들에 대하여 상부 방향 및 하부 방향으로 배치된 용장 서브-워드 라인들을 나타낼 수 있다.
도 10의 특정한 구성에서, 용장 서브-워드 라인들 Sw(1, 0) 및 Sw(1, 2)에 대하여, "상부(up)" 방향에서는 용장 서브-워드 라인들이 존재하지 않는다. 용장 서브-워드 라인들 Sw(5, 0) 및 Sw(5, 2)에 대하여, "하부(down)" 방향에서는 용장 서브-워드 라인들이 존재하지 않는다.
다시 도 9를 참조하여, 용장 서브-워드 구동기(900)의 동작을 설명할 것이다.
용장 메인-워드 라인(902)일 때는, 서브-워드 선택 회로들로부터 출력된 신호들과 무관하게 트랜지스터(N2-N5)가 턴 오프될 수 있다. 따라서, 용장 서브-워드 라인들 Sw(m, n, up) 내지 Sw(m, n+2, down)가 비활성일 수 있다.
용장 메인-워드 라인(902)이 승압 전원 전압으로 상승하면, n채널 트랜지스터들(N2-N5)이 턴 온될 수 있다. 서브-워드 선택 회로로부터 출력된 전압은 각각 트랜지스터(N3 및 N5)로부터 노드들(노드 1 및 노드 2)로 접속될 수 있다.
단지 일례로서, n채널 트랜지스터(N3)에 접속된 서브-워드 선택 회로의 출력 단자들이 (승압 전원 전압에서) 하이일 수 있고 n채널 트랜지스터(N5)에 접속된 서브-워드 선택 회로의 출력 단자들은 (접지에서) 로우일 수 있다. 용장 메인-워드 라인(902)이 활성일 때, 용장 서브-워드 라인들 Sw(m, n, down) 및 Sw(m, n, up)은 활성 상태(하이)일 수 있고, 용장 서브-워드 라인들 Sw(m, n+2, down) 및 Sw(m, n+2, up)은 (접지 전위에서) 비활성 상태일 수 있다.
따라서, 도시된 구성에서는, 용장 서브-워드 라인들 Sw(m, n)의 활성 및 비활성 상태들은 용장 메인-워드 라인(902)의 활성 및 비활성 상태 및 (도 10의 1002-1 내지 1002-4로 도시된) 서브-워드 선택 회로들의 출력 노드의 전압에 의해서 제어될 수 있다.
본 기술 분야에 통상의 지식을 가진자들은 n채널 트랜지스터(N3 및 N5)가 용장 서브-워드 라인들 Sw(m, n, up/down) 및 Sw(m, n+2, up/down)에 제어가능한 임피던스 경로를 제공할 수 있다. 이러한 제어가능한 임피던스 경로는 메인-워드 라인 전위에 의해 제어가능하다. 또한, 제어가능한 임피던스 경로에 의해 활성화 전위가 용장 서브-워드 라인들 Sw(m, n, up/down) 및 Sw(m, n+2, up/down)에 제공될 수 있다.
도 10에 도시된 바와 같이, 용장 회로를 갖는 반도체 기억 장치는 서브-워드 라인 선택 회로들(1002-1 내지 1002-4), 플레이트 디코더(1004) 및 퓨즈 회로(1006)를 포함하는 용장 선택 제어 회로(1008)를 포함할 수 있다. 또한, 선택된 용장 메인-워드 라인(1010)을 활성화할 수 있는 용장 메인-워드 구동 회로(1008)를 포함한다. 용장 메인-워드 라인(1010)은 로우 용장 회로(1012)에서 선택된 용장 서브-워드 라인들 Sw(1, 0) 및 Sw(5, 2)을 활성화할 수 있다. 서브-워드 라인들 Sw(1, 0) 및 Sw(5, 2)은 용장 서브-워드 라인 구동기(1014a 내지 1014e)에 의해 활성 및 비활성화될 수 있다. 용장 서브-워드 라인 구동기(1014a 내지 1014e)는 도 7에 도시된 용장 서브-워드 라인 구동기(712a 내지 712e)에 대응될 수 있다.
또한, 도 10에 도시된 바와 같이, 용장 메인-워드 구동 회로(1008)는 플레이트 디코더(1016)와 용장 메인-워드 구동기(1018)를 포함할 수 있다.
용장 선택 제어 회로(1000) 내에는, 플레이트 디코더(1004)가 어드레스들(X8, X9 및 X10)로부터 플레이트 선택 신호(PSe2)를 발생시킬 수 있다. 퓨즈 회로(1006)는 불량 어드레스(교체될 메인 워드 라인에 대응되는 어드레스)에 의해 오픈가능한 다수의 퓨즈들을 포함할 수 있다. 플레이트 선택 신호(PSe2), 프라차지 신호(PRC), 및 어드레스 선택 신호들(XP1 내지 XPj)에 따라, 퓨즈 회로(1006)는 퓨즈 출력 신호들(H1 및 H2)을 발생시킬 수 있다. 서브-워드 선택 회로들(1002-1 내지 1002-4)은 퓨즈 출력 신호들(H1 및 H2)을 발생시킬 수 있다. 서브-워드 선택 회로(1002-1 내지 1002-4)는 퓨즈 출력 신호들(H1 및 H2)과 서브-워드 선택 신호들(XN-XT)을 수신하여 용장 서브-워드 선택 신호들(S1 내지 S4)을 발생시킨다. 용장 서브-워드 선택 신호들(S1 내지 S4)은 서브-워드 라인들 Sw(1, 0) 내지 Sw(5, 3)를 선택할 수 있다.
다음에는, 용장 선택 제어 회로(1000)의 동작을 설명할 것이다.
먼저, 용장 메인-워드 구동기(1008)는 어드레스들(X8, X9 및 X10)을 수신할 수 있고 용장 메인 워드 라인 Sw(1, 0) 및 Sw(5, 2)을 선택할 수 있다.
퓨즈 회로(1006)는 (도 7의 704 및 706과 같은) 256K 셀들 내의 불량 서브-워드 라인들의 어드레스 선택 신호에 따라 오픈가능한 다수의 퓨즈들을 포함할 수 있다. 일례로서, 웨이퍼 형태의 반도체 장치에 대해 메모리 테스트가 행해질 때 퓨즈 값을 세팅할 수 있다.
도 10에 도시된 바와 같이, 용장 회로를 갖는 반도체 메모리 장치에 있어서, 프리차지 신호(PRC)가 활성이면, 퓨즈 회로(1006)가 활성화될 수 있다. 활성인 플레이트 선택 신호(PSe2) 및 불량 어드레스들에 대응하는 어드레스 선택 신호들(XP1 내지 XPj)은 불량 서브-워드 라인을 교체할 수 있는 서브-워드 선택 회로들(1002-1 내지 1002-4)을 위한 퓨즈 출력 신호들(H1 내지 H4)을 발생시킬 수 있다.
그 다음, 서브-워드 선택 회로들(1002-1 내지 1002-4)은, 퓨즈 출력 신호들(H1 내지 H4) 및 서브-워드 선택 신호들(XN-XT)에 따라 용장 서브-워드 선택 신호들(S1-S4)을 활성 또는 비활성화할 수 있다. 이러한 구성에 있어서, 서브-워드 선택 회로들(1002-1 내지 1002-4)에 의해 수신된 신호들중 하나가 비활성이라며, 이에 대응하는 용장 서브-워드 라인 선택 신호들(S1-S4)이 비활성일 수 있다.
이제, 도 10 및 도 11a 내지 11e를 참조하여, 용장 서브-워드 선택 신호들(S1-S4)에 따라 용장 서브-워드 라인 Sw(1, 0) 내지 Sw(5, 2)를 선택하는 방법을 설명할 것이다. 본 설명에 있어서, 상술한 로우 용장 회로(1012)에 접속된 용장 메인-워드 라인(1010)은 활성인 것으로 가정한다.
도 11a는 용장 서브-워드 선택 신호(S1)가 활성이고, 나머지 용장 서브-워드 선택 신호(S2-S4)가 비활성인 경우 용장 서브-워드 라인 Sw(1, 0) 내지 Sw(5, 0)의 선택 예를 도시한 도면이다. 용장 서브-워드 선택 신호(S1)는 로우 용장 회로(1012) 내의 용장 서브-워드 구동기(1014a, 1014c 및 1014e)에 의해 수신되고, 결과적으로 (도 10 및 도 11a-11e의) 오른쪽의 용장 서브-워드 라인[용장 서브-워드 라인 Sw(1, 0), Sw(3, 0) 및 Sw(5, 0)]들은 활성이 된다. 활성인 용장 서브-워드 라인들은 도 11a에서 두꺼운 선으로 표시되어 있다.
도 11b는 용장 서브-워드 선택 신호(S2)가 활성이고, 용장 서브-워드 선택 신호(S1, S3 및 S4)가 비활성인 경우를 도시한다. 도 11c는 용장 서브-워드 선택 신호(S3)가 활성이고, 나머지 용장 서브-워드 선택 신호들(S1, S2 및 S4)이 비활성인 경우를 도시한다. 도 11d는 용장 서브-워드 선택 신호(S4)가 활성이고, 나머지 용장 서브-워드 선택 신호들(S1, S2 및 S3)이 비활성인 경우를 도시한다. 활성 용장 서브-워드 라인들은 두꺼운 선으로 도시된다.
도 11e는 용장 서브-워드 선택 신호들(S1, S2 및 S4)이 활성이고, 용장 서브-워드 선택 신호(S3)가 비활성인 경우를 도시한다. 상술한 바와 같이, 활성 상태의 용장 서브-워드 라인들은 두꺼운 선으로 도시된다. 본 접근 방법은,용장 서브-워드 라인들이 서로 다른 시간에 활성화되는 경우를 도시한 도 11a 내지 도 11d 및 도 11e에 의해, 용장 서브-워드 라인들의 선택이 가능해진다는 것을 알 수 있다.
이제, 도 12a를 참조하여, (704 및 706으로 도시된) 256K 셀들의 내부 회로를 도시한 도면을 설명할 것이다. 이러한 내부 회로들은 서브-워드 구동기들(1200-1a 내지 1200-5a 및 1200-1b 내지 1200-5b)을 포함할 수 있다. 서브-워드 구동기들(1200-1a 내지 1200-5a 및 1200-1b 내지 1200-5b)은 (도 12a에서) 상부 및 하부 방향으로 배선된 2개의 서브-워드 라인들을 포함할 수 있다. 서브-워드 구동기들(1200-1a 및 1200-1b)은 하부 방향으로 배선된 2개의 서브-워드 라인을 포함할 수 있고, 서브-워드 구동기들(1200-5a 및 1200-5b)은 상부 방향으로 배선된 2개의 서브-워드 라인들을 포함할 수 있다.
도 12a 및 도 12b는 종래의 용장 서브-워드 라인들의 접근 방법에 의해 불량 서브-워드 라인들을 교체하는 방법을 도시한 것이다. 도 12a를 참조하면, 서브-워드 구동기들(1200-3b)의 오른쪽 서브-워드 라인 Sw① 및 왼쪽 서브-워드 라인 Sw②이 불량이라고 가정하자. 도 12b는 상술된 로우 용장 회로 내의 용장 서브-워드 라인들을 활성으로 하여 서브-워드 라인들 Sw① 및 Sw②을 교체하는 방법을 도시한다.
특히, 불량 서브-워드 라인 Sw①에 의해, 용장 서브-워드 라인들 Sw(1, 0), Sw(3, 0) 및 Sw(5, 0)이 활성이 된다. 불량 서브-워드 라인 Sw②에 의해, 용장 서브-워드 라인들 Sw(1, 2), Sw(3, 2) 및 Sw(5, 2)는 활성이 된다.
용장 회로를 구비한 상기 반도체 메모리에 있어서, (704 및 706과 같은) 256K 셀들 내의 불량 서브-워드 라인은 (1012와 같은) 로우 용장 회로 내의 용장 서브-워드 라인들 Sw(1, 0) 내지 Sw(5, 2)으로 교체가능하다. 이러한 접근 방법의 문제점은 (도 12a 및 도 12b에 있어서) 수직 방향의 모든 용장 서브-워드 라인들이 하나의 불량 서브-워드 라인을 교체하는데 사용된다는 점이다.
즉, 도 12a에 도시된 바와 같이, 서브-워드 라인 Sw①을 교체하기 위해, 용장 서브-워드 라인들 Sw(1, 0), Sw(3, 0) 및 Sw(5, 0)이 모두 사용되었다. 비록 불량 용장 서브-워드 라인 Sw①을 하나의 용장 서브-워드 라인 Sw(3, 0)으로 교체해야 한다 하더라도, (도 10의 1000과 같은) 용장 선택 제어 회로는 용장 서브-워드 라인을 독립적으로 제어할 수 없다. 따라서, 종래의 접근 방식에서는, 불량 서브-워드 라인을 교체하기 위한 용장 서브-워드 라인들을 효과적으로 사용할 수 없다.
상술한 종래의 용장 접근 방식의 단점들을 해소하기 위한 것으로서, 본 발명의 목적은 서로 다른 용장 서브-워드 구동기들에 접속된 용장 서브-워드 라인들의 활성 및 비활성을 독립적으로 제어할 수 있는 용장 회로를 구비한 반도체 기억 장치를 제공하는데 있다. 이러한 용장 회로는 불량 장치들을 교체하는 비율을 개선할 수 있다.
본 발명의 다른 목적은 불필요한 용장 서브-워드 라인들이 비활성을 유지하는 동안 불량 서브-워드 라인을 용장 서브-워드 라인으로 교체할 수 있는 용장 회로를 구비한 반도체 기억 장치를 제공하는데 있다. 이러한 용장 회로는 전력 소비를 감소시킬 수 있다.
본 발명에 따른 용장 회로를 구비한 반도체 기억 장치에 있어서,
다수의 메모리 셀들;
메모리 셀을 선택하기 위한 메인-워드 라인;
메인 워드 라인보다 작은 메모리 셀 선택 레벨을 제공하는 메인 워드 라인들과 관련된 서브-워드 라인들;
상기 메인 워드 라인들, 또는 결함이 발생된 서브-워드 라인들에 접속된 상기 메모리 셀들을 교체하기 위한 로우 용장 회로 - 상기 로우 용장 회로는 용장 메인 워드 라인들, 용장 서브-워드 라인들 및 용장 메모리 셀들을 포함함 -;
상기 용장 메인-워드 라인들을 구동하기 위한 용장 메인-워드 구동기; 및
상기 로우 용장 회로를 제어하기 위한 용장 선택 제어 회로
를 포함하며,
상기 로우 용장 회로는 상기 다수의 용장 서브-워드 라인들을 구동하기 위한 다수의 용장 서브-워드 구동기들을 포함하고,
상기 용장 선택 제어 회로는 상기 각각의 용장 서브-워드 라인들의 활성 및 비활성을 독립적으로 제어하는 것을 특징으로 한다.
도 1은 본 발명의 제1 실시예에 따른 용장 회로를 구비한 반도체 기억 장치의 블록도.
도 2는 본 실시예에 따른 퓨즈 회로(fuse circuit)의 회로도.
도 3은 본 실시예에 따른 서브-워드 선택 회로의 회로도.
도 4는 서브-워드 선택 신호 발생 회로의 회로도.
도 5는 종래의 64 메가비트 동적 랜덤 액세스 메모리의 메모리 셀 어레이의 개략적인 평면도.
도 6은 입/출력(I/O) 유닛의 개략적인 평면도.
도 7은 플레이트의 회로도.
도 8은 용장 메인-워드 구동기의 회로도.
도 9는 용장 서브-워드 구동기의 회로도.
도 10은 종래의 용장 선택 제어 회로를 포함하는 회로도.
도 11a 내지 도 11e는 용장 서브-워드 구동기를 제어하는 종래의 방법을 도시한 설명도.
도 12a는 불량 서브-워드 라인을 도시한 설명도, 도 12b는 도 12a의 불량 서브-워드 라인을 교체하는 종래의 접근 방법을 도시한 설명도, 도 12c는 본 실시예에 따라 도 12a의 불량 서브-워드 라인을 교체하는 접근 방법을 도시한 설명도.
<도면의 주요 부분에 대한 부호의 설명>
108 : 용장 메인-워드 구동 회로
110 : 용장 메인-워드 라인
112 : 로우 용장 회로
114a 내지 114e : 용장 서브-워드 구동기
116 : 플레이트 디코더
118 : 용장 메인-워드 구동기
120 : 용장 선택 제어 회로
본 발명의 한 실시예를 첨부된 다수의 도면들을 참조하여 설명할 것이다. 도시된 실시예에는, 상술한 도 10의 종래의 방법에서와 공통되는 부분들을 포함한다. 이들 부분은 동일한 참조 문자들을 사용하였지만, 첫번째 숫자는 "10" 대신 "1"로 표시하였다.
용장 회로를 구비한 반도체 기억 장치는, 서로 다른 용장 선택 제어 회로(120)를 구비하고 있다는 점을 제외하면, 도 5-10의 상술한 종래의 반도체 기억 장치와 기본적으로 동일하다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 용장 회로를 구비한 반도체 기억 장치를 도시한 회로 블록도이다. 도 1에 도시된 바와 같이, 본 실시예에서는 용장 메인-워드 구동 회로(108), 용장 메인-워드 라인(110), 로우 용장 회로(112), 용장 서브-워드 구동기(114a 내지 114e), 플레이트 디코더(116), 및 용장 메인-워드 구동기(118)를 포함할 수 있다. 또한, 용장 서브-워드 구동기(114a 내지 114e)에 접속가능한 용장 서브-워드 라인들 Sw(1, 0) 내지 Sw(5, 2)을 선택할 수 있는 용장 선택 제어 회로(120)를 포함한다.
본 기술 분야의 통상의 지식을 가진자들은, 용장 메인-워드 라인들이 도 1의 용장 서브-워드 라인들과 직교하지만, 본 발명은 이러한 구성에 제한되지 않는다는 것을 이해할 수 있을 것이다. 많은 가능한 변형 예로서, 용장 메인-워드 라인과 용장 서브-워드 라인을 평행하게 할 수 있다.
본 기술 분야의 통상의 지식을 가진자들은, 용장 서브-워드 라인들을, 용장 메인-워드 라인들보다 낮은 용장 레벨을 제공함으로써 개념적으로 정의할 수 있다는 것을 이해할 수 있을 것이다. 용장 메인-워드 라인이 특정 수의 용장 메모리 셀들에 액세스를 제공하는 동안, 용장 서브-워드 라인들은 보다 작은 수의 용장 메모리 셀들로의 액세스를 제공할 수 있다. 일례로서, 용장 서브-워드 라인은 용장 메인-워드 라인에 의해 액세스되는 용장 메모리 셀들의 부분 집합을 액세스하기 위해 제공된다.
본 기술 분야의 통상의 지식을 가진자들은 또한 용장 서브-워드 라인들이 용장 메인-워드 라인보다 "낮은" 용장 레벨을 제공함으로써 구성될 수 있으며, 이러한 용장 서브-워드 라인들은 반드시 용장 메인-워드 라인보다 물리적으로 낮은 위치에 있지 않는다는 것을 알 수 있을 것이다. 예를 들면, 용장 메인-워드 라인들은 용장 서브-워드 라인들과 동일한 도전층 또는 상이한 도전층들로부터 형성될 수 있다.
특정한 구성에 있어서, 용장 메인-워드 구동 회로(108) 및 로우 용장 회로(112)는 도 10에서 설명한 종래의 접근 방법에서와 같은 일반적인 구성을 가질 수 있다. 따라서, 이들 부분들에 대한 설명은 생략하며, 본 실시예에 따른 용장 선택 제어 회로(120)를 상세히 설명할 것이다.
용장 선택 제어 회로(120)는 플레이트 디코더(122), 퓨즈 회로(124) 및 서브-워드 선택 회로(126-1 내지 126-4)를 포함한다. 플레이트 디코더(122)는 어드레스들(X8, X9 및 X10)을 수신하여 플레이트 선택 신호(PSe2)를 발생시킬 수 있다. 퓨즈 회로(124)는 교체될 불량 서브-워드 라인들의 어드레스에 따라 오픈되는 다수의 퓨즈들을 포함할 수 있다. 퓨즈 회로(124)는 프리차지 신호(PRC), 플레이트 선택 신호(PSe2) 및 어드레스 선택 신호들을 수신하여, 퓨즈 출력 신호들(H11 내지 H14 및 H21 내지 H24)을 발생시킨다. 서브-워드 선택 회로(126-1 내지 126-4)는 서브-워드 선택 신호들(XN-XT) 및 특정 퓨즈 출력 신호들(H11 내지 H14)을 수신하여, 용장 서브-워드 라인들 Sw(1, 0) 내지 Sw(5, 2)을 선택할 수 있다.
다음에는, 용장 선택 제어 회로(120)의 동작을 설명할 것이다.
먼저, 용장 메인-워드 라인(110)에 대응하는 어드레스들(X8, X9 및 X10이 도시된 로우 용장 회로(112)에 접속되고, 메인-워드 라인(110)이 활성이라고 가정한다.
퓨즈 회로(124) 내의 퓨즈들은 (704 및 706과 같은 256K 셀들에 제공되는) 불량 서브-워드 라인들의 어드레스에 따라 오픈될 수 있다. 이러한 동작은 일례로서 웨이퍼 형태의, 반도체 기억 장치 상에서 메모리 테스트를 수행하는 동안 실행된다.
동작에 있어서, 본 실시예에 따른 용장 회로를 구비한 반도체 메모리 장치는 프리차지 신호(PRC)를 활성화할 수 있다. 이들은 퓨즈 회로(124)를 활성화할 수 있다. 플레이트 선택 신호(PSe2)가 어드레스들(X8, X9 및 X10) 및 불량 서브-워드 라인들에 대응하는 어드레스 선택 신호들(XP1,/XP1 내지 XPj,/XPj)에 의해서 활성되면, 교체될 불량 서브-워드 라인들을 비활성화하는 퓨즈 출력 신호들(H11 내지 H14)을 제공할 수 있다. 불량 서브-워드 라인은 도 7의 704 및 706으로 도시된 256K 셀 등에 구성될 수 있다.
상술한 바와 같이, 퓨즈 출력 신호들(H21 내지 H24)은 불량 서브-워드 라인들을 비활성화한다. 따라서, 불량 서브-워드에 결합된 메모리 셀 내에는 전류가 흐르지 않아 전류 소비를 절감할 수 있다.
다음에는, 서브-워드 선택 회로(126-1 내지 126-4)가 퓨즈 출력 신호들(H11 내지 H14) 및 서브-워드 선택 신호(XN 및 XT)에 따라 2비트의 용장 서브-워드 선택 신호(S11-S14)를 활성화할 수 있다.
서브-워드 선택 회로(126-1 내지 126-4) 동작이 (도 4의 1002-1 내지 1002-4로 도시된) 종래의 서브-워드 선택 회로와 다른 점은 용장 서브-워드 구동기(114a 내지 114e)가 용장 서브-워드 선택 신호(S11 내지 S14)에 의해서 독립적으로 제어될 수 있다는 점이다.
즉, 용장 서브-워드 구동기(126a 내지 126e)는 용장 서브-워드 선택 신호(S11)에 의해 제어가능하며, 용장 서브-워드 구동기(126b, 126c 및 126d)는 각각 용장 서브-워드 선택 신호들(S12, S13 및 S14)에 의해서 제어될 수 있다. 이러한 방법에 있어서, 용장 서브-워드 라인들 Sw(1, 0) 내지 Sw(5, 2)은 용장 서브-워드 선택 신호(S11 내지 S14)에 따라서 독립적으로 제어될 수 있다.
이러한 제어 구성의 한 예가 표 4에 도시된다. 표 4는 용장 서브-워드 선택 신호들(S12)이 용장 서브-워드 라인들 Sw(2, 1) 내지 Sw(2, 3)을 활성 및 비활성으로 하는 방법을 설명한다. 특히, 표 4의 경우, 로우 상태는 비활성 상태이고 하이 상태는 활성 상태이다. 2개의 비트 신호(S12)는 제1 비트값(S12a) 및 제2 비트값(S12b)에 의해 표시된다.
S12 Sw(2, 1) Sw(2, 3)
S12a S12b
0 0 로우 로우
0 1 로우 하이
1 0 하이 로우
1 1 하이 하이
본 실시예에 따른 불량 서브-워드 라인들을 교체하는 회로들의 설명과 함께, 이제 도 12a 및 도 12c를 참조하여 교체 동작을 설명할 것이다. 도 12a에 있어서, 서브-워드 구동기(1200-3b)의 오른쪽 서브-워드 라인 Sw①, 및 서브-워드 구동기(1200-1b)의 왼쪽 서브-워드 라인 Sw②이 불량이라고 가정한다. 상술한 바와 같이, 서브-워드 라인들은 도 7의 704 및 706으로 도시된, 256K 셀들의 구성 내에 제공된다.
도 12c를 참조하면, 본 실시예에서, 불량 서브-워드 라인 Sw①은 용장 서브 워드 라인 Sw(3, 0)을 활성화함으로써 교체될 수 있고, 불량 서브-워드 라인 Sw②은 용장 서브-워드 라인 Sw(1, 0) 및 Sw(5, 0)을 활성화함으로써 교체될 수 있다.
따라서, 본 발명은, 수직 방향의 모든 용장 서브-워드 라인이 용장 서브-워드 라인들로 교체되어야만 한다는, 도 12c에 도시된, 종래의 반도체 기억 장치의 단점에 대처가능하다.
또한, 서로 다른 서브-워드 구동기들에 접속된 용장 서브-워드 라인들의 활성 및 비활성을 독립적으로 제어함으로써, 불량 서브-워드 라인들이 증가된 속도로 교체될 수 있다. 특정 예로서, 도 12a 및 도 12b에 도시된 바와 같이, 용장 회로를 구비한 종래의 반도체 기억 장치에서는, 4개의 불량 서브-워드 라인만을 교체하면 된다. 그러나, 도 12a 및 도 12c에 도시된 바와 같이, 본 실시예에 따른 용장 회로를 구비한 반도체 기억 장치에는, 8개의 불량 서브-워드 라인( 로우 당 2 서브-워드 × 4로우)을 포함한다. 따라서, 불량 서브-워드 라인들을 교체하는 속도는 상기 종래의 방법의 2배이다.
또한, 용장 서브-워드 라인이 불량 서브-워드 라인을 교체하는데 사용될 수 있다면, 이러한 교체 동작에 필요하지 않은 용장 서브-워드 라인들은 비활성 상태일 수 있다. 이 방법에서, 본 발명은 용장 회로를 구비한 종래의 반도체 기억 장치에 비해 전력 소비를 감소시킬 수 있다.
그러나, 본 예에서, 도 12a를 참조하면, 도 12b에 도시된 바와 같이, 서브-워드 라인 Sw①에만 결함이 존재하는 경우, 용장 회로를 구비한 종래의 반도체 기억 장치가 라인 Sw(3, 0)을 따라 용장 서브-워드 라인 Sw(1, 0) 및 Sw(5, 0)을 활성화할 것이다. 한편, 본 발명의 실시예에서는, 도 12c에 도시된 바와 같이, 용장 서브-워드 라인 Sw(3, 0)이 불량 서브-워드 라인 Sw①을 교체할 때에만 활성화될 수 있다. 그 결과, 용장 서브-워드 라인 Sw(1, 0) 및 Sw(5, 0)은 비활성을 유지하여, 종래의 방법에 비해 전력 소비를 감소시킬 수 있다.
도 2를 참조하면, 도 1에 도시된 실시예에 사용되는 퓨즈 회로가 도시된다. 도 2의 퓨즈 회로는 참조 부호 200으로 표시되고, p-채널 트랜지스터(P201, P203, P205 및 p207), 부하 p-채널 트랜지스터(P202, P204, P206 및 p208), 퓨즈들(F201-1 내지 F201-j 및 /F201-1 내지 /F201-j, F202-1 내지 F202-j 및 /F202-1 내지 /F202-j, F203-1 내지 F203-j 및 /F203-1 내지 /F203-j 및 F204-1 내지 F204-j 및 /F204-1 내지 /F204-j)을 포함한다.
또한, 특정 퓨즈 회로(200)는 스위치 n-채널 트랜지스터(N201-1 내지 N201-j 및 /N201-1 내지 /N201-j, N202-1 내지 N202-j 및 /N202-1 내지 /N202-j, N203-1 내지 N203-j 및 /N203-1 내지 /N203-j 및 N204-1 내지 N204-j 및 /N204-1 내지 /N204-j)를 포함한다. 스위치 n-채널 트랜지스터들은 퓨즈들과 직렬로 배열되어, 어드레스 선택 신호들(XP1 내지 XPj 및 /XP1 내지 /XPj)을 포함한다.
도 2의 배열은 또한 n-채널 트랜지스터(N206 내지 N209)를 포함한다. n-채널 트랜지스터(N206 내지 N209)의 드레인은 스위치 n-채널 트랜지스터(N201-1 내지 /N204-j)의 소스에 접속된다. 플레이트 선택 신호(PSe2)가 활성 상태(특정 예에서, 하이)일 때, n-채널 트랜지스터(N206 내지 N209)는 턴 온되어, 이들 각각의 드레인은 접지 전위에 접속된다.
퓨즈 회로(200)는, 또한 퓨즈 출력 신호(H11 내지 H14)를 제어할 수 있는, n-채널 트랜지스터(N210 내지 N213 및 N214 내지 N217)를 포함한다. 또한, 출력 n-채널 트랜지스터(N218 내지 N221 및 N222 내지 N225)는 퓨즈 출력 신호(H21 내지 H24)를 제어할 수 있다. 퓨즈 출력 신호(H11 내지 H14)는 용장 서브-워드 라인들을 활성화하는데 사용되며, 퓨즈 출력 신호(H21 내지 H24)는 불량 서브-워드 라인들을 비활성화하는데 사용될 수 있다. 불량 서브-워드 라인은 도 7에 704 및 706으로 도시된 256K 셀 구성에 제공된다. 출력 신호(H21 내지 H24)에 따른 불량 서브-워드 라인들을 비활성화함으로써, 전류 소비를 감소시킬 수 있다는 장점이 있다.
본 기술의 통상의 지식을 가진자들은 각각의 퓨즈 출력 신호와 관련하여 n-채널 트랜지스터들(N210 내지 N225)을 한 쌍씩 배열할 수 있다는 것을 알 수 있을 것이다. 본 예에서, n-채널 출력 트랜지스터(N210 내지 N214)는 퓨즈 출력 신호(H11)와 관련이 있다. n-채널 출력 트랜지스터가 턴 오프될 때, 각각의 퓨즈 출력 신호들은 제1 논리 값 [특정 예에서, 풀-업 저항(R201-1 내지 R204-2로 인하여, Vcc 전위)을 유지하게 된다. 퓨즈 출력 신호의 2개의 n-채널 트랜지스터는 턴 온되고, 퓨즈 출력 신호는 제1 논리 값 (도 2의 특정 예에서는 접지 전위)이 된다. 물론, 도 2의 구성은 특정한 "정적(static)" 풀-업 및 "동적(dynamic)" 풀-다운 구성을 설명하고 있으며, 이러한 구성은 또한 퓨즈 출력 신호(H11 내지 H24)를 구동하는데 사용될 수 있다.
도 2의 구성에 있어서, 2개의 출력 회로는 기본적으로 동일한 출력 신호를 제공할 수 있다. 일례로서, 본 기술 분야의 통상의 지식을 가진자들은, 저항(R201-1)과 n-채널 트랜지스터(N210 내지 N214)의 동작에 의해 발생된 출력 신호(H11)가, 저항(R201-2)과 n-채널 트랜지스터(N218 내지 N222)의 동작에 의해 발생된 출력 신호(H21)와 동일한 응답을 갖는다는 것을 이해할 수 있을 것이다. 이러한 구성은 2개의 출력 회로들 사이의 배선 부하를 분배하는데 사용된다. 퓨즈 회로(200)로부터 서브-워드 선택 회로(126-1 내지 126-4)까지 및 퓨즈 회로(200)로부터 (도 7의 704 및 706으로 표시된 256K 셀들과 같은) 장치의 비용장 부분까지의 배선은 중요하다.
도 2에서 명백해지는 바와 같이, 퓨즈 회로(200)는 4가지 단계를 포함하여 개념화할 수 있는데, 한 단계는 퓨즈들(F201-1 내지 /F201-j)을 포함하여 퓨즈 출력 신호(H11 내지 H21)를 발생시킬 수 있는 단계이고, 다른 단계는 퓨즈들(F202-1 내지 /F202-j)을 포함하여 퓨즈 출력 신호(H12 내지 H22)를 발생시키는 단계이고, 다른 단계는 퓨즈들(F203-1 내지 /F203-j)을 포함하여 퓨즈 출력 신호(H13 내지 H23)를 발생시키는 단계이며, 또 다른 단계는 퓨즈들(F204-1 내지 /F204-j)을 포함하여 퓨즈 출력 신호(H14 내지 H24)를 발생시키는 단계이다. 이러한 단계들은 일반적으로 동일한 구성을 가지지만, 서로 다르게 프로그램된 퓨즈들을 포함한다.
다음에는, 퓨즈 회로(200)의 동작을 설명할 것이다.
동작에 있어서, 제1 단계의 퓨즈들(F201-1 내지 /F201-j), 제2 단계의 퓨즈들(F202-1 내지 /F202-j), 제3 단계의 퓨즈들(F203-1 내지 /F203-j) 및 제4 단계의 퓨즈들(F204-1 내지 /F204-j)은 불량 서브-워드 라인의 어드레스에 따라 프로그램 (예를 들면, 오픈 또는 차단)될 수 있다. 이와 같이 퓨즈들의 프로그램은 일례로서 웨이퍼 형태의 반도체 기억 장치 상에서 메모리 테스트를 행할 때 수행될 수 있다. 본 기술 분야의 통상의 지식을 가진자들은, 대응하는 불량 서브-워드 라인들이 존재하지 않은 경우 어떠한 퓨즈들도 프로그램하지 않으며, 4개의 단계에서의 퓨즈들의 프로그램은 최악의 경우의 상태를 나타낸다는 것을 이해할 수 있을 것이다.
다시 도 2를 참조하면, 프리차지 신호(PRC)와 플레이트 선택 신호(PSe2)는 각각 로우 및 하이가 된다, 본 기술 분야의 통상의 지식을 가진자들은, 프리차지 신호(PRC)가 초기에 로우였다가 하이로 복귀한다는 것을 이해할 수 있을 것이다. 그 다음, 플레이트 선택 신호(PSe2)가 하이가 된다. 프리차지 신호(PRC)가 로우일 때는, p-채널 트랜지스터(P201 내지 P208)가 턴 온된다, 본 기술 분야의 통상의 지식을 가진자들은, 로우 프리차지 신호(PRC)가 노드(202-1 내지 202-4)를 소정의 전위(Vcc)로 프리차지하다는 것을 이해할 수 있을 것이다. 또한, 로우 프리차지 신호(PRC)는 n-채널 스위치 트랜지스터들(N201-1 내지 N204-j)을 소정의 전위(Vcc)로 프리차지할 수 있다.
프리차지 신호(PRC)가 하이로 복귀하고 플레이트 선택 신호(PSe2)가 하이되면, 트랜지스터(N206 내지 N209)는 턴 온된다. 트랜지스터(N206 내지 N209)의 턴 온에 의해서, 어드레스 선택 신호들(XP1-XPj 및 /XP1-/XPj)이 불량 서브-워드 라인의 어드레스에 대응되는 경우, 노드들(202-1 내지 202-4) 중 하나가 하이를 유지하게 되고, 나머지 노드(202-1 내지 202-4)는 방전된다. 일례로서, 노드(202-1)가 하이를 유지한다면, n-채널 트랜지스터들(N214 내지 N222)은 턴 온되고, 퓨즈 출력 신호(H11 내지 H21)는 로우가 된다. 이와 동일한 형태로, 다른 노드들(202-2 내지 202-4)이 하이가 되면, 대응하는 퓨즈 출력 신호 쌍들(H12-H14 내지 H42-H44)은 로우가 된다.
어드레스 선택 신호들(XP1-XPj 및 /XP1-/XPj)이 불량 서브-워드 라인의 어드레스에 대응하지 않을 때, 모든 노드(202-1 내지 202-4)가 로우가 되어, 출력 신호들(H11-H14 내지 H21-H24)은 하이를 유지하게 된다.
본 기술 분야의 통상의 지식을 가진자들은, 도 2에 도시된 바와 같은 퓨즈 회로를 프로그램가능한 어드레스 검출 회로로서 개념화하고, 인가된 어드레스 값과 프로그램된 어드레스 값이 일치하는지 여부를 검출하도록 퓨즈를 프로그램하었다는 것을 이해할 수 있을 것이다.
이제, 도 3을 참조하여, 서브-워드 선택 회로를 설명할 것이다. 도 3의 서브-워드 선택 회로는 도 1의 126-1 내지 126-4로 도시된 하나 이상의 서브-워드 선택 회로에 대응된다.
도 3의 서브-워드 선택 회로는 참조 부호 300으로 표시되며, 통상 동일한 구성을 갖는 2개의 선택 신호 발생 회로들(302-1, 302-2)을 포함한다. 하나의 선택 신호 발생 회로(302-1)는 서브-워드 선택 신호(XT/XN)를 수신할 수 있고 다른 선택 신호 발생 회로(302-2)는 다른 서브-워드 선택 신호(XT/XN)를 수신할 수 있다.
도 3의 구성에 있어서, 선택 신호 발생 회로들(302-1, 302-2)은 인버터(IV301), NOR 게이트(NOR 301), 다른 인버터(IV302), 지연 회로(304), 승압 회로(306), 및 출력 회로(308)를 포함한다. 인버터(IV301)는 (XT/XN와 같은) 서브-워드 선택 신호를 수신할 수 있다. NOR 게이트(NOR 301)는 인버터(IV301)의 출력 및 퓨즈 출력 신호(H1k)를 출력할 수 있다. NOR 게이트(NOR 301)의 출력은 인버터(IV302), 승압 회로(306), 및 출력 회로(308)에 의해서 수신할 수 있다. 승압 회로(306)는 또한, 인버터(IV302)의 출력을 수신할 수 있다.
승압 회로(306)는 인버터(IV302)의 출력을 승압한다. 본 기술 분야의 통상의 지식을 가진자들은, 승압 회로(306)가 인버터(IV302)의 하이 출력을 승압 전압(Vboot)으로 승압한다는 것을 이해할 수 있을 것이다. 승압 전압은 고 전력 전원 전압보다 크다.
출력 회로(308)는 p-채널 트랜지스터(P300)와 n-채널 트랜지스터(N300)를 포함할 수 있다. 출력 회로(308)는 용장 서브-워드 선택 신호(S1ka 또는 S1kb)를 제공할 수 있다.
본 기술 분야의 통상의 지식을 가진자들은, p-채널 트랜지스터(P300)가 승압 전압 및 서브-워드 선택 신호를 제공하는 노드 간에 제어가능한 임피던스 경로를 제공한다는 것을 이해할 수 있을 것이다.
표 5에 도시된 바와 같이, 퓨즈 출력 신호(Hk1)가 1(하이)일 때, 서브-워드 선택 신호들(XN 및 XT)의 상태와 독립적으로, 양 용장 서브-워드 선택 신호들(S1ka 및 S1kb)은 0이 될 수 있다. 하이 출력 신호(Hk1)는, (XP1 내지 /XPj와 같은) 입력 어드레스 선택 신호들이 불량 서브-워드 라인들의 어드레스에 대응하지 않는다는 것을 표시할 수 있다. 양 용장 서브-워드 선택 신호들(S1ka 및 S1kb)이 로우이면, (도 1의 114a 내지 114e로 표시되는) 대응하는 용장 서브-워드 구동기는 비활성이다.
H1k XN XT S1ka S1kb
1 * * 0 0
0 0 1 0 1
0 1 0 1 0
(* = don't care)
다시 도 3을 참조하면, 퓨즈 출력 신호(H1k)가 0일 때, 예를 들면 (XP1 내지 /XPj와 같은) 입력 어드레스 선택 신호가 불량 용장 서브-워드 라인의 어드레스에 대응될 때, 용장 서브-워드 선택 신호들(S1ka 및 S1kb) 중 하나가 서브-워드 선택 신호들(XN 및 XT)의 값에 따라 논리 1(하이)가 될 수 있다. 이 방법에서, 홀성화된 서브-워드 선택 신호들(S1ka 및 S1kb)에 대응하는 용장 서브-워드 라인 Sw(1, 0) 내지 Sw(5, 2)이 활성화될 수 있다.
일례로서, 서브-워드 선택 회로(300)는 서브-워드 선택 신호(S12)를 용장 서브-워드 구동기(114b)로 제공한다. 서브-워드 선택 신호들(S12a 및 S12b)이 각각 1 및 0 (또는 0 및 1)이면, 용장 서브-워드 라인 Sw(2, 1) [또는 Sw(2, 3)]이 활성화될 수 있다.
또한, (S11a 및 S11b를 포함할 수 있는) 용장 서브-워드 선택 신호(S11)는 용장 서브-워드 구동기(114a 및 114e)를 포함하고, (S12a 및 S12b를 포함할 수 있는) 용장 서브-워드 선택 신호(S12)는 용장 서브 워드 구동기(114b)를 포함할 수 있고, (S13a 및 S13b를 포함할 수 있는) 용장 서브-워드 선택 신호(S13)는 용장 서브 워드 구동기(114c)를 포함할 수 있으며, (S14a 및 S14b를 포함할 수 있는) 용장 서브-워드 선택 신호(S14)는 용장 서브 워드 구동기(114d)를 포함할 수 있다. 본 방법에서, 용장 서브-워드 선택 신호들(S11 내지 S14)은 용장 서브-워드 라인 Sw(1, 0) 내지 Sw(5, 2)을 각각 제어할 수 있다.
도 3을 다시 참조하면, 승압 회로(306)가 인버터(IV302)의 출력 신호 레벨을 변환하는데 이용될 수 있다. 본 기술 분야의 통상의 지식을 가진자들은, 인버터(IV302)의 논리 레벨이 승압 전원 전압(Vboot)을 수신하는 p-채널 트랜지스터(P300)를 활성화 (또는 비활성화) 하도록 설정된다는 것을 이해할 수 있을 것이다. 또한, NOR 게이트(NOR 301) 또는 인버터(IV302)의 출력을 활성화 제어 신호로 하여, 그 논리 레벨이 p-채널 트랜지스터(P300)의 활성을 제어하고 p-채널 트랜지스터(P300)의 게이트에서 수신된 신호를 승압 제어 신호로 하여, p-채널 트랜지스터(P300)를 턴 온 또는 턴 오프한다.
본 방법에서, 용장 서브-워드 구동기에 인가된 용장 서브-워드 선택 신호들(S1ka 및 S1kb)은 승압 전원 전압(Vboot)에서 논리 하이 레벨을 갖는다. 이러한 용장 서브-워드 구동기는 도 9에서 설명된 회로를 포함한다.
도 3에서, 지연 회로(304)는 선택 신호 발생 회로(302-1 및 302-2)로부터의 출력으로서 제공된 용장 서브-워드 선택 신호들(S1ka 및 S1kb)의 스위칭을 제어하기 위한 타이밍 마진을 제공한다. 예를 들면, 퓨즈 출력 신호(Hk1)는 비활성에서 활성으로 전환되거나, 반대로 비활성에서 활성으로 전환된다.
본 기술 분야의 통상의 지식을 가진자들은 지연 회로(304)와 NOR 게이트(NOR 302)의 구성이 에지 지연 회로로 간주하여, 입력 신호의 특정 에지부를 지연시키는 출력 신호를 제공할 수 있다는 것을 이해할 수 있을 것이다.
도 4를 다시 참조하여, 서브-워드 신호 발생 회로의 예를 도시한 개략적인 도면을 설명할 것이다. 서브-워드 선택 신호 발생 회로는 참조 부호 400으로 표시되었으며 서브-워드 선택 신호(XN 및 XT)를 발생한다. 서브-워드 선택 신호 발생 회로(400)는 최하위 어드레스 A0를 수신할 수 있다. 어드레스 A0는 인버터(IV400)에 의해 반전되어 서브-워드 선택 신호(XN)를 발생시킨다. 서브-워드 선택 신호(XT)는 인버터(IV401 및 IV402)로 인가되는 어드레스 A0에 의해 발생된다.
상술한 실시예에서, 2개의 용장 서브-워드 라인들을 갖는 서브-워드 구동기를 다양하게 설명하였지만, 본 발명은 용이하게 서브-워드 구동기마다 다수의 서브-워드 라인들에 대해서 확대할 수 있다. 일례로서, 서브-워드 구동기는 서브-워드 선택 신호 및/또는 퓨즈 출력 신호의 비트 수를 증가시킴으로써 3 또는 4 용장 서브-워드 라인들을 포함할 수 있다.
또한, 상술한 실시예는 용장 서브-워드 라인들이 메인-워드 라인들 하부에 배치되는 구성을 설명하고 있다. 그러나, 본 발명은 증가된 층들을 갖는 용장 워들 라인 구성을 포함할 수 있다. 일례로서, 메모리는 용장 메인-워드 라인, 메인-워드 라인 하부에 위치한 제1 용장 서브-워드 라인 및 제1 용장 서브-워드 라인들의 하부에 위치한 제2 용장 서브-워드 라인을 포함한다. 본 기술 분야의 통상의 지식을 가진자들은 제1 및/또는 제2 용장 서브-워드 라인들이 본 발명의 교시에 따라 독립적으로 활성화될 수 있다는 것을 이해할 수 있을 것이다.
더욱이, 본 발명은 예를 들어, 동적 랜덤 액세스 메모리(DRAM)과 정적 RAM(SRAM)과 같은 2개의 휘발성 메모리에 적용가능하다. 본 발명은 또한 몇가지 한정된 예로서, 전기적으로 프로그램가능한 판독 전용 메모리(EPROM), EEPROM을 포함한 전기적 소거 및 프로그램가능한 ROM(EEPROM), 강자성 RAM(FRAM 또는 FeRAM)에 적용가능하다.
상술한 바와 같이, 본 발명은 활성화 용장 서브-워드 라인등을 독립적으로 제어함으로써 불량 서브-워드 라인들을 교체하는 속도를 개선할 수 있다.
또한, 본 발명은 교체 동작을 행할 필요가 없는 용장 서브-워드 라인을 비활성으로 유지하여 전력 소비를 절감할 수 있다. 또한, 상술한 바와 같이, 본 발명은 불량 서브-워드 라인들을 비활성화함으로써 전력 소비를 절감할 수 있다.
본 기술 분야의 통상의 지식을 가진자들은, 불량 서브-워드 라인이 불량 메모리 셀에 결합된 서브-워드 라인뿐 아니라, 결함이 있는 서브-워드 라인을 포함할 수 있다는 것을 이해할 수 있을 것이다.
본 기술 분야의 통상의 지식을 가진자들은 또한 상술한 퓨즈 회로가 오픈 ("절단") 가능한 가용성 링크들을 포함하고 있지만, 대체가능한 구성을 이용할 수 있다는 것을 이해할 수 있을 것이다. 일례로서, 인가된 어드레스가 불량 용장 서브-워드 라인의 어드레스에 공급되는지 여부를 결정하는데 비휘발성 메모리 구성을 이용할 수 있다.
이하, 본 발명의 다양한 특정 실시예들을 설명하였지만, 본 기술의 기술 범위와 기술 사상에 벗어나지 않는 범위 내애서 다양하게 변화, 대체가능하다. 또한, 본 발명은 첨부된 클레임에 정의된 발명의 의해서 한정되도록 의도되었다.

Claims (20)

  1. 용장 회로를 구비한 반도체 기억 장치에 있어서,
    다수의 메모리 셀들;
    적어도 하나의 메인-워드 라인;
    상기 적어도 하나의 메인-워드 라인과 관련된 서브-워드 라인들;
    불량 서브-워드 라인을 교체할 수 있는 로우 용장 회로 - 상기 로우 용장 회로는 용장 메인-워드 라인들, 용장 서브-워드 라인들, 적어도 2개의 서로 다른 전위들 간의 용장 서브-워드 라인들을 구동하는 용장 서브-워드 구동기들, 및 용장 메모리 셀들을 포함함 -;
    적어도 2개의 서로 다른 전위들 간의 용장 메인-워드 라인들을 구동할 수 있는 용장 메인-워드 구동기; 및
    상기 로우 용장 회로를 제어하여 용장 서브-워드 라인들을 독립적으로 제어하는 용장 선택 제어 회로
    를 포함하는 것을 특징으로 하는 용장 회로를 구비한 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 각각의 용장 서브-워드 구동기는 N개 용장 서브-워드 라인들(N은 2보다 큰 정수)을 구동하며,
    상기 용장 선택 제어 회로는 다수의 서브-워드 선택 회로들을 포함하며, 상기 각각의 서브-워드 선택 회로들은 서브-워드 구동기에 결합된 서브-워드 라인들의 활성 및 비활성을 제어하는 N-비트 용장 서브-워드 선택 신호를 제공하는 것을 특징으로 하는 용장 회로를 구비한 반도체 기억 장치.
  3. 제2항에 있어서, 상기 용장 선택 제어 회로는,
    수신된 어드레스 값이 퓨즈 회로 내의 퓨즈 소자들을 프로그램함으로써 결정된 어드레스와 일치할 때, 상기 서브-워드 선택 회로로 활성화 신호를 제공하는 퓨즈 회로를 포함하며,
    상기 서브-워드 선택 회로는 상기 퓨즈 회로로부터의 적어도 하나의 활성화 신호, 제1 서브-워드 선택 신호 및 상기 제1 서브-워드 선택 신호와 상보적인 제2 서브-워드 제어 신호에 응답하여 용장 서브-워드 선택 신호들을 활성 및 비활성화하는 것을 특징으로 하는 용장 회로를 구비한 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 제1 서브-워드 선택 신호는 상기 퓨즈 회로에 의해 수신된 상기 어드레스 값들과 다른 어드레스 값으로부터 발생되고,
    상기 제2 서브-워드 선택 신호는 인버터에 의해 상기 제1 서브-워드 선택 신호를 반전시킴으로써 발생되는 것을 특징으로 하는 용장 회로를 구비한 반도체 기억 장치.
  5. 제3항에 있어서,
    각각의 서브-워드 선택 회로는 용장 서브-워드 선택 신호를 제공하는 적어도 하나의 출력부를 포함하며,
    각각의 출력부는,
    승압 전원에 결합된 소스, 출력 단자에 결합된 드레인 및 p-채널 제어 신호에 결합된 게이트를 포함하는 적어도 하나의 p-채널 트랜지스터 - 상기 p 채널 제어 신호는 적어도 하나의 서브-워드 선택 신호와 상기 퓨즈 회로로부터의 활성화 신호의 논리 조합에 의해 발생되며, 상기 승압 전원 전위 및 이와 다른 전위 사이에서 변화함-; 및
    상기 적어도 하나의 p채널 트랜지스터의 상기 드레인에 접속된 드레인, 및 기준 전원에 결합된 소스를 구비한 적어도 하나의 n-채널 트랜지스터
    를 포함하는 것을 특징으로 하는 용장 회로를 구비한 반도체 기억 장치.
  6. 용장 회로를 구비한 반도체 기억 장치에 있어서,
    다수의 서브 뱅크 - 각 서브 뱅크는 제1 내지 제m 플레이트를 구비한 다수의 입/출력(I/O) 유닛(m은 2보다 큰 정수)을 포함하며, 각각의 플레이트는 다수의 메모리 셀, 다수의 메모리 셀들을 선택하기 위한 메인-워드 라인들, 메인-워드 라인보다 낮은 메모리 셀 선택 레벨을 제공하는 서브-워드 라인들, 다수의 용장 메모리 셀들, 용장 메인-워드 라인들 및 용장 서브-워드 라인들을 포함하는 로우 용장 회로를 포함함 -;
    상기 용장 메인-워드 라인들을 구동하기 위한 다수의 용장 메인-워드 구동기 - 각각의 용장 메인-워드 라인은, 어드레스 값을 수신하여 I/O 유닛의 적어도 하나의 플레이트를 활성화하는 메인 플레이트 디코더 및 상기 활성화된 플레이트 내의 용장 메인-워드 라인을 포함함-;
    어드레스 값들을 수신하여 플레이트 선택 신호를 발생하는 용장 플레이트 디코더를 포함하는 용장 선택 제어 회로;
    상기 플레이트 선택 신호,프리-차지 신호, 및 어드레스 선택 신호를 수신하여, 상기 어드레스 선택 신호가 퓨즈 회로 내의 퓨즈 소자들을 프로그래밍함으로써 결정된 어드레스 선택 값에 대응될 때 활성화 신호를 발생하는 퓨즈 회로; 및
    상기 활성화 신호를 수신하여 용장 서브-워드 선택 신호들의 활성 및 비활성을 독립적으로 제어하는 적어도 하나의 서브-워드 선택 회로 - 각각의 서브-워드 선택 신호는 상기 용장 서브-워드 라인의 활성 및 비활성을 제어함 -
    를 포함하는 것을 특징으로 하는 용장 회로를 구비한 반도체 기억 장치.
  7. 다수의 메모리 셀들;
    다수의 메인-워드 라인들;
    상기 메모리 셀에 결합된 다수의 서브-워드 라인들; 및
    로우 용장 회로를 포함하며,
    상기 로우 용장 회로는,
    다수의 용장 메모리 셀들,
    적어도 하나의 용장 메인-워드 라인,
    상기 용장 메모리 셀들에 결합된 다수의 용장 서브-워드 라인들; 및
    상기 메인-워드 라인과 관련된 다수의 용장 서브-워드 구동기 - 각각의 용장 서브-워드 구동기는 적어도 2개의 용장 서브-워드 라인들에 결합되어 상기 관련된 메인-워드 라인과 다수의 용장 서브-워드 선택 신호들의 전위에 따라 각각의 용장 서브-워드들의 활성 및 비활성을 독립적으로 제어함 -
    를 포함하는 것을 특징으로 하는 기억 장치.
  8. 제7항에 있어서,
    상기 각각의 용장 서브-워드 라인은 대응하는 용장 서브-워드 선택 신호의 전위에 따라 활성화 및 비활성화되는 것을 특징으로 하는 기억 장치.
  9. 제7항에 있어서,
    상기 각각의 용장 서브-워드 구동기는, 그 용장 서브-워드 라인들 사이에 배치된 제어가능한 임피던스 경로 및 독립된 활성화 전압을 포함하며, 상기 제어가능한 임피던스 경로는 상기 용장 메인-워드 라인 전위에 의해서 제어되며, 상기 독립된 활성화 전압들은 상기 용장 서브-워드 선택 신호들에 의해 발생되는 것을 특징으로 하는 기억 장치.
  10. 제7항에 있어서,
    승압 전원 전압에 결합될 수 있는 승압 전원 노드; 및
    용장 서브-워드 선택 신호를 제공하는 용장 서브-워드 선택 신호 출력 노드 및 상기 승압 전원 노드 사이에 결합된 승압 제어가능한 임피던스 경로
    를 구비한 서브-워드 선택 회로를 더 포함하는 것을 특징으로 하는 기억 장치.
  11. 제10항에 있어서,
    상기 승압 제어가능한 임피던스 경로는 상기 용장 서브-워드 선택 신호 출력 노드와 상기 승압 전원 노드 사이에 결합된 소스-드레인 경로를 구비한 p-채널 절연 게이트 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 기억 장치.
  12. 제10항에 있어서,
    상기 서브-워드 선택 회로는,
    상기 승압 제어가능한 임피던스 경로를 제어하는 레벨 시프트 회로 - 이 레벨 시프트 회로는 승압 전원 전압보다 낮은 제1 논리 하이 값을 갖는 활성화 제어 신호를 수신하여 상기 제1 논리 하이 값보다 큰 제2 논리 하이 값을 갖는 승압 제어 신호를 제공함 -를 더 포함하며,
    상기 승압 제어가능한 임피던스 경로는 상기 승압 제어 신호에 의해 제어되는 것을 특징으로 하는 기억 장치.
  13. 제10항에 있어서,
    상기 서브-워드 선택 회로는,
    기준 전압에 결합될 수 있는 기준 전원 노드,
    용장 서브-워드 선택 신호 출력 노드 및 상기 기준 전원 노드 사이에 결합된 제어가능한 기준 임피던스 경로, 및
    활성화 신호를 수신하여 상기 제어가능한 기준 임피던스 경로를 제어하는 기준 제어 신호를 제공하는 에지 지연 회로(edge delay circuit)
    를 더 포함하는 것을 특징으로 하는 기억 장치.
  14. 제7항에 있어서,
    다수의 프로그램된 어드레스들을 기억할 수 있는 다수의 프로그램가능한 소자들을 포함하며, 다수의 어드레스 값들을 수신하여 상기 어드레스 값이 프로그램된 어드레스와 일치할 때 어드레스 일치 표시 신호를 발생하는 프로그램가능한 어드레스 검출 회로를 더 포함하는 것을 특징으로 하는 기억 장치.
  15. 제14항에 있어서,
    상기 프로그램가능한 소자들은 퓨즈 가능한 링크들(fusible links)을 포함하는 것을 특징으로 하는 기억 장치.
  16. 제14항에 있어서,
    상기 프로그램가능한 어드레스 검출 회로는,
    다수의 노드들,
    대응 노드에 결합된 적어도 하나의 프리차지 장치 - 각각의 프리차지 장치는 프리차지 전위 및 이에 대응하는 노드 사이에 결합된 제어가능한 임피던스 경로를 포함함 -, 및
    각각의 노드에 결합된 다수의 프로그램가능한 장치.
    를 포함하는 것을 특징으로 하는 기억 장치.
  17. 제14항에 있어서,
    플레이트 선택 신호에 의해 활성 및 비활성화될 수 있는 프로그램가능한 어드레스 검출 회로; 및
    다수의 어드레스 값들을 디코드하여 플레이트 선택 신호를 발생하는 플레이트 디코더 회로
    를 더 포함하는 것을 특징으로 하는 기억 장치.
  18. 제14항에 있어서,
    상기 프로그램가능한 어드레스 검출 회로는 다수의 일치 표시 신호들을 발생시킬 수 있고, 각각의 일치 표시 신호는 임의의 다른 일치 표시 신호와 독립적으로 적어도 하나의 용장 서브-워드 라인을 활성화시키는 것을 특징으로 하는 기억 장치.
  19. 제14항에 있어서,
    각각의 일치 표시 신호는 적어도 하나의 서브-워드 라인을 비활성화하는 것을 특징으로 하는 기억 장치.
  20. 제7항에 있어서,
    상기 기억 장치는 제1 세트의 어드레스 값들에 따라 선택가능한 다수의 입/출력(I/O) 유닛으로 논리적으로 배열되고, 각각의 입/출력(I/O) 유닛은 제2 세트의 어드레스 값에 따라 선택가능한 다수의 플레이트들을 포함하며,
    각각의 I/O 유닛은,
    적어도 하나의 메인-워드 라인;
    다수의 서브-워드 라인들; 및
    적어도 하나의 로우 용장 회로
    를 포함하는 것을 특징으로 하는 기억 장치.
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