TW202131328A - 帶有無比例寫入埠的計算記憶體單元及處理陣列裝置 - Google Patents

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Abstract

一種計算記憶體單元及處理陣列具有一無比例寫入埠，使得至該記憶體單元的一寫入不需要克服一PMOS電晶體之驅動強度，該PMOS電晶體是該記憶體單元的儲存單元之部分。該計算記憶體單元亦可具有帶一隔離電路之一第二讀取埠。

Description

帶有無比例寫入埠的計算記憶體單元及處理陣列裝置
相關申請案
本申請案是2017年9月19日申請的美國申請案第15/709,401號（現在公佈為2019年4月2日的美國專利10,249,362）及2017年9月19日申請的美國申請案第15/709,399號的部分接續申請，此兩個申請案均根據35 USC 119(e)主張2016年12月6日申請且名稱為《計算雙埠SRAM單元及使用雙埠SRAM單元進行Xor及Xnor計算的處理陣列裝置（Computational Dual Port SRAM Cell And Processing Array Device Using The Dual Port SRAM Cells For Xor And Xnor Computations）》的美國臨時申請案第62/430,767號的權益，所有此等申請案的全部內容以引用之方式併入本文中。
本揭示案大體上涉及可用於計算的靜態隨機存取記憶體單元。
諸如動態隨機存取記憶體（DRAM）單元、靜態隨機存取記憶體（SRAM）單元、內容可定址記憶體（CAM）單元或非揮發性記憶體單元之類的記憶體單元陣列是一種眾所周知的在各種基於電腦或處理器的裝置中用來儲存資料數位位元的機構。各種基於電腦及處理器的裝置可包括電腦系統、智慧電話裝置、消費電子產品、電視、網際網路交換機及路由器等等。記憶體單元陣列通常封裝在積體電路中，亦可以封裝在其中亦具有處理裝置的積體電路內。不同類型的典型記憶體單元具有不同能力及特徵，用來區分每種類型的記憶體單元。例如，DRAM單元需要更長的存取時間，並且除非定期再新，否則會丟失其資料內容，但是製造成本相對便宜，因為每一DRAM單元的結構比較簡單。另一方面，SRAM單元具有更快的存取時間，並且除非SRAM單元斷電，否則不會丟失其資料內容，但相對更昂貴，因為每一SRAM單元比DRAM單元更複雜。CAM單元的唯一功能就是能夠在單元內輕鬆地對內容定址，但製造成本更昂貴，因為每一CAM單元需要更多的電路系統來實現此內容定址功能。
可用於對數位二元資料執行計算的各種計算裝置也是眾所周知的。計算裝置可包括微處理器、CPU、微控制器等等。此等計算裝置通常在積體電路上製造，但是也可以在其上亦整合有一定數量的記憶體的積體電路上製造。在此等眾所周知的帶有計算裝置及記憶體的積體電路中，計算裝置執行數位二元資料位元的計算，而記憶體用於儲存各種數位二元資料，包括例如指令由計算裝置執行，且資料由計算裝置進行運算。
最近，已經引入了使用記憶體陣列或儲存單元執行計算操作的裝置。在此等裝置中之一些中，可以由記憶體單元形成用於執行計算的處理器陣列。此等裝置可以稱為記憶體內計算裝置。
大資料操作是其中必須處理大量資料的資料處理操作。機器學習使用人工智慧演算法來分析資料，並且通常需要大量資料才能執行。大資料操作及機器學習通常亦是計算密集型應用，由於計算裝置與儲存資料的記憶體之間存在頻寬瓶頸，因此經常會遇到輸入/輸出問題。例如，此等大資料操作及機器學習應用可以使用上述記憶體內計算裝置，因為記憶體內計算裝置在記憶體內執行計算，由此消除了頻寬瓶頸。
SRAM單元可組態成執行布林運算，例如AND、OR、NAND及NOR、互斥或及NOR。此種SRAM單元亦可支援選擇性寫入操作。但是，典型的SRAM單元需要比儲存鎖存器中的電晶體更強的寫入電晶體來覆寫儲存資料。寫入電晶體及儲存電晶體的電晶體強度比可以稱為寫入比（write ratio）。對於典型的SRAM單元，寫入比是2至3，這意味著寫入電晶體是儲存電晶體的強度的2至3倍，才能使寫入成功。因此，期望提供一種能夠進行無比例寫入的計算記憶體單元，它可以是SRAM單元，帶有寫入埠且執行諸如AND、OR、NAND、NOR、XOR（互斥或）及XNOR（互斥或非）之類的布林運算。
依據本發明之一實施例，係特地提出一種記憶體計算單元，其包含：一儲存單元，其具有至少一個儲存PMOS電晶體；至少一個讀取位元線，其經由一讀取埠耦接至該儲存單元，其中該讀取埠根據該至少一個讀取位元線上的信號為該儲存單元提供緩衝，並且其中該讀取位元線組態成提供對儲存在該儲存單元中之一條資料的讀取存取； 其中當該記憶體計算單元藉由至少一個其他記憶體單元連接至該至少一個讀取位元線並且該讀取位元線產生2個或更多個單元之邏輯函數時，該記憶體計算單元能夠執行一邏輯函數；以及一無比例寫入埠，其耦接至該儲存單元且提供對該儲存單元之寫入存取，該無比例寫入埠准許資料寫入至該儲存單元中，而不用克服該儲存PMOS電晶體之一驅動強度。
本揭示案特別適用於CMOS實施的記憶體單元及帶有複數個該等記憶體單元之處理陣列，它們能夠用無比例寫入埠執行邏輯函數，並且將在此上下文中描述本揭示案。但是，應瞭解，因為記憶體單元可以使用不同程序來構建，並且可具有與下文揭示的執行邏輯函數的彼等電路組態不同的電路組態，所以記憶體單元及處理陣列具有更大的實用性且不限於下文揭示之實施方案，因此亦在本揭示案之範疇內。出於說明之目的，下文及圖中揭示了雙埠SRAM及3埠單元。但是，應理解，SRAM計算單元及處理陣列亦可以用具有更多埠的SRAM單元實施，並且本揭示案不限於下文揭示的SRAM單元。亦應理解，具有更多埠的SRAM單元的構建方式可與圖中所示的SRAM單元略微不同，但是本領域中熟習此項技術者根據下文的揭示內容應理解如何構建彼等帶有更多埠的SRAM。
此外，儘管以下實例中使用的是SRAM單元，但是應理解，所揭示的用於計算的記憶體單元及使用記憶體單元的處理陣列可以使用各種不同類型的記憶體單元實施，包括DRAM、CAM、非揮發性記憶體單元及非揮發性記憶體裝置，並且此等使用各種類型的記憶體單元的實施方案在本揭示案之範疇內。
圖1示出可用於計算的雙埠SRAM單元10。雙埠SRAM單元可包括形成鎖存器或儲存單元的兩個交叉耦接的反相器（作為一個反相器的電晶體M17、M19對及作為另一反相器的電晶體M18及M110對），以及如圖1所示耦接在一起以形成SRAM單元的存取電晶體M11-M16。SRAM單元可以用作儲存鎖存器，並且可具有讀取埠及寫入埠，使得SRAM單元是雙埠SRAM單元。該兩個反相器是交叉耦接的，因為第一反相器的輸入連接至第二反相器的輸出，且第一反相器的輸出耦接至第二反相器的輸入，如圖1所示。
寫入字線載送信號，並稱為WE（見圖1），寫入位元線及其補充寫入位元線分別稱為WBL及WBLb。寫入字線（WE）耦接至作為SRAM單元的部分的該兩個存取電晶體M15、M16中之每一者的閘極。寫入位元線及其補充寫入位元線（WBL及WBLb）各自耦接至相應存取電晶體M13、M14的閘極，如圖1所示，且M13耦接至M15，M14耦接至M16。電晶體M13及M14中之每一者的源極耦接至地。此等存取電晶體M15、M16中之每一者的汲極耦接至交叉耦接的反相器的每一側（在圖1中標記為D及Db）。
圖1中的電路亦可具有讀取字線RE、讀取位元線RBL及由耦接在一起以形成隔離電路的電晶體M11、M12形成的讀取埠。讀取字線RE可以耦接至形成讀取埠的部分的電晶體M11的閘極，而讀取位元線耦接至電晶體M11的汲極端子。電晶體M12的閘極可以耦接至交叉耦接的反相器的Db輸出，且電晶體M12的源極可以耦接至地。
在操作中，雙埠SRAM單元可以在用於對雙埠SRAM單元定址/啟動的讀取字線（RE）上的信號及用於讀取儲存在雙埠SRAM單元中的資料的讀取位元線（RBL）上讀取儲存在鎖存器中之資料。雙埠SRAM單元可以藉由使用寫入字線（WE）上的信號對雙埠SRAM單元定址/啟動然後使用寫入位元線（WBL、WBLb）將資料寫入至雙埠SRAM單元中來將資料寫入至雙埠SRAM單元中。
在讀取期間，可以接通多個單元（其中在圖1中僅示出一個單元，但是在圖2中示出多個單元）以執行儲存在已接通單元中的資料之間的AND函數。例如，圖2中的處理陣列20的一行中的數個單元，例如單元00、……、單元m0，可以藉由彼等單元中之每一者的RE信號啟動。因此，在讀取週期開始時，RBL被預充電至高，若藉由RE接通的所有單元的Db信號是「0」，則RBL保持為高。儘管電晶體M11的閘極藉由RE信號接通，但是M12的閘極未接通，因為Db信號為低。因此，RBL線不連接至與電晶體M12的源極連接的地，且RBL線不進行放電。寫入操作藉由WE啟動，且資料藉由轉換WBL及WBLb寫入。讀取操作藉由RE啟動，且讀取的資料在RBL上存取。
單元10可進一步用於其中亦使用RBL執行邏輯運算的計算。若所啟動的任何及所有單元的Db信號是「1」，則RBL放電至0，因為M12的閘極接通且RBL線接地。因此，RBL=NOR(Db0, Db1等)，其中Db0、Db1等是已經藉由RE信號接通的SRAM單元的補充資料。或者，RBL=NOR(Db0, Db1等)=AND(D0, D1等)，其中D0、D1等是已經藉由RE信號接通的單元的真實資料。
如圖1所示，單元10的Db信號可以耦接至電晶體M12的閘極以驅動RBL線。Db信號藉由電晶體M11、M12（一起形成隔離電路）與RBL線及其信號/電壓位準隔離。因為Db信號/值與RBL線及信號/電壓位準隔離，所以Db信號不易受到由儲存在多個單元中的多個「0」資料造成的低位元線位準影響。因此，對於圖1中的單元，可以接通以驅動RBL的單元之數目不受限制。因此，因為可以接通以驅動RBL的單元之數目不受限制，所以單元（及由多個單元組成之裝置）為布林函數提供了更多的運算元，布林函數例如上文所描述的AND函數及在以下各案中描述的NOR/OR/NAND/XOR/XNOR函數：共同未決及共同擁有的2017年9月19日申請的15/709,401（目前已於2019年4月2日公佈為美國專利10,249,362）及2017年9月19日申請的15/709,399，以及2016年12月6日申請的美國臨時申請案第62/430,767號（以引用之方式併入本文中）。除了上文所描述的AND函數之外，圖1中的SRAM單元10亦可藉由儲存反相資料來執行NOR函數。確切而言，若是D而非Db儲存於M12的閘極處，則RBL=NOR(D0, D1等)。
圖2示出可以結合圖1的雙埠SRAM單元的處理陣列裝置20，其中每一單元，例如單元00、……、單元0n及單元m0、……、單元mn，都是圖1中示出的單元。此等單元形成如圖2所示的那樣配置的單元陣列。處理陣列20可使用上文所描述的雙埠SRAM單元的計算能力執行計算。陣列裝置20可以由M個字線（例如，RE0、WE0、……、REm、WEm）及N個位元線（例如WBL0、WBLb0、RBL0、……、WBLn、WBLbn、RBLn）形成。陣列裝置20亦可包括產生字線信號的字線產生器24（WL產生器）以及使用位元線執行讀取及寫入操作的複數個位元線讀取/寫入邏輯26（例如，BL讀取/寫入邏輯0、……、BL讀取/寫入邏輯n）。依據處理陣列20的用途，陣列裝置20可以在積體電路上製造，也可以整合至另一積體電路中。
在讀取週期中，字線產生器24可在一個週期中產生一或多個RE信號以接通/啟動一或多個單元，並且藉由RE信號啟動的單元的RBL線形成AND或NOR函數，函數的輸出被發送至相應的BL讀取/寫入邏輯（26o、……、26n）。每一BL讀取/寫入邏輯26處理RBL結果（AND或NOR運算的結果），並將結果發回其WBL/WBLb以供使用/寫回至相同BL，或將結果發回至相鄰BL讀取/寫入邏輯26以供使用/寫回至相鄰BL，或將其發送至處理陣列之外。或者，BL讀取/寫入邏輯26可在BL讀取/寫入邏輯內的鎖存器中儲存其自身位元線或相鄰位元線的RBL結果，使得在下一或隨後週期期間，BL讀取/寫入邏輯26可利用作為RBL結果的鎖存資料執行邏輯。
在寫入週期中，字線產生器24為將有資料寫入的單元產生一或多個WE信號。BL讀取/寫入邏輯（26o、……、26n）處理來自其自身的RBL或來自相鄰RBL或來自處理陣列20外部的寫入資料。BL讀取/寫入邏輯26處理來自相鄰位元線的資料的能力意指資料可以自一個位元線移位至相鄰位元線，且處理陣列中之一或多者或所有位元線可以同時移位。BL讀取/寫入邏輯26亦可基於RBL結果決定不為選擇性寫入操作進行寫入。例如，若RBL=1，則WBL線上的資料可以寫入至單元。若RBL=0，則不執行寫入操作。
圖3示出圖1的雙埠SRAM單元的寫入埠真值表。若WE是0，則不執行任何寫入（如圖3中示出的D(n-1)所反映）。若WE是1，則儲存節點D及其補充節點Db藉由WBL及WBLb寫入。若WBL=1且WBLb=0，則D=1且Db=0。若WBL=0且WBLb=1，則D=0且Db=1。若WBL及WBLb均為0，則不執行任何寫入。因此，此單元可執行選擇性寫入功能，其中WBL=WBLb=0，且WE=1。
現在參考圖1更詳細地描述電路的寫入操作。當WE=1且WBL或WBLb為1時，執行寫入。為了將D自1寫入至0，進而使WBLb=1且WBL=0，需要接通M13及M15以克服PMOS電晶體M19的強度。在使用FINFET電晶體的16nm或更進階的工藝技術中，PMOS電晶體通常具有與NMOS電晶體幾乎相同的驅動強度（driver strength），並且串聯的M13及M15的驅動強度須為M19的驅動強度的3倍或更多才能成功地執行寫入。因此，M13及M15均須為M19的驅動強度的6倍。同樣，M14及M16均須為M110的6倍。這使得M13、M14、M15及M16電晶體的尺寸極大，進而導致圖1的單元10的尺寸極大。
圖4中的電路40藉由在寫入操作期間將圖1中示出的電路修改為無比例的來改善寫入埠電晶體尺寸問題。圖3中的表也適用於圖4中的電路40，因為圖4中的電路40與圖1中的電路10具有相同的元件且以相同方式運行，但電路40具有無比例寫入操作，如下文所描述。單元40亦可替代單元10，並在圖2中的處理陣列20中無縫使用。
在圖4中的單元40中，若WE=0，則圖4中的電路不執行任何寫入。若WE是1，則儲存節點D及其補充節點Db藉由WBL及WBLb寫入，其中若WBL=1且WBLb=0，則D=1且Db=0，若WBL=0且WBLb=1，則D=0且D=1。若WBL及WBLb均為0，則不執行任何寫入，因此此單元40可以執行選擇性寫入功能，其中WBL=WBLb=0且WE=1，就像圖1中的電路10那樣。
在圖4中，當WE=1、WBLb=1且WBL=0時，電晶體M43及M45接通且資料D自1寫入至0，且沒有串聯PMOS電晶體M49及M411的上拉強度，因為電晶體M411在其閘極連接至為1的WBLb時斷開。此外，因為WBL=0，所以電晶體M412接通且資料D下拉至0，從而Db自0上拉至1且寫入完成。在這個使用圖4的電路40的寫入操作中，因為M43及M45下拉D而不需要克服儲存電晶體的PMOS上拉強度，所以寫入操作中沒有寫入比。
同樣，當WE=1、WBLb=0且1時，電晶體M44及M46接通且資料Db自1寫入至0，而不需要克服串聯PMOS電晶體M410及M412的上拉強度，因為電晶體M412在閘極連接至WBL時斷開。同樣，在這個寫入操作中，因為M44及M46運行不需要克服儲存PMOS上拉強度，所以寫入操作中沒有寫入比。
以此方式，寫入埠電晶體M43、M44、M45及M46可具有與PMOS電晶體M49、M410、M411及M412相同的最小電晶體尺寸。因此，單元40的尺寸可以減小，且寫入埠不受寫入比影響。應注意，當WE=0時，不執行任何寫入，但是當WBLb或WBL是1時，M411或M412可以接通。這可使D或Db保持為浮動1，這是可以接受的，因為寫入週期只持續很短的時間，且節點D及Db具有足夠的電容來保持更改，以便在此情形下使儲存單元中的值保持不變。在非寫入週期的正常操作中，WBLb及WBL均為低，以保持交叉耦接的電晶體M47、M48、M49及M410作為SRAM單元40的交叉耦接的鎖存器運行。
在圖4中所示的電路40中，串聯電晶體對M49、M411及M410、M412可交換位置以實現相同功能。例如，M49可使其閘極連接Db，並且自身耦接至VDD及M411的源極，而M411使其閘極連接至與D耦接的WBLb。同樣，串聯電晶體對M43、M45及M44、M46可交換位置以實現相同功能。
綜上所述，使用寫入位元線（WBL）或補充寫入位元線（WBLb）執行無比例寫入，以在上拉電晶體停用的情況下寫入儲存鎖存器的「0」節點，並在上拉電晶體啟用的情況下寫入儲存鎖存器的「1」節點。圖4中的單元40可以按照與圖1中的單元10相同的方式在圖2中的處理陣列20中使用。
圖5示出可執行基本布林運算、XOR及XNOR函數及無比例選擇性寫入的3埠SRAM單元50的實施方案。單元50具有與單元40相同的儲存鎖存器及寫入埠電路系統，因此具有與單元40相同的無比例選擇性寫入操作。與圖4中的單元40相比，圖5中的單元50增添了另一讀取埠。添加電晶體M513及M514以形成第二讀取埠及該第二讀取埠的隔離電路。在這個電路50中，補充讀取字線REb可以耦接至形成讀取埠的部分的電晶體M513的閘極，而補充讀取位元線RBLb耦接至電晶體M513的汲極端子。電晶體M514的閘極可以耦接至交叉耦接的反相器的D輸出，且電晶體M514的源極可以耦接至地。
在讀取期間，可以接通多個單元（其中在圖5中只示出一個單元，但是在圖6中的處理陣列60中示出了多個單元）以執行儲存在已接通單元中的補充資料之間的AND函數。在讀取期間，RBLb線被預充電至高。若所啟動的任何及所有單元的D信號是「1」，則RBLb放電至0，因為M514的閘極接通且RBLb線接地。因此，RBLb=NOR(D0, D1等)，其中D0、D1等是已經藉由REb信號接通的SRAM單元的資料。或者，RBLb=NOR(D0, D1等)=AND(Db0, Db1等)，其中Db0、Db1等是已經藉由REb信號接通的單元的補充資料。因此，單元50是帶有一個寫入埠（受WE控制）及2個讀取埠（受RE及Reb控制）的3埠SRAM單元，其中RBL=AND(D0, D1等)，且RBLb=(D0b, D1b等)。
圖6示出處理陣列60的實施方案，此處理陣列具有呈陣列形式的複數個圖5中所示的3埠SRAM單元、分離區段（區段1及區段2，如所示），以及位於每一位元線中間的每一位元線（BL）讀取/寫入邏輯電路系統64（用於每一位元線的BL讀取/寫入邏輯0、……、BL讀取/寫入邏輯n）。此處理陣列具有產生控制信號（RE0、……、REm、REb0、……、REbm及WEO、……、WEm）的字線產生器62，且每一位元線具有該兩個區段。在一個實施例中，區段1具有RBLs1及RBLs1b讀取位元線（RBL0s1、……、RBLns1及RBL0s1b、……、RBLns1b），其中在該RBLs1及RBLs1b讀取位元線上連接的數個單元（在圖6中的實例中為單元00、……、單元0n）全部連接至BL讀取/寫入電路系統64，並且區段2具有RBLs2及RBLs2b線（RBL0s2、……、RBLns2及RBL0s2b、……、RBLns2b），該RBLs2及RBLs2b線中的數個單元（在圖6中的實例中為單元m0、……、單元mn）全部連接至BL讀取/寫入電路系統64的另一輸入。
在讀取週期中，字線產生器可在一個週期中產生一或多個RE、REb信號以接通/啟動一或多個單元，並且藉由RE及REb信號啟動的單元的RBL、RBLb線形成AND或NOR函數，函數的輸出被發送至每一位元線的相應BL讀取/寫入邏輯64。每一BL讀取/寫入邏輯64處理RBL結果（AND或NOR運算的結果），並將結果發回其WBL/WBLb以供使用/寫回至相同單元，或將結果發回至相鄰BL讀取/寫入邏輯以供使用/寫回至相鄰單元，或將其發送至處理陣列之外。或者，BL讀取/寫入邏輯64可在BL讀取/寫入邏輯內的鎖存器中儲存其自身位元線或相鄰位元線的RBL結果，使得在下一或隨後週期期間，讀取/寫入邏輯可利用作為RBL結果的鎖存資料執行邏輯。
在使用圖6中的處理陣列的寫入週期中，字線產生器62為將有資料寫入的該一或多個單元產生一或多個WE信號。BL讀取/寫入邏輯64處理來自其自身的RBL或來自相鄰RBL或來自處理陣列外部的寫入資料。BL讀取/寫入邏輯64處理來自相鄰位元線（注意位元線及每一BL讀取/寫入邏輯64之間的連接）的資料的能力意指資料可以自一個位元線移位至相鄰位元線，且處理陣列中之一或多者或所有位元線可以同時移位。BL讀取/寫入邏輯64亦可基於RBL或RBLb結果決定不為選擇性寫入操作進行寫入。例如，若RBL=1，則WBL線上的資料可以寫入至單元。若RBL=0，則不執行寫入操作。 SRAM超低VDD操作SRAM
本文描述的單元40及50是用於計算記憶體應用，但是圖4及圖5中的此等單元可以用作具有極大抗噪性及超低VDD操作的SRAM單元。確切而言，VDD操作位準可以低至單元的NMOS及PMOS電晶體的臨限電壓。
隔離的儲存鎖存器： 讀取或寫入操作不會影響儲存鎖存器的穩定性。用於儲存的VDD操作位準低至NMOS及PMOS電晶體的臨限電壓，以使交叉耦接的鎖存器處於作用中。
緩衝讀取： 讀取位元線電壓位準不會影響儲存節點的穩定性。讀取位元線被預充電至高，並且藉由接通讀取埠存取電晶體來放電。VDD操作位準低至讀取埠NMOS電晶體的臨限電壓。
無比例寫入： 至儲存鎖存器的寫入藉由僅在不具有寫入比的情況下接通寫入埠的NMOS或PMOS電晶體來進行。VDD操作位準低至寫入埠NMOS及PMOS電晶體的臨限電壓。
出於闡釋之目的，已參考特定實施例描述了前述描述。然而，上文的說明性論述並不旨在為窮舉性的，也不旨在將本揭示案限於所揭示的精確形式。鑒於以上教示內容，許多修改及變化是可能的。選擇及描述此等實施例是為了最好地解釋本揭示案之原理及其實際應用，從而使本領域中其他熟習此項技術者能夠最好地利用本揭示案及各種實施例，並對其進行各種修改以適合預期的特定用途。
本文中所揭示之系統及方法可以經由一或多個組件、系統、伺服器、設備、其他子組件實施，或分佈在此等元件之間。當實施為系統時，此系統可尤其包括或涉及在通用電腦中找到的諸如軟體模組、通用CPU、RAM之類的組件。在創新駐存於伺服器上的實施方案中，此類伺服器可包括或涉及如CPU、RAM等的組件，如在通用電腦中找到的組件。
另外，除上述以外，本文中的系統及方法可以經由利用相異或完全不同的軟體、硬體及/或韌體組件的實施方案實現。關於與本發明相關聯或體現本發明的此類其他組件（例如，軟體、處理組件等）及/或電腦可讀媒體，例如，本文中之創新的各態樣可以按照許多通用或專用計算系統或組態來實施。可適合與本文中之創新一起使用的各種例示性計算系統、環境及/或組態可包括但不限於：在個人電腦、伺服器或伺服器計算裝置內或在個人電腦、伺服器或伺服器計算裝置上體現的例如路由/連通組件的軟體或其他組件、手持或膝上型裝置、多處理器系統、基於微處理器之系統、機上盒、消費電子裝置、網路PC、其他現有電腦平台、包括上述系統或裝置中之一或多者的分佈式計算環境等。
在一些實例中，例如，系統及方法的各態樣可以經由邏輯及/或邏輯指令實現或由其執行，邏輯及/或邏輯指令包括與此類組件或電路系統相關聯地執行的程式模組。大體而言，程式模組可包括執行特定任務或實施本文中的特定指令的常式、程式、物件、組件、資料結構等。亦可以在分佈式軟體、電腦或其中電路系統經由通信匯流排、電路系統或鏈路連接的電路設置的情況下實踐本發明。在分佈式設置中，包括記憶體儲存裝置的本端及遠端電腦儲存媒體可存在控制/指令。
本文中的軟體、電路系統及組件亦可包括及/或利用一種或多種類型的電腦可讀媒體。電腦可讀媒體可以為駐存於此類電路及/或計算組件上、可與此類電路及/或計算組件相關聯或可以由此類電路及/或計算組件存取的任何可用媒體。作為示例並且非限制性地，電腦可讀媒體可包含電腦儲存媒體及通信媒體。電腦儲存媒體包括在任何方法或技術中實施以儲存例如電腦可讀指令、資料結構、程式模組或其他資料的資訊的揮發性及非揮發性、抽取式及非抽取式媒體。電腦儲存媒體包括但不限於RAM、ROM、EEPROM、快閃記憶體或其他儲存技術、CD-ROM、數位多功能光碟（DVD）或其他光儲存裝置、磁帶、磁碟儲存裝置或其他磁性儲存裝置或可以用於儲存所期望的資訊並且可以由計算組件存取的任何其他媒體。通信媒體可包含電腦可讀指令、資料結構、程式模組及/或其他組件。此外，通信媒體可包括例如有線網路或直接有線連接的有線媒體，但是本文中所有此種類型的媒體都不包括暫時性媒體。以上各項中之任一者的組合也包括在電腦可讀媒體之範疇內。
在本說明書中，術語組件、模組、裝置等可以指可以以各種方式實施的任何類型之邏輯或功能軟體元件、電路、區塊及/或程序。例如，各種電路及/或區塊之功能可以彼此組合成任何其他數量的模組。每一模組甚至可以實施為儲存於有形記憶體（例如，隨機存取記憶體、唯讀記憶體、CD-ROM記憶體、硬碟驅動器等）上的軟體程式，以供中央處理單元讀取從而實施本文中的創新的功能。或，模組可包含經由傳輸載波傳輸至通用電腦或處理/圖形硬體的程式化指令。此外，模組可以實施為實施被本文中的創新所涵蓋的功能的硬體邏輯電路系統。最後，模組可以使用專用指令（SIMD指令）、場可程式化邏輯陣列或能夠提供所期望位準之效能及成本的任何組合來實施。
如本文所揭示，可以藉由電腦硬體、軟體及/或韌體來實施與本揭示案一致的特徵。例如，本文所揭示之系統及方法可以以各種形式體現，包括例如資料處理器，如亦包括資料庫、數位電子電路系統、韌體、軟體或其組合的電腦。此外，雖然所揭示之實施方案中之一些描述了特定硬體組件，但是可以用硬體、軟體及/或韌體的任何組合來實施與本文中之創新一致的系統及方法。此外，本文中之創新的上述特徵及其他態樣以及原理可以在各種環境中實施。此類環境及相關應用可以專門構建用於執行根據本發明之各種常式、程序及/或操作，或者它們可包括由程式碼選擇性地啟動或重新組態以提供所需功能的通用電腦或計算平台。本文所揭示之程序並非固有地與任何特定電腦、網路、架構、環境或其他設備相關，並且可以藉由硬體、軟體及/或韌體的合適組合來實施。例如，各種通用機器可與根據本發明之教示內容寫入的程式一起使用，或者可能更方便的是構建專用設備或系統來執行所需要的方法及技術。
本文所描述之方法及系統的各態樣如邏輯亦可以實施為程式化至各種電路系統中之任一者中的功能，該電路系統包括可程式化邏輯裝置（「PLD」），如場可程式化閘陣列（「FPGA」）、可程式化陣列邏輯（「PAL」）裝置、電可程式化邏輯及記憶體裝置及基於標準單元的裝置，以及特殊應用積體電路。實施各態樣的一些其他可能性包括：記憶體裝置、具有記憶體（如EEPROM）的微控制器、嵌入式微處理器、韌體、軟體等。此外，各態樣可以體現於具有基於軟體之電路仿真、（順序及組合的）離散邏輯、自訂裝置、模糊（神經）邏輯、量子裝置及上述裝置類型中之任何裝置類型的組合的微處理器中。可以以各種組件類型提供基礎裝置技術，例如金屬氧化物半導體場效電晶體（「MOSFET」）技術（如互補金屬氧化物半導體（「CMOS」））、雙極性技術（如發射極耦接邏輯（「ECL」））、聚合物技術（例如矽共軛聚合物及金屬共軛聚合物-金屬結構）、混合類比及數位等。
亦應注意，本文所揭示之各種邏輯及/或功能就其行為、暫存器轉移、邏輯組件及/或其他特徵而言，可以使用任何數量的硬體、韌體組合來啟用，及/或作為體現於各種機器可讀或電腦可讀媒體中之資料及/或指令來啟用。其中可以體現此類格式化資料及/或指令的電腦可讀媒體包括但不限於各種形式的非揮發性儲存媒體（例如光、磁或半導體儲存媒體），但是同樣不包括暫時性媒體。除非上下文另有明確要求，否則在整個描述中，詞語「包含（comprise/comprising）」等應以包容的意義而不是排他的或詳盡的意義來解釋；亦即，以「包括但不限於」的意義來解釋。使用單數或複數的詞語也相應地包括複數或單數。此外，詞語「在此」、「在下文」、「上文」、「下文」以及具有類似含義的詞語是指本申請案整體，而不是指本申請案之任何特定部分。在參考具有兩個或更多個項的清單使用詞語「或」時，這個詞語涵蓋它的所有以下解釋：清單中的任一個項、清單中的所有項，及清單中的項的任何組合。
雖然本文中已經特定地描述本發明的某些目前較佳實施方案，但本發明涉及的領域中熟習此項技術者將清楚，可在不脫離本發明之精神及範疇的情況下對本文中所展示及描述的各種實施方案進行改變及修改。因此，希望本發明只限於適用法律規則所要求的範疇。
儘管前面已經參考了本揭示案之特定實施例，但是本領域中熟習此項技術者應瞭解，可以在不脫離本揭示案之原理及精神的情況下對本實施例進行更改，本揭示案之範疇由所附申請專利範圍限定。
10:雙埠SRAM單元 20:處理陣列 24:字線產生器 26o:BL讀取/寫入邏輯 26n:BL讀取/寫入邏輯 40:電路 50:3埠SRAM單元 60:處理陣列 62:字線產生器 64:位元線（BL）讀取/寫入邏輯電路系統 00:單元 0n:單元 m0:單元 mn:單元 D:儲存節點 Db:補充節點 M11:存取電晶體 M12:存取電晶體 M13:存取電晶體 M14:存取電晶體 M15:存取電晶體 M16:存取電晶體 M17:電晶體 M18:電晶體 M19:電晶體 M110:電晶體 M43:寫入埠電晶體 M44:寫入埠電晶體 M45:寫入埠電晶體 M46:寫入埠電晶體 M47:電晶體 M48:電晶體 M49:PMOS電晶體 M410:PMOS電晶體 M411:PMOS電晶體 M412:PMOS電晶體 M513:電晶體 M514:電晶體 RBL:讀取位元線 RBL0:位元線 RBL0s1:RBLs1讀取位元線 RBL0s1b:RBLs1b讀取位元線 RBL0s2:RBLs2線 RBL0s2b:RBLs2b線 RBLns1:RBLs1讀取位元線 RBLns1b:RBLs1b讀取位元線 RBLns2:RBLs2線 RBLns2b:RBLs2b線 RBLb:補充讀取位元線 RBLn:位元線 RE:讀取字線 RE0:字線/控制信號 REb:補充讀取字線 REb0:控制信號 REm:字線/控制信號 REbm:控制信號 WBL:寫入位元線 WBL0:位元線 WBLb:補充寫入位元線 WBLn:位元線 WBLb0:位元線 WBLbn:位元線 WE:寫入字線 WE0:字線 WEm:字線/控制信號
圖1示出可執行布林運算的雙埠SRAM單元；
圖2示出具有圖1中示出之複數個SRAM單元並執行邏輯函數的處理陣列的實施方案；
圖3示出帶有選擇性寫入功能的圖1之雙埠SRAM單元的寫入埠真值表；
圖4示出可執行布林運算及無比例選擇性寫入的雙埠SRAM單元的實施方案。
圖5示出可執行基本布林運算、XOR及XNOR函數及無比例選擇性寫入的3埠SRAM單元的實施方案；且
圖6示出具有複數個圖5中所示之SRAM單元並執行基本布林運算、XOR及XNOR函數的處理陣列的實施方案。
10:雙埠SRAM單元
D:儲存節點
Db:補充節點
M11:存取電晶體
M12:存取電晶體
M13:存取電晶體
M14:存取電晶體
M15:存取電晶體
M16:存取電晶體
M17:電晶體
M18:電晶體
M19:電晶體
M110:電晶體
RBL:讀取位元線
RE:讀取字線
WBL:寫入位元線
WBLb:補充寫入位元線
WE:寫入字線

Claims (18)

  1. 一種記憶體計算單元，其包含： 一儲存單元，其具有至少一個儲存PMOS電晶體； 至少一個讀取位元線，其經由一讀取埠耦接至該儲存單元，其中該讀取埠根據該至少一個讀取位元線上的信號為該儲存單元提供緩衝，並且其中該讀取位元線組態成提供對儲存在該儲存單元中之一條資料的讀取存取； 其中當該記憶體計算單元藉由至少一個其他記憶體單元連接至該至少一個讀取位元線並且該讀取位元線產生2個或更多個單元之邏輯函數時，該記憶體計算單元能夠執行一邏輯函數；以及 一無比例寫入埠，其耦接至該儲存單元且提供對該儲存單元之寫入存取，該無比例寫入埠准許資料寫入至該儲存單元中，而不用克服該儲存PMOS電晶體之一驅動強度。
  2. 如請求項1之記憶體計算單元，其中該無比例寫入埠進一步包含一寫入位元線及一補充寫入位元線，其中各PMOS轉移電晶體之一閘極分別連接至該寫入位元線及補充寫入位元線。
  3. 如請求項2之記憶體計算單元，其中該儲存單元進一步包含具有一輸入及一輸出之一第一反相器，及一輸入耦接至該第一反相器的該輸出且一輸出耦接至該第一反相器的該輸入之一第二反相器，該第一反相器包括耦接至一第一轉移PMOS電晶體的該至少一個儲存PMOS電晶體，且該第二反相器包括耦接至一第二轉移PMOS電晶體的一第二儲存PMOS電晶體。
  4. 如請求項2之記憶體計算單元，其中該讀取埠具有根據該至少一個讀取位元線上的信號為該儲存單元提供緩衝之一隔離電路。
  5. 如請求項1之記憶體計算單元，其能夠執行一選擇性寫入操作。
  6. 如請求項4之記憶體計算單元，其進一步包含連接至一補充讀取位元線的一第二讀取埠，該補充讀取位元線能夠耦接至至少一個其他記憶體單元，並且藉由接通該記憶體計算單元之該補充讀取字線在讀取字線及該讀取位元線上的一個記憶體單元的儲存單元資料之間具有一第二邏輯結果。
  7. 如請求項3之記憶體計算單元，其中該轉移PMOS電晶體斷開以切斷該儲存PMOS電晶體。
  8. 如請求項2之記憶體計算單元，其中該至少一個儲存PMOS電晶體與該等轉移PMOS電晶體中之每一者具有一相同尺寸。
  9. 一種處理陣列，其包含： 配置成一陣列的複數個記憶體單元，其中每一記憶體單元具有帶至少一個儲存PMOS電晶體的一儲存單元、用於自該儲存單元讀取資料的一讀取埠以及用於將資料寫入至該儲存單元的一寫入埠，其中該讀取埠根據至少一個讀取位元線上的信號為該儲存單元提供緩衝，並且其中該讀取位元線組態成提供對儲存在該儲存單元中之一條資料的讀取存取； 一字線產生器，其耦接至用於該陣列中的每一記憶體單元的一讀取字線信號及一寫入字線信號； 複數個位元線讀取及寫入邏輯電路，其耦接至每一記憶體單元的該讀取位元線、寫入位元線及一補充寫入位元線； 每一記憶體單元耦接至信號由該字線產生器產生的一寫入字線及一讀取字線，並且亦耦接至藉由該複數個位元線讀取及寫入邏輯電路中之一者感測的一讀取位元線、一寫入位元線及一補充寫入位元線； 該寫入埠是提供對該儲存單元的寫入存取之一無比例寫入埠，該無比例寫入埠准許資料寫入至該儲存單元中，而不用克服該至少一個儲存PMOS電晶體之一驅動強度；且 其中該等記憶體單元中之兩者或更多者耦接至至少一個讀取位元線，並被啟動以執行一個布林運算。
  10. 如請求項9之處理陣列，其中該無比例寫入埠進一步包含一寫入位元線及一補充寫入位元線，其中各轉移PMOS電晶體之一閘極分別連接至該寫入位元線及補充寫入位元線。
  11. 如請求項10之處理陣列，其中每一記憶體單元中的該儲存單元進一步包含具有一輸入及一輸出的一第一反相器，及一輸入耦接至該第一反相器的該輸出且一輸出耦接至該第一反相器的該輸入的一第二反相器，該第一反相器包括耦接至一第一轉移PMOS電晶體的該至少一個儲存PMOS電晶體，且該第二反相器包括耦接至一第二轉移PMOS電晶體的一第二儲存PMOS電晶體。
  12. 如請求項10之處理陣列，其中該讀取埠進一步包含根據該至少一個讀取位元線上的信號為該儲存單元提供緩衝之一隔離電路。
  13. 如請求項9之處理陣列，其能夠執行一選擇性寫入操作。
  14. 如請求項12之處理陣列，其中每一記憶體單元進一步包含連接至一補充讀取位元線的一第二讀取埠；且其中該等記憶體單元中之兩者或更多者耦接至一補充讀取位元線並被啟動以執行另一布林運算。
  15. 如請求項11之處理陣列，其中該轉移PMOS電晶體斷開以切斷該儲存PMOS電晶體。
  16. 如請求項10之處理陣列，其中該至少一個儲存PMOS電晶體與該等轉移PMOS電晶體中之每一者具有一相同尺寸。
  17. 一種用於一計算記憶體單元中的寫入操作的方法，該方法包含： 啟動耦接至一計算記憶體單元的一寫入字線，以便將一條資料寫入至該計算記憶體單元的一儲存單元，該儲存單元具有至少一個儲存PMOS電晶體； 啟動耦接至該計算記憶體單元的一寫入位元線或一補充寫入位元線中之任一者； 斷開閘極耦接至該寫入位元線或該補充寫入位元線中之任一者的一電晶體，該寫入位元線或該補充寫入位元線中之該任一者又連接至該至少一個儲存PMOS電晶體；以及 執行至該儲存單元的一寫入操作，而不用克服該至少一個儲存PMOS電晶體之一驅動強度。
  18. 如請求項17之方法，其進一步包含當該電晶體斷開時，切斷該至少一個儲存PMOS電晶體。
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