CN116913342A - 具有存内布尔逻辑运算功能的存储电路及其模块、芯片 - Google Patents

具有存内布尔逻辑运算功能的存储电路及其模块、芯片 Download PDF

Info

Publication number
CN116913342A
CN116913342A CN202311176711.XA CN202311176711A CN116913342A CN 116913342 A CN116913342 A CN 116913342A CN 202311176711 A CN202311176711 A CN 202311176711A CN 116913342 A CN116913342 A CN 116913342A
Authority
CN
China
Prior art keywords
electrically connected
memory
accessing
circuit
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202311176711.XA
Other languages
English (en)
Other versions
CN116913342B (zh
Inventor
强斌
董琛
高梦雅
彭春雨
卢文娟
赵强
蔺智挺
吴秀龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Anhui University
Original Assignee
Anhui University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Anhui University filed Critical Anhui University
Priority to CN202311176711.XA priority Critical patent/CN116913342B/zh
Publication of CN116913342A publication Critical patent/CN116913342A/zh
Application granted granted Critical
Publication of CN116913342B publication Critical patent/CN116913342B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G06F15/7821—Tightly coupled to memory, e.g. computational memory, smart memory, processor in memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明涉及具有存内布尔逻辑运算功能的存储电路及其模块、芯片。存储电路包括两个存储单元、运算电路。运算电路包括NMOS晶体管N5、N6、N11、N12。N5的栅极电连第一存储单元的一个存储节点，而源极电连N11的源极、漏极电连N6的漏极并形成运算输出节点。N6的栅极电连第一存储单元的另一个存储节点，而源极电连N12的源极。N11的漏极、N12的漏极分别电连第二存储单元的两个存储节点，N11、N12的栅极分别受控于使能信号。本发明通过利用原有的两个存储单元设计分离控制的一组信号接口，做到同一个电路结构可以输出两种不同的逻辑信号，因而能耗低、运算灵活。

Description

具有存内布尔逻辑运算功能的存储电路及其模块、芯片
技术领域
本发明涉及集成电路设计领域中的一种存储电路，尤其涉及一种具有存内布尔逻辑运算功能的存储电路、将所述存储电路集成为模块使用的存储电路模块、将所述存储电路封装成为芯片使用的存储电路芯片。
背景技术
现阶段人工智能（Artificial Intelligence，AI）的应用范围逐渐扩大到各个领域，如自动驾驶、可穿戴设备等。在传统冯·诺依曼架构体系中，当加速器在处理AI底层运算时，大量数据会往返于运算模块和存储模块之间，带来了数据传输的延迟和较大的能量消耗，为了有效解决上述问题，存内计算架构（Compute In Memory，CIM）被提出。存内计算架构就是将运算电路内嵌到存储电路中，所以是存储电路中的计算电路结构，称之为存内计算架构。存内计算架构的存在，使得存储电路在实现基本的读、写、保持功能的同时，也可以实现计算功能。
以双6T-SRAM的存储电路为例，双6T-SRAM是指存储电路的两个存储单元都采用了6个晶体管。两个存储单元受控于位线BL、位线BLB和不同的字线WL，分别形成具有相应的输出节点Q、QB。现有的6T-SRAM相应实现布尔逻辑运算时，一般需要将参考电压接入灵敏放大器SA，或使用ADC模数转换电路，因此需要嵌入的运算电路（即存内计算架构）的晶体管多达16T。这样会造成整个存储电路不但在读、写、保持功能这写基本操作时，能耗偏高、面积开销大，而在进行乘累加运算时，也会有相同的问题。
发明内容
基于此，为了解决现有的存储电路在应用于布尔逻辑运算功能时存在能耗偏高、面积开销大的技术问题，本发明提供一种具有存内布尔逻辑运算功能的存储电路、将所述存储电路集成为模块使用的存储电路模块、将所述存储电路封装成为芯片使用的存储电路芯片。
本发明的目的是通过以下技术方案实现的：一种具有存内布尔逻辑运算功能的存储电路，所述存储电路包括：
第一存储单元，其具有一对高低电平相反的存储节点Q1、QB1；
第二存储单元，其具有一对高低电平相反的存储节点Q0、QB0；
运算电路，其用于实现所述存储电路的存内布尔逻辑运算功能；
其中，所述运算电路包括NMOS晶体管N5、N6、N11、N12；N5的栅极电连Q1，且作为所述运算电路的其中一个运算输入节点；N5的源极电连N11的源极，N5的漏极电连N6的漏极并形成所述运算电路的运算输出节点Output；N6的栅极电连QB1；N6的源极电连N12的源极；N11的漏极电连Q0，且作为所述运算电路的其中另一个运算输入节点；N12的漏极电连QB0，N11、N12的栅极分别受控于使能信号X_EN[A]、X_EN[B]。
作为上述方案的进一步改进，在每次进行与运算前，重置运算输出节点Output为低电平。
作为上述方案的进一步改进，所述第一存储单元由一对交叉耦合的反相器和两个传输管构成。
进一步地，所述第一存储单元包括PMOS晶体管P1、P2和NMOS晶体管N1~N4；N1、N2的栅极均电连字线WL1，N1的源极电连位线BL，N1的漏极电连Q1；N2的源极电连位线BLB，N2的漏极电连QB1；P1、P2的源极均电连电压源VDD，P1、N3的栅极电连QB1，P1、N3的漏极电连Q1；P2、N4的栅极电连Q1，P2、N4的漏极电连QB1；N3、N4的源极均电连电压源VSS。
优选地，所述第二存储单元由一对交叉耦合的反相器和两个传输管构成。
再优选地，所述第二存储单元包括PMOS晶体管P3、P4和NMOS晶体管N7~N10；N7、N8的栅极均电连字线WL0，N7的源极电连位线BL，N7的漏极电连Q0；N8的源极电连位线BLB，N8的漏极电连QB0；P3、P4的源极均电连电压源VDD，P3、N9的栅极电连QB0，P3、N9的漏极电连Q0；P4、N10的栅极电连Q0，P4、N10的漏极电连QB0；N9、N10的源极均电连电压源VSS。
作为上述方案的进一步改进，设存储节点Q1和QB1的存储内容分别为A和，设存储节点Q0和QB0的存储内容分别为B和/>，在使能信号X_EN[A]、X_EN[B]都为高电平的状态下，则运算输出节点Output的同或逻辑运算表达式为AB + />；在第二存储单元的存储节点的路径上加N11、N12作为使能控制管，进而控制同或运算的开启/关闭。
作为上述方案的进一步改进，将同或使能信号中的X_EN[A]置为高电平，X_EN[B]节点置为低电平，此刻产生的逻辑关系为与。
本发明还提供一种存储电路模块，其采用上述具有存内布尔逻辑运算功能的存储电路集成，所述存储电路模块至少具有以下接线端：
电连所述第一存储单元的第一接线端，用于接入字线WL1；
电连所述第二存储单元的第二接线端，用于接入字线WL0；
电连所述第一存储单元的第三接线端，用于接入位线BL；
电连所述第二存储单元的第四接线端，用于接入位线BLB；
电连N11的栅极的第五接线端，用于接入使能信号X_EN[A]；
电连N12的栅极的第六接线端，用于接入使能信号X_EN[B]；
电连运算输出节点Output的第七接线端，用于输出所述存储电路模块的运算输出；
电连P1、P2的源极的第八接线端，用于接入电压源VDD；
电连N3、N4的源极的第九接线端，用于接入电压源VSS。
本发明还提供一种存储电路芯片，其采用具有存内布尔逻辑运算功能的存储电路封装而成，所述存储电路芯片至少具有以下引脚：
电连所述第一存储单元的第一引脚，用于接入字线WL1；
电连所述第二存储单元的第二引脚，用于接入字线WL0；
电连所述第一存储单元的第三引脚，用于接入位线BL；
电连所述第二存储单元的第四引脚，用于接入位线BLB；
电连N11的栅极的第五引脚，用于接入使能信号X_EN[A]；
电连N12的栅极的第六引脚，用于接入使能信号X_EN[B]；
电连运算输出节点Output的第七引脚，用于输出所述存储电路模块的运算输出；
电连P1、P2的源极的第八引脚，用于接入电压源VDD；
电连N3、N4的源极的第九引脚，用于接入电压源VSS。
与现有技术相比，本发明的电路结构通过控制运算电路的开启实现对两个存储单元的存储做逻辑运算，通过利用原有的两个存储单元设计分离控制的一组信号接口，实现同一个电路结构可以输出两种不同的逻辑信号，从而能耗低、运算灵活，解决现有的存储电路在应用于布尔逻辑运算功能时存在能耗偏高、面积开销大的技术问题。
同时本发明为了拓展运算类型和覆盖运算的数据粒度，整个存储电路的架构具有两种不同的计算模式。可以通过组合不同模块执行不同类型的运算，进而实现更多复杂数据运算，同时降低存储电路运行功耗，使运算效率大大提高。
而且本发明利用四个晶体管控制，实现了同列相邻两个数据的同或运算、与运算，并将权重放置在晶体管栅极，使用解耦的方式来运算同或结果，保证了权重的不受干扰。
附图说明
图1为本发明实施例1提供的具有存内布尔逻辑运算功能的存储电路的功能模块示意图。
图2为本发明实施例2提供的基于双6T-SRAM的存内布尔逻辑运算的电路结构图。
图3为图2中存内布尔逻辑电路的工作波形图。
图4为图2中存内布尔逻辑电路的引脚分布图。
图5为55nm CMOS工艺下采用图2中存内布尔逻辑电路在不同电压下读、写、保持模式的运行功耗示意图。
图6为55nm CMOS工艺下采用图2中存内布尔逻辑电路在不同电压下阵列的时钟频率示意图。
图7为55nm CMOS工艺下采用图2中存内布尔逻辑电路的同或运算单元对原始信号进行计算后的仿真波形示意图。
图8为55nm CMOS工艺下采用图2中存内布尔逻辑电路的同或运算单元对原始信号做出的蒙特卡洛分析示意图。
图9为55nm CMOS工艺下采用图2中存内布尔逻辑电路的同或运算单元对修正信号进行计算后的修正波形示意图。
图10为55nm CMOS工艺下采用图2中存内布尔逻辑电路的同或运算单元对修正信号做出的蒙特卡洛分析示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步地详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
实施例1
请参阅图1，其为本发明实施例1提供的具有存内布尔逻辑运算功能的存储电路的功能模块示意图。存储电路包括三个部分：第一存储单元、第二存储单元和一个运算电路。运算电路也可称之为计算部，用于实现所述存储电路的存内布尔逻辑运算功能。运算电路控制所述两个存储单元是否进行布尔逻辑运算以及切换不同运算模式。两个存储单元用于完成存储电路的存储功能，存储所需数据：分别存储权重与输入数据。
第一存储单元具有一对高低电平相反的存储节点Q1、QB1，储节点Q1、QB1由字线WL1、位线BL、位线BLB进行联合控制，完成数据存储。第二存储单元具有一对高低电平相反的存储节点Q0、QB0，存储节点Q0、QB0由字线WL0、位线BL、位线BLB进行联合控制，完成数据存储。存储单元的电路结构有很多种，只要能实现在相应字线以及相应位线的控制下，完成存储节点Q1、QB1、Q0、QB0的正常输出，那么在本发明设计的运算电路下，就能完成存内布尔逻辑和乘累加运算，从而解决现有的存储电路在应用于布尔逻辑运算功能时存在能耗偏高、面积开销大的技术问题。通过控制运算电路的开启实现对两个单元的存储进行逻辑运算，通过利用原有的两个存储单元设计分离控制的一组信号接口，实现同一个电路结构可以输出两种不同的逻辑信号，运算灵活，解决现有的存储电路在应用于布尔逻辑运算功能时存在能耗偏高、面积开销大的技术问题。
运算电路包括4个NMOS晶体管：N5、N6、N11、N12。NMOS晶体管N5的栅极电连存储节点Q1，且作为所述运算电路的其中一个运算输入节点。NMOS晶体管N5的源极电连NMOS晶体管N11的源极，NMOS晶体管N5的漏极电连NMOS晶体管N6的漏极并形成所述运算电路的运算输出节点Output。NMOS晶体管N6的栅极电连存储节点QB1，NMOS晶体管N6的源极电连NMOS晶体管N12的源极。NMOS晶体管N11的漏极电连存储节点Q0，且作为所述运算电路的其中另一个运算输入节点。NMOS晶体管N12的漏极电连存储节点QB0，NMOS晶体管N11、NMOS晶体管N12的栅极分别受控于使能信号X_EN[A]、X_EN[B]。
只要将两个存储单元的存储节点Q1、存储节点QB1、存储节点Q0、存储节点QB0与合理搭配本发明设计的运算电路，就能够通过所述运算电路可以控制所述两个存储单元是否进行布尔逻辑运算以及切换不同运算模式。
设存储节点Q1和QB1的存储内容分别为A和，设存储节点Q0和QB0的存储内容分别为B和/>，在使能信号X_EN[A]、X_EN[B]都为高电平的状态下，则运算输出节点Output的同或逻辑运算表达式为AB + />；在第二存储单元的存储节点的路径上加N11、N12作为使能控制管，进而控制同或运算的开启/关闭。运算电路的两个运算输入节点为存储节点Q1、存储节点Q0，运算输出节点为Output，两个使能信号X_EN[A]、X_EN[B]分别控制两个运算输入节点实现同或运算的基本功能，如表1所示。
表1运算电路的同或运算
本发明的存储电路的运算电路通过选择计算部不同信号可以完成多种布尔逻辑运算。将同或使能信号中的X_EN[A]置为高电平，X_EN[B]节点置为低电平，即“X_EN[A] =‘1’时，X_EN[B]= ‘0’时”，此刻产生的逻辑关系为与（AND）。需要注意的是，在每次进行与操作前，优选将Output输出节点重置为低电平，如表2所示。
表2运算电路的与运算
在每次进行与运算前，最好重置运算输出节点Output为低电平。为了便于本发明存储电路的推广与应用，可以在应用时设计成存储电路模块的方式：一个已经配套焊接好的电路板，分别具有如下的下接线端：
电连所述第一存储单元的第一接线端，用于接入字线WL1；
电连所述第二存储单元的第二接线端，用于接入字线WL0；
电连所述第一存储单元的第三接线端，用于接入位线BL；
电连所述第二存储单元的第四接线端，用于接入位线BLB；
电连N11的栅极的第五接线端，用于接入使能信号X_EN[A]；
电连N12的栅极的第六接线端，用于接入使能信号X_EN[B]；
电连运算输出节点Output的第七接线端，用于输出所述存储电路模块的运算输出；
电连P1、P2的源极的第八接线端，用于接入电压源VDD；
电连N3、N4的源极的第九接线端，用于接入电压源VSS。
这种方式，虽然各个元器件并没有采用贴片元器件，形体上比较大，不理空间最小化，但是不需要使用者再去单独焊接这样具有本发明存储电路的电路板，而是直接采用已经焊接好的存储电路模块，参照存储电路模块的说明书中的接线端的接线方式，直接应用存储电路模块即可。如此，节省了使用者的时间，也可以对存储电路的应用社会分工进行再一步的细化。
当然为了空间最小化、减小各种噪音，也可以对存储电路封装成存储电路芯片，使用者在使用存储电路芯片时，只需要参照存储电路芯片的说明书中的引脚的接线方式，直接应用存储电路芯片即可。
所述存储电路芯片至少具有以下引脚：
电连所述第一存储单元的第一引脚，用于接入字线WL1；
电连所述第二存储单元的第二引脚，用于接入字线WL0；
电连所述第一存储单元的第三引脚，用于接入位线BL；
电连所述第二存储单元的第四引脚，用于接入位线BLB；
电连N11的栅极的第五引脚，用于接入使能信号X_EN[A]；
电连N12的栅极的第六引脚，用于接入使能信号X_EN[B]；
电连运算输出节点Output的第七引脚，用于输出所述存储电路模块的运算输出；
电连P1、P2的源极的第八引脚，用于接入电压源VDD；
电连N3、N4的源极的第九引脚，用于接入电压源VSS。
实施例2
本实施例的存储电路与实施例1的存储电路的区别在于，在本实施例中，两个存储单元均由一对交叉耦合的反相器和两个传输管构成，如每个存储单元采用基本6T-SRAM单元，请参阅图2，2个基本6T-SRAM单元分别存储权重与输入数据。
第一存储单元可包括PMOS晶体管P1~P2和NMOS晶体管N1~N4。NMOS晶体管N1、NMOS晶体管N2的栅极均电连字线WL1，NMOS晶体管N1的源极电连BL，NMOS晶体管N1的漏极电连PMOS晶体管P1、NMOS晶体管N3的漏极形成存储节点Q1。NMOS晶体管N2的源极电连BLB，NMOS晶体管N2的漏极电连PMOS晶体管P2、NMOS晶体管N4的漏极形成存储节点QB1。PMOS晶体管P1、PMOS晶体管P2的源极均电连电压源VDD，PMOS晶体管P1、NMOS晶体管N3的栅极均电连QB1。PMOS晶体管P2、NMOS晶体管N4的栅极均电连Q1。NMOS晶体管N3、NMOS晶体管N4的源极均电连电压源VSS。
第二存储单元的电路结构和第一存储单元的电路结构基本相同，第二存储单元也可包括PMOS晶体管P3~P4和NMOS晶体管N7~N10。NMOS晶体管N7、NMOS晶体管N8的栅极均电连WL0，NMOS晶体管N7的源极电连BL，NMOS晶体管N7的漏极电连PMOS晶体管P3、NMOS晶体管N9的漏极形成存储节点Q0。NMOS晶体管N8的源极电连BLB，NMOS晶体管N8的漏极电连PMOS晶体管P4、NMOS晶体管N10的漏极形成存储节点QB0。PMOS晶体管P3、PMOS晶体管P4的源极均电连电压源VDD，PMOS晶体管P3、NMOS晶体管N9的栅极均电连存储节点QB0。PMOS晶体管P4、NMOS晶体管N10的栅极均电连Q0，NMOS晶体管N9、NMOS晶体管N10的源极均电连电压源VSS。
运算电路包括4个NMOS晶体管N5、N6、N11、N12。P1、P2和N3、N4具有交叉耦合结构；即P1的栅极电性与N3的栅极连接，P1的漏极电性与N3的漏极连接，P2的栅极电性与N4的栅极连接，P2的漏极电性与N4的漏极连接，P1的栅极电性与P2的漏极连接，P2的栅极电性与P1的漏极连接，使得对存储节点Q1、QB1的数据进行锁存。P3、P4和N9、N10具有交叉耦合结构；P3的栅极电性与N9的栅极连接，P3的漏极电性与N9的漏极连接，P4的栅极电性与N10的栅极连接，P4的漏极电性与N10的漏极连接，P3的栅极电性与P4的漏极连接，P4的栅极电性与P3的漏极连接，使得对存储节点Q0、QB0的数据进行锁存。P1、P2、P3、P4作为上拉管，即P1的源极与P2的源极电性连接、P3的源极与P4的源极电性连接，并连接到VDD，从而开启Q1、QB1、Q0、QB0节点对电源通路。N3、N4、N9、N10作为下拉管，即N3的源极与N4的源极电性连接、N9的源极与N10的源极电性连接并连接到VSS，从而开启Q1、QB1、Q0、QB0节点对地通路。
存储节点Q1、QB1、Q0、QB0通过N1、N2、N7、N8分别与位线BL和BLB相连，N1、N2由字线WL1控制，N7、N8由字线WL0控制。两条位线BL、BLB分别与N1、N2、N7、N8的源极电性连接，储节点Q1与QB1分别由存N1、N2控制，存储节点Q0与QB0分别由N7、N8控制。N1~N4、P1、P2构成6T的第一存储单元6Tcell1，N7~N12、P3、P4构成6T的第二存储单元6Tcell2。N5、N6、N11、N12构成运算电路。
更具体的，基于双6T-SRAM的存内布尔逻辑和乘累加运算的电路中各晶体管的连接关系为：
P1的栅极与N3的栅极、N2的漏极、N4的漏极、P2的漏极电连接，P1的漏极与N1的漏极，N3的漏极，P2的栅极、N4的栅极电连接；
P2的栅极与N4的栅极、P1的漏极、N3的漏极、N1的漏极电连接，P2的漏极与N4的漏极、P1的栅极，N3的栅极、N2的漏极电连接；
P3的栅极与N9的栅极、N10的漏极、N8的漏极、P4的漏极电连接，P3的漏极与N9的漏极，N7的漏极，P4的栅极、N10的栅极、N11的漏极电连接；
P4的栅极与N10的栅极、P3的漏极、N9的漏极、N7的漏极电连接，P4的漏极与N10的漏极、P3的栅极，N9的栅极、N8的漏极、N12的漏极电连接；
N1的栅极与字线WL1电连接，N1的漏极与P1的漏极、N3的漏极、N5的栅极、P2的栅极、N4的栅极电连接，N1的源极与位线BL电连接；
N2的栅极与字线WL1电连接，N2的漏极与P2的漏极、N4的漏极、N6的栅极、P1的栅极、N3的栅极电连接，N2的源极与位线BLB电连接；
N3的栅极与P1的栅极、P2的漏极、N4的漏极、N2的漏极、N6的栅极电连接，N3的漏极与P1的漏极、N1的漏极、N5的栅极、P2的栅极、N4的栅极电连接；
N4的栅极与P2的栅极、P1的漏极、N3的漏极、N1的漏极、N5的栅极电连接，N4的漏极与P2的漏极、N2的漏极、P1的栅极、N3的栅极、N1的栅极电连接；
N5的栅极与N1的漏极、P1的漏极、N3的漏极、P2的栅极、N4的栅极电连接，N5的漏极与N6的漏极电连接，N5的源极与N11的源极电连接；
N6的栅极与N2的漏极、P2的漏极、N4的漏极、P1的栅极、N3的栅极电连接，N6的漏极与N5的漏极电连接，N6的源极与N12的源极电连接；
N7的栅极与字线WL0电连接，N7的漏极与P3的漏极、N11的漏极、N9的漏极、P4的栅极、N10的栅极电连接，N7的源极与位线BL电连接；
N8的栅极与字线WL0电连接，N8的漏极与P4的漏极、N12的漏极、N10的漏极、P3的栅极、N9的栅极电连接，N8的源极与位线BLB电连接；
N9的栅极与P3的栅极、P4的漏极、N10的漏极、N8的漏极、N12的漏极电连接，N9的漏极与N11的漏极、N7的漏极、N10的栅极、P4的栅极、P3的漏极电连接；
N10的栅极与P4的栅极、P3的漏极、N9的漏极、N7的漏极、N11的漏极电连接，N10的漏极与P4的漏极、N8的漏极、N12的漏极、P3的栅极、N9的栅极电连接；
N11的栅极与X_EN[A]连接，N11的漏极与N7的漏极，N9的漏极，P3的漏极、P4的栅极、N10的栅极电连接，N11的漏极与N5的漏极电连接；
N12的栅极与X_EN[B]连接，N12的漏极与N8的漏极，N10的漏极，P4的漏极、P3的栅极、N9的栅极电连接，N12的源极与N6的源极电连接。
请参阅图3、图4，其中，图3为图2中基于双6T-SRAM的存内布尔逻辑电路的工作波形图；图4为图2中基于双6T-SRAM的存内布尔逻辑电路的引脚分布图。存储电路封装成的存储电路芯片至少具有以下引脚：
电连所述第一存储单元的第一引脚，用于接入字线WL1；
电连所述第二存储单元的第二引脚，用于接入字线WL0；
电连所述第一存储单元的第三引脚，用于接入位线BL；
电连所述第二存储单元的第四引脚，用于接入位线BLB；
电连N11的栅极的第五引脚，用于接入使能信号X_EN[A]；
电连N12的栅极的第六引脚，用于接入使能信号X_EN[B]；
电连运算输出节点Output的第七引脚，用于输出所述存储电路模块的运算输出；
电连P1、P2的源极的第八引脚，用于接入电压源VDD；
电连N3、N4的源极的第九引脚，用于接入电压源VSS。
运用本电路时，可在计算传输线的末端附加缓冲器电路（Buffer），使得通过同或单元计算出来的结果更符合全摆幅的要求。如图5、图6所示可以进行如下分析（以此条件为例：存储阵列（1kb）工艺角：TT，温度：27℃,8位输入和8位输出）（1）同等电压条件下，读出数据带来的功耗大于写入数据带来的功耗，并远大于保持功耗。由于每次读出数据均需要对位线（BL、BLB）进行预充，所以读出数据的功耗要大于写入的。并且保持功耗的量级比读写低了三个数量级，前者属于飞焦（10-15）级，而后者属于皮焦（10-12）级；（2）随着电压的降低，主时钟频率的降低是斜率近乎稳定的，这确保在电压降低的过程中不会给运算模块带来无法预测的延迟。
如图7、图8、图9、图10所示可以进行如下分析，图7波形可以看出，同或单元的计算初始电压高于0.2 V，在计算结果出现之后，并没有上升到全摆幅的电压值。取计算结果输出的典型区间2 ns -3 ns，进行3000次蒙特卡洛（Monte Carlo，MC）分析。根据图7波形非全摆幅高电平对应的MC分析，由图8的左边区域图示分析得出2 ns -3 ns之间，同或单元的运算结果均值（MEAN）为788.644 mV。由图10的左边区域图示分析可以得出，典型区间2 ns-3ns的波形在3000次蒙特卡洛分析中，取得的结果均值（mean）为1.09496 V，显著改善了高电平非全摆幅的问题，此时已经完全消除了前级非全摆幅带来的问题。
同理从图7的计算后波形，5 ns-6 ns的典型区间中，非全摆幅的低电压的均值为574.248 mV。这个电压值趋近于当前供电电压（1.2V）的一半，容易造成后级数字运算电路的结果输入产生错误判断。同时此处的标准差（Std Dev）也比较大，达到了36.2283 mV。在电路处理过后，从图9的计算后波形，5 ns-6 ns的典型区间中，全摆幅的低电压均值为7.80812 mV，这个数值相较于未经修正的同或运算波形而言，非常接近于零电压，能够使得后级数字电路清晰地分辨高低电平。并且修正后的波形标准差（Std Dev）大小约为1.44894mV，相较于未修正的输出信号而言稳定了很多。
本实施例提供的电路结构存在3种工作模式，分别为SRAM模式、同或计算模式、与计算模式。
1、SRAM模式
请再次参看图2，以单个6T-SRAM构成的结构而言：
（1）保持操作：在存储单元保持数据期间，字线WL保持低电平，导致N1、N2（N7、N8）关断，位线BL、BLB预充到高电平，电路内部保持初始状态，电路不工作。
（2）写操作
在写入数据阶段，字线WL为高电平。若位线BL为高电平，位线BLB为低电平，那么通过N1向存储节点Q写‘1’；若位线BL为低电平，位线BLB为高电平，那么通过晶体管N2向存储节点QB写‘1’。
（3）读操作
在读数据阶段，字线WL为低电平；若电路存储的数据为‘0’，则“Q=0、QB=1”即“Q1=0、QB1=1、Q0=0、QB0=1”，那么位线BL会通过N3向地放电，使得位线BL、BLB产生电压差，然后通过灵敏放大器读出数据“0”；若电路存储的数据为‘1’，则“Q=1、QB=0”，那么位线BLB会通过N4向地放电，使得位线BL、BLB产生电压差，然后通过灵敏放大器读出数据“1”。
2、同或计算模式
使能信号X_EN[A]、X_EN[B]开启状态下可直接完成同或运算操作。Bit Cell [1]的存储节点存储内容分别定为A和，同理Bit Cell [0]的存储节点分别存储了B和/>，在使能信号X_EN[A]、X_EN[B]都为高电平的状态下，即“X_EN[A] = ‘1’，X_EN[B]= ‘1’”时，在同或单元输出端口XNOR处的运算表达式为AB + />。在Bit Cell [0]的存储节点的路径上加一对NMOS管作为使能控制管，进而控制同或运算的开启/关闭。此时输出端口的表示式为Output = X_EN[A]·(AB+/>)或者为Output = X_EN[B]·(AB+/>)。由于SRAM的存储特性，所以当且仅当A = B的时候，Output的输出结果为“1”，即完成同或功能。
（1）当使能信号X_EN[A]、X_EN[B]为高电平时，即“X_EN[A] = ‘1’，X_EN[B]= ‘1’”时，N11、N12开启，假定第一存储单元与第二存储单元（即Bit cell[1]、Bit cell[0]）中存储的数据Q1、Q0相同且均为“1”时，晶体管N3、N6、N9关闭，切断了存储点Q1、Q0的放电路径，同时晶体管N5、P1、P3开启，Output的输出结果为“1”，即完成同或功能。
（2）当使能信号X_EN[A]、X_EN[B]为高电平时，即“X_EN[A]= ‘1’，X_EN[B] = ‘1’”时，N11、N12开启，假定Bit cell[1]、Bit cell[0]中存储的数据Q1、Q0相同且均为“0”时，晶体管N4、N5、N10关闭，切断了存储点Q1、Q0的放电路径，同时晶体管N6、P2、P4开启，Output的输出结果为“1”，即完成同或功能。
（3）当使能信号X_EN[A]、X_EN[B]为高电平时，即“X_EN[A] = ‘1’，X_EN[B]= ‘1’”时，N11、N12开启，假定Bit cell[1]中存储的数据Q1为“1”，Bit cell[0]中存储的数据Q0为“0”时，晶体管N5、N11、N9开启且形成放电通路，即Output对地放电，Output的输出结果为“0”，即完成同或功能。
（4）当使能信号X_EN[A]、X_EN[B]为高电平时，即“X_EN[A] = ‘1’，X_EN[B]= ‘1’”时，N11、N12开启，假定Bit cell[1]中存储的数据Q1为“0”，Bit cell[0]中存储的数据Q0为“1”时，晶体管N6、N12、N10开启且形成放电通路，即Output对地放电，Output的输出结果为“0”，即完成同或功能。
3、与计算模式
（1）当使能信号X_EN[A]为高电平，X_EN[B]为低电平时，即“X_EN[A] = ‘1’，X_EN[B]= ‘0’时”，且Bit cell[1]中存储的数据Q1为“1”，Bit cell[0]中存储的数据Q0为“1”时，晶体管N6、N9、N12关闭，晶体管N1、N5、N11、P3开启，所以节点Output输出为高电平“1”，即完成与操作。
（2）当使能信号X_EN[A]为高电平时，X_EN[B]为低电平时，即“X_EN[A] =‘1’，X_EN[B]=‘0’时”，且Bit cell[1]中存储的数据Q1为“0”，Bit cell[0]中存储的数据Q0为“1”时，晶体管N5、N12关闭，所以节点Output输出为低电平“0”，即完成与操作。
（3）当使能信号X_EN[A]为高电平时，X_EN[B]为低电平时，即“X_EN[A] = ‘1’，X_EN[B]= ‘0’时”，且Bit cell[1]中存储的数据Q1为“1”，Bit cell[0]中存储的数据Q0为“0”时，晶体管N6、N10、N12关闭，N5、N11、N9开启，所以节点Output输出为低电平“0”，即完成与操作。
（4）当使能信号X_EN[A]为高电平时，X_EN[B]为低电平时，即“X_EN[A] = ‘1’，X_EN[B]= ‘0’时”，且Bit cell[1]中存储的数据Q1为“0”，Bit cell[0]中存储的数据Q0为“0”时，晶体管N5、N12关闭，所以节点Output输出为低电平“0”，即完成与操作。
综上所述，同或单元控制方向与位线方向一致，同一列运算单元共用同一组X_EN信号控制。XNOR的输出端口按行串行连接，同或计算输出方向与字线方向一致。针对于不同种类的运算规则和需求，执行不同方式。数字CIM运算具有出色的抗噪声能力，优秀的线性度和数据精度，较快的读写速度和规模较大的吞吐量，大量的并行单元和灵活的位宽数据输入。
故，本发明的电路结构通过运算控制部的开启对两个存储单元的存储做逻辑运算，通过设计分离控制的一组信号接口，实现同一个电路结构可以输出两种不同的逻辑信号，运算灵活。同时本发明为了拓展运算类型和覆盖运算的数据粒度，整个电路架构具有两种不同的计算模式。可以通过组合不同模块执行不同类型的运算，进而实现更多复杂数据运算，同时降低芯片运行功耗，使运算效率大大提高，利用四个晶体管控制，实现了同列相邻两个数据的同或运算、与运算，并将权重放置在晶体管栅极，使用解耦的方式来运算同或结果，保证了权重的不受干扰。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种具有存内布尔逻辑运算功能的存储电路，所述存储电路包括：
第一存储单元，其具有一对高低电平相反的存储节点Q1、QB1；
第二存储单元，其具有一对高低电平相反的存储节点Q0、QB0；
运算电路，其用于实现所述存储电路的存内布尔逻辑运算功能；
其特征在于，所述运算电路包括NMOS晶体管N5、N6、N11、N12；N5的栅极电连Q1，且作为所述运算电路的其中一个运算输入节点；N5的源极电连N11的源极，N5的漏极电连N6的漏极并形成所述运算电路的运算输出节点Output；N6的栅极电连QB1；N6的源极电连N12的源极；N11的漏极电连Q0，且作为所述运算电路的其中另一个运算输入节点；N12的漏极电连QB0，N11、N12的栅极分别受控于使能信号X_EN[A]、X_EN[B]。
2.根据权利要求1所述的具有存内布尔逻辑运算功能的存储电路，其特征在于，在每次进行与运算前，重置运算输出节点Output为低电平。
3.根据权利要求1所述的具有存内布尔逻辑运算功能的存储电路，其特征在于，所述第一存储单元由一对交叉耦合的反相器和两个传输管构成。
4.根据权利要求3所述的具有存内布尔逻辑运算功能的存储电路，其特征在于，所述第一存储单元包括PMOS晶体管P1、P2和NMOS晶体管N1~N4；N1、N2的栅极均电连字线WL1，N1的源极电连位线BL，N1的漏极电连Q1；N2的源极电连位线BLB，N2的漏极电连QB1；P1、P2的源极均电连电压源VDD，P1、N3的栅极电连QB1，P1、N3的漏极电连Q1；P2、N4的栅极电连Q1，P2、N4的漏极电连QB1；N3、N4的源极均电连电压源VSS。
5.根据权利要求4所述的具有存内布尔逻辑运算功能的存储电路，其特征在于，所述第二存储单元由一对交叉耦合的反相器和两个传输管构成。
6.根据权利要求5所述的具有存内布尔逻辑运算功能的存储电路，其特征在于，所述第二存储单元包括PMOS晶体管P3、P4和NMOS晶体管N7~N10；N7、N8的栅极均电连字线WL0，N7的源极电连位线BL，N7的漏极电连Q0；N8的源极电连位线BLB，N8的漏极电连QB0；P3、P4的源极均电连电压源VDD，P3、N9的栅极电连QB0，P3、N9的漏极电连Q0；P4、N10的栅极电连Q0，P4、N10的漏极电连QB0；N9、N10的源极均电连电压源VSS。
7.根据权利要求1所述的具有存内布尔逻辑运算功能的存储电路，其特征在于，设存储节点Q1和QB1的存储内容分别为A和，设存储节点Q0和QB0的存储内容分别为B和/>，在使能信号X_EN[A]、X_EN[B]都为高电平的状态下，则运算输出节点Output的同或逻辑运算表达式为AB + />；在第二存储单元的存储节点的路径上加N11、N12作为使能控制管，进而控制同或运算的开启/关闭。
8.根据权利要求7所述的具有存内布尔逻辑运算功能的存储电路，其特征在于，将同或使能信号中的X_EN[A]置为高电平，X_EN[B]节点置为低电平，此刻产生的逻辑关系为与。
9.一种存储电路模块，其特征在于，其采用如权利要求6所述的具有存内布尔逻辑运算功能的存储电路集成，所述存储电路模块至少具有以下接线端：
电连所述第一存储单元的第一接线端，用于接入字线WL1；
电连所述第二存储单元的第二接线端，用于接入字线WL0；
电连所述第一存储单元的第三接线端，用于接入位线BL；
电连所述第二存储单元的第四接线端，用于接入位线BLB；
电连N11的栅极的第五接线端，用于接入使能信号X_EN[A]；
电连N12的栅极的第六接线端，用于接入使能信号X_EN[B]；
电连运算输出节点Output的第七接线端，用于输出所述存储电路模块的运算输出；
电连P1、P2的源极的第八接线端，用于接入电压源VDD；
电连N3、N4的源极的第九接线端，用于接入电压源VSS。
10.一种存储电路芯片，其特征在于，其采用如权利要求6所述的具有存内布尔逻辑运算功能的存储电路封装而成，所述存储电路芯片至少具有以下引脚：
电连所述第一存储单元的第一引脚，用于接入字线WL1；
电连所述第二存储单元的第二引脚，用于接入字线WL0；
电连所述第一存储单元的第三引脚，用于接入位线BL；
电连所述第二存储单元的第四引脚，用于接入位线BLB；
电连N11的栅极的第五引脚，用于接入使能信号X_EN[A]；
电连N12的栅极的第六引脚，用于接入使能信号X_EN[B]；
电连运算输出节点Output的第七引脚，用于输出所述存储电路模块的运算输出；
电连P1、P2的源极的第八引脚，用于接入电压源VDD；
电连N3、N4的源极的第九引脚，用于接入电压源VSS。
CN202311176711.XA 2023-09-13 2023-09-13 具有存内布尔逻辑运算功能的存储电路及其模块、芯片 Active CN116913342B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311176711.XA CN116913342B (zh) 2023-09-13 2023-09-13 具有存内布尔逻辑运算功能的存储电路及其模块、芯片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311176711.XA CN116913342B (zh) 2023-09-13 2023-09-13 具有存内布尔逻辑运算功能的存储电路及其模块、芯片

Publications (2)

Publication Number Publication Date
CN116913342A true CN116913342A (zh) 2023-10-20
CN116913342B CN116913342B (zh) 2023-12-01

Family

ID=88365412

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311176711.XA Active CN116913342B (zh) 2023-09-13 2023-09-13 具有存内布尔逻辑运算功能的存储电路及其模块、芯片

Country Status (1)

Country Link
CN (1) CN116913342B (zh)

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120294068A1 (en) * 2011-05-20 2012-11-22 Semiconductor Energy Laboratory Co., Ltd. Memory device and signal processing circuit
FR2979737A1 (fr) * 2011-09-07 2013-03-08 Commissariat Energie Atomique Cellule memoire sram non volatile amelioree
US20170301376A1 (en) * 2016-04-14 2017-10-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2018133016A (ja) * 2017-02-17 2018-08-23 株式会社半導体エネルギー研究所 ニューラルネットワークシステム
US20180248548A1 (en) * 2011-02-18 2018-08-30 Mie Fujitsu Semiconductor Limited Digital Circuits Having Improved Transistors, and Methods Therefor
CN111429956A (zh) * 2020-03-11 2020-07-17 浙江大学 一种多模式可计算的sram单元电路及其控制方法
CN113077050A (zh) * 2021-06-07 2021-07-06 中科院微电子研究所南京智能技术研究院 一种用于神经网络处理的数字域计算电路装置
CN114937470A (zh) * 2022-05-20 2022-08-23 电子科技大学 基于多比特sram单元的定点全精度存内计算电路
CN115312093A (zh) * 2022-08-09 2022-11-08 中科南京智能技术研究院 一种基于9tsram的存内计算单元及阵列
CN115810374A (zh) * 2022-11-28 2023-03-17 安徽大学 存储电路、具有bcam寻址和逻辑运算功能的存内计算电路
US20230104404A1 (en) * 2020-06-08 2023-04-06 Institute Of Microelectronics Of The Chinese Academy Of Sciences Storage and calculation integrated circuit
CN116340256A (zh) * 2023-03-30 2023-06-27 中国电子科技集团公司第五十八研究所 一种基于dice结构sram的存内计算单元以及阵列
CN116564382A (zh) * 2022-01-27 2023-08-08 华为技术有限公司 静态随机存取存储器、芯片
CN116594587A (zh) * 2023-06-06 2023-08-15 中科南京智能技术研究院 一种基于动态逻辑乘法的单比特全数字存内计算单元

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180248548A1 (en) * 2011-02-18 2018-08-30 Mie Fujitsu Semiconductor Limited Digital Circuits Having Improved Transistors, and Methods Therefor
US20120294068A1 (en) * 2011-05-20 2012-11-22 Semiconductor Energy Laboratory Co., Ltd. Memory device and signal processing circuit
FR2979737A1 (fr) * 2011-09-07 2013-03-08 Commissariat Energie Atomique Cellule memoire sram non volatile amelioree
US20170301376A1 (en) * 2016-04-14 2017-10-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2018133016A (ja) * 2017-02-17 2018-08-23 株式会社半導体エネルギー研究所 ニューラルネットワークシステム
CN111429956A (zh) * 2020-03-11 2020-07-17 浙江大学 一种多模式可计算的sram单元电路及其控制方法
US20230104404A1 (en) * 2020-06-08 2023-04-06 Institute Of Microelectronics Of The Chinese Academy Of Sciences Storage and calculation integrated circuit
CN113077050A (zh) * 2021-06-07 2021-07-06 中科院微电子研究所南京智能技术研究院 一种用于神经网络处理的数字域计算电路装置
CN116564382A (zh) * 2022-01-27 2023-08-08 华为技术有限公司 静态随机存取存储器、芯片
CN114937470A (zh) * 2022-05-20 2022-08-23 电子科技大学 基于多比特sram单元的定点全精度存内计算电路
CN115312093A (zh) * 2022-08-09 2022-11-08 中科南京智能技术研究院 一种基于9tsram的存内计算单元及阵列
CN115810374A (zh) * 2022-11-28 2023-03-17 安徽大学 存储电路、具有bcam寻址和逻辑运算功能的存内计算电路
CN116340256A (zh) * 2023-03-30 2023-06-27 中国电子科技集团公司第五十八研究所 一种基于dice结构sram的存内计算单元以及阵列
CN116594587A (zh) * 2023-06-06 2023-08-15 中科南京智能技术研究院 一种基于动态逻辑乘法的单比特全数字存内计算单元

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
J. -W. SU ET AL.: "16.3 A 28nm 384kb 6T-SRAM Computation-in-Memory Macro with 8b Precision for AI Edge Chips", 2021 IEEE INTERNATIONAL SOLID- STATE CIRCUITS CONFERENCE (ISSCC), pages 250 - 252 *
蔺智挺, 徐田, 童忠瑱, 吴秀龙等: "基于静态随机存取存储器的存内计算研究进展", 《电子与信息学报》, vol. 44, no. 11, pages 4041 - 4057 *

Also Published As

Publication number Publication date
CN116913342B (zh) 2023-12-01

Similar Documents

Publication Publication Date Title
CN110364203B (zh) 一种支撑存储内计算的存储系统及计算方法
JP2782682B2 (ja) スタテイツクメモリセル
KR100282382B1 (ko) 메모리셀과메모리장치를포함하는장치
US7009871B1 (en) Stable memory cell
CN107240416B (zh) 一种亚阈值sram存储单元电路
US6188629B1 (en) Low power, static content addressable memory
WO2013102808A1 (en) Enhanced power savings for memory arrays
CN110660419A (zh) 存储电路及操作该电路的方法
CN112259136B (zh) 内存运算电路及芯片结构
CN116434794B (zh) 基于下交叉耦合的自适应关断型sram灵敏放大器电路、模块
CN116168736B (zh) 基于上交叉耦合的自适应关断型sram灵敏放大器电路、模块
US5229964A (en) Read circuit for large-scale dynamic random access memory
CN111899775A (zh) 一种可实现多种逻辑功能和bcam运算的sram存储单元电路
CN116913342B (zh) 具有存内布尔逻辑运算功能的存储电路及其模块、芯片
KR100323158B1 (ko) 다중포트메모리셀을구현하는데이터처리시스템및그구현방법
CN115035931A (zh) 一种基于8t-sram单元的电路结构、芯片和模块
JP4925953B2 (ja) 記憶回路
EP0473819A1 (en) Multiport memory cell
Izhar et al. Logic Circuit Implementation for Enabling SRAM Based In Memory Computing
JPH11312970A (ja) 半導体装置
Varma et al. Low power SRAM using Adiabatic Logic
US4327426A (en) Column decoder discharge for semiconductor memory
CN117476074B (zh) 基于上交叉耦合的自控制型感应放大电路、模块
CN214228220U (zh) 锁存器、数据运算单元以及芯片
Priya et al. Novel Low Power Cross-Coupled FET-Based Sense Amplifier Design for High-Speed SRAM Circuits. Micromachines 2023, 14, 581

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant