CN116594587A - 一种基于动态逻辑乘法的单比特全数字存内计算单元 - Google Patents

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曹景楠
游恒
尚德龙
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Abstract

本发明公开了一种基于动态逻辑乘法的单比特全数字存内计算单元，包括输入驱动模块、SRAM阵列、触发器阵列、加法器；输入驱动模块的每个输出端分别连接至SRAM阵列中每行SRAM存储单元的输入端，用于提供输入激励信号；每行SRAM存储单元用于存储权重信息；触发器阵列中每行触发器的输入端分别连接至每行SRAM存储单元的输出端，用于寄存输出结果并进行同步操作；加法器的每个输入端分别连接至每行触发器的输出端，用于对同步操作后的输出结果进行累加操作；本发明相对于模拟域的存内计算，数字域的存内计算结构输出结果都为准确值且受到的噪声源干扰较小；采用的动态逻辑相对于传统的与门乘法器减少了晶体管的使用数量，减小了面积消耗。

Description

一种基于动态逻辑乘法的单比特全数字存内计算单元
技术领域
本发明涉及一种基于动态逻辑乘法的单比特全数字存内计算单元，属于存内计算技术领域。
背景技术
在人工智能技术高速发展的今天，卷积神经网络作为一种高效且快速的神经网络类型而得到广泛的使用。但由于大量的数据交换需求，卷积神经网络在冯诺依曼体系下的效率较低。为了减少内存墙对性能的影响，基于卷积神经网络的存内计算技术应运而生。
在存内计算架构中有两种类型：数字域存内计算和模拟域存内计算。相比于模拟域的存内计算，数字域的存内计算具有较多优点，比如高精度和强鲁棒性等。但是，在数字域存内计算架构中的乘法和加法由于额外增加了元器件而增加了电路的面积，造成新的技术问题。
发明内容
本发明的目的在于克服现有技术中的不足，提供一种基于动态逻辑乘法的单比特全数字存内计算单元，解决在数字域存内计算架构中的乘法和加法由于额外增加了元器件而增加了电路的面积的技术问题。
为达到上述目的，本发明是采用下述技术方案实现的：
本发明提供了一种基于动态逻辑乘法的单比特全数字存内计算单元，包括输入驱动模块、SRAM阵列、触发器阵列、加法器；
所述输入驱动模块的每个输出端分别连接至SRAM阵列中每行SRAM存储单元的输入端，用于提供输入激励信号；
每行所述SRAM存储单元用于存储权重信息；
所述触发器阵列中每行触发器的输入端分别连接至每行SRAM存储单元的输出端，用于寄存输出结果并进行同步操作；
所述加法器的每个输入端分别连接至每行触发器的输出端，用于对同步操作后的输出结果进行累加操作。
可选的，所述SRAM阵列包括4行1列的SRAM存储单元，所述触发器阵列包括4行1列的触发器。
可选的，所述加法器包括全加器、第一半加器和第二半加器；
所述第一、二、三行触发器的输出端分别连接至全加器的加数端A、加数端B、低位进位端CIN；
所述四行触发器的输出端和全加器的本位和端S分别连接至第一半加器的加数端A、加数端B；
所述全加器的高位进位端C和第一半加器的高位进位端C分别连接至第二半加器的加数端A、加数端B；
所述第一半加器的本位和端S输出OUT0信号，所述第二半加器的高位进位端C和本位和端S分别输出OUT1信号和OUT2信号。
可选的，所述SRAM存储单元包括NMOS管N1、NMOS管N2、NMOS管N3、NMOS管N4、PMOS管P1、反相器C1、反相器C2以及反相器C3；
所述反相器C1的输入端和反相器C2的输出端连接且连接点记为存储节点Q，所述反相器C1的输出端和反相器C2的输入端连接且连接点记为存储节点QB；
所述NMOS管N1和NMOS管N2的栅极均连接字线WL，所述NMOS管N1和NMOS管N2的漏极分别连接至存储节点Q和存储节点QB，所述所述NMOS管N1和NMOS管N2的源极分别连接位线BL和位线BLB；
所述PMOS管P1的源极、栅极和漏极分别连接电源电压VDD、预充电信号PRE和NMOS管N4的源极；所述NMOS管N4的栅极和漏极分别连接存储节点Q和NMOS管N3的源极；所述NMOS管N3的漏极连接接地零电压VSS，所述NMOS管N3的栅极作为SRAM存储单元的输入端；所述反相器C3的输入端连接至NMOS管N4的源极和PMOS管P1的漏极，所述反相器C3的输出端作为SRAM存储单元的输出端。
可选的，所述字线WL用于加载写使能信号，所述位线BL和位线BLB用于加载权重数据。
可选的，每行所述触发器的时钟输入端Clk连接同一时钟信号CK，所述加法器根据时钟信号CK控制对每行SRAM存储单元对应的同步操作后的输出结果进行累加操作。
与现有技术相比，本发明所达到的有益效果：
本发明提供了一种基于动态逻辑乘法的单比特全数字存内计算单元，相对于模拟域的存内计算，数字域的存内计算结构输出结果都为准确值且受到的噪声源干扰较小，因此在大规模和高精度的领域中的使用具有优势；采用的动态逻辑相对于传统的与门乘法器减少了晶体管的使用数量，减小了面积消耗，同时相对于模拟域中进行充放电操作并使用ADC进行计算结果量化的操作可以减少计算时导致的不必要的功耗浪费。
附图说明
图1是本发明实施例一提供的基于动态逻辑乘法的单比特全数字存内计算单元的结构图；
图2是本发明实施例一提供的SRAM存储单元的结构图。
具体实施方式
下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
实施例一：
如图1所示，本发明提供了一种基于动态逻辑乘法的单比特全数字存内计算单元，包括输入驱动模块、SRAM阵列、触发器阵列、加法器；输入驱动模块的每个输出端分别连接至SRAM阵列中每行SRAM存储单元的输入端，用于提供输入激励信号；每行SRAM存储单元用于存储权重信息(1bit)；触发器阵列中每行触发器的输入端分别连接至每行SRAM存储单元的输出端，用于寄存输出结果并进行同步操作；加法器的每个输入端分别连接至每行触发器的输出端，用于对同步操作后的输出结果进行累加操作。
在本实施例中，SRAM阵列包括4行1列的SRAM存储单元，触发器阵列包括4行1列的触发器，触发器均采用D型触发器，每行触发器的时钟输入端Clk连接同一时钟信号CK，加法器根据时钟信号CK控制对每行SRAM存储单元对应的同步操作后的输出结果进行累加操作。
加法器包括全加器(Full Adder)、第一半加器(Half Adder 1)和第二半加器(Half Adder2)；第一、二、三行触发器的输出端分别连接至全加器的加数端A、加数端B、低位进位端CIN；四行触发器的输出端和全加器的本位和端S分别连接至第一半加器的加数端A、加数端B；全加器的高位进位端C和第一半加器的高位进位端C分别连接至第二半加器的加数端A、加数端B；第一半加器的本位和端S输出OUT0信号，第二半加器的高位进位端C和本位和端S分别输出OUT1信号和OUT2信号。
如图2所示，SRAM存储单元包括NMOS管N1、NMOS管N2、NMOS管N3、NMOS管N4、PMOS管P1、反相器C1、反相器C2以及反相器C3。
反相器C1的输入端和反相器C2的输出端连接且连接点记为存储节点Q，反相器C1的输出端和反相器C2的输入端连接且连接点记为存储节点QB；第一、二、三、四行SRAM存储单元的存储节点Q和QB分别记为Q<3>、QB<3>、Q<2>、QB<2>、Q<1>、QB<1>、Q<0>、QB<0>。
NMOS管N1和NMOS管N2的栅极均连接字线WL，NMOS管N1和NMOS管N2的漏极分别连接至存储节点Q和存储节点QB，NMOS管N1和NMOS管N2的源极分别连接位线BL和位线BLB；字线WL用于加载写使能信号，位线BL和位线BLB用于加载权重信息；第一、二、三、四行SRAM存储单元的字线WL分别记为WL<3>、WL<2>、WL<1>、WL<0>，第一、二、三、四行SRAM存储单元的位线BL和位线BLB相同。
PMOS管P1的源极、栅极和漏极分别连接电源电压VDD、预充电信号PRE和NMOS管N4的源极；NMOS管N4的栅极和漏极分别连接存储节点Q和NMOS管N3的源极；NMOS管N3的漏极连接接地零电压VSS，NMOS管N3的栅极作为SRAM存储单元的输入端(即连接至输入驱动模块的输出端，获取输入激励信号IN，第一、二、三、四行SRAM存储单元的激励信号IN分别记为IN<3>、IN<2>、IN<1>、IN<0>)；反相器C3的输入端连接至NMOS管N4的源极和PMOS管P1的漏极，反相器C3的输出端作为SRAM存储单元的输出端(即连接至同行触发器的输入端)；NMOS管N3、NMOS管N4、PMOS管P1进行按位乘法运算，PMOS管P1用来进行预充，NMOS管N3、NMOS管N4用来进行按位乘法，并决定SRAM存储单元是否进行放电操作，反相器C3用来进行反相操作并增加驱动。
本实施例的工作模式包括：
存储模式，进行正常的SRAM写入操作，当字线WL信号高电平到来后，开启两个N型晶体管(NMOS管N1、NMOS管N2)，将位线BL和BLB上预加载的权重信息写入到SRAM存储单元中，写入后的权重信息以1bit的形式存储在SRAM存储单元中。
当存储模式完成后，进行计算模式。在计算模式下，首先开启预充电信号PRE进行预充电到电源电压VDD，再进行放电操作。根据输入激励信号IN和SRAM存储单元中存储的权重信息不同的组合情况，会产生不同的计算结果。其计算结果如表1所示：
表1：输入激励信号IN和SRAM存储单元中存储的权重信息的计算表
输入激励信号IN 权重信息W 是否放电 放电后结果 反向结果
-1 -1 否 VDD 0
-1 +1 否 VDD 0
+1 -1 否 VDD 0
+1 +1 是 VSS 1
从表1中可以看出，只有在两个N型晶体管(NMOS管N1、NMOS管N2)都导通即输入激励信号IN和权重信息W都为“+1”时，此时路径才会放电；放电后通过反相器即可得到按位乘法的结果，进入触发器后进行同步再进行累加操作。
本发明实施例提供的基于动态逻辑乘法的单比特全数字存内计算单元，该结构支持在神经网络中的二值化后的输入激励信号和权重信息进行乘累加运算，即支持BNN类型的网络。二值化网络中的“+1”在电路中使用VDD代表，“-1”使用VSS代表，在电路中进行二值化网络的加法可以看成统计“+1”的数量。本设计中采用动态逻辑进行乘法运算，使用5个晶体管完成按位乘法运算，再采用触发器进行同步打拍，最终每列的4个SRAM单元采用全加器进行相加，得到了最终的准确3bit乘累加结果。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (6)

1.一种基于动态逻辑乘法的单比特全数字存内计算单元，其特征在于，包括输入驱动模块、SRAM阵列、触发器阵列、加法器；
所述输入驱动模块的每个输出端分别连接至SRAM阵列中每行SRAM存储单元的输入端，用于提供输入激励信号；
每行所述SRAM存储单元用于存储权重信息；
所述触发器阵列中每行触发器的输入端分别连接至每行SRAM存储单元的输出端，用于寄存输出结果并进行同步操作；
所述加法器的每个输入端分别连接至每行触发器的输出端，用于对同步操作后的输出结果进行累加操作。
2.根据权利要求1所述的基于动态逻辑乘法的单比特全数字存内计算单元，其特征在于，所述SRAM阵列包括4行1列的SRAM存储单元，所述触发器阵列包括4行1列的触发器。
3.根据权利要求2所述的基于动态逻辑乘法的单比特全数字存内计算单元，其特征在于，所述加法器包括全加器、第一半加器和第二半加器；
所述第一、二、三行触发器的输出端分别连接至全加器的加数端A、加数端B、低位进位端CIN；
所述四行触发器的输出端和全加器的本位和端S分别连接至第一半加器的加数端A、加数端B；
所述全加器的高位进位端C和第一半加器的高位进位端C分别连接至第二半加器的加数端A、加数端B；
所述第一半加器的本位和端S输出OUT0信号，所述第二半加器的高位进位端C和本位和端S分别输出OUT1信号和OUT2信号。
4.根据权利要求2所述的基于动态逻辑乘法的单比特全数字存内计算单元，其特征在于，所述SRAM存储单元包括NMOS管N1、NMOS管N2、NMOS管N3、NMOS管N4、PMOS管P1、反相器C1、反相器C2以及反相器C3；
所述反相器C1的输入端和反相器C2的输出端连接且连接点记为存储节点Q，所述反相器C1的输出端和反相器C2的输入端连接且连接点记为存储节点QB；
所述NMOS管N1和NMOS管N2的栅极均连接字线WL，所述NMOS管N1和NMOS管N2的漏极分别连接至存储节点Q和存储节点QB，所述所述NMOS管N1和NMOS管N2的源极分别连接位线BL和位线BLB；
所述PMOS管P1的源极、栅极和漏极分别连接电源电压VDD、预充电信号PRE和NMOS管N4的源极；所述NMOS管N4的栅极和漏极分别连接存储节点Q和NMOS管N3的源极；所述NMOS管N3的漏极连接接地零电压VSS，所述NMOS管N3的栅极作为SRAM存储单元的输入端；所述反相器C3的输入端连接至NMOS管N4的源极和PMOS管P1的漏极，所述反相器C3的输出端作为SRAM存储单元的输出端。
5.根据权利要求4所示的基于动态逻辑乘法的单比特全数字存内计算单元，其特征在于，所述字线WL用于加载写使能信号，所述位线BL和位线BLB用于加载权重数据。
6.根据权利要求1所述的基于动态逻辑乘法的单比特全数字存内计算单元，其特征在于，每行所述触发器的时钟输入端Clk连接同一时钟信号CK，所述加法器根据时钟信号CK控制对每行SRAM存储单元对应的同步操作后的输出结果进行累加操作。
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