CN115312093A - 一种基于9tsram的存内计算单元及阵列 - Google Patents
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Abstract
本发明涉及一种基于9T SRAM的存内计算单元及阵列。该单元包括6TSRAM、管M7、管M8以及管M9；6T SRAM分别与字线WL、位线BL以及位线BLB连接；管M7的栅极与6T SRAM中的节点Q连接，管M7的漏极与位线RBL连接，管M7的源极与管M8的漏极以及管M9的源极连接，管M8的栅极与In端连接，管M8的源极接VSS，管M9的栅极与6T SRAM中的节点Q`连接，管M9的漏极与位线RBLB连接。本发明能够降低读写干扰的影响，进而提高计算的稳定性。
Description
技术领域
本发明涉及存内计算领域，特别是涉及一种基于9TSRAM的存内计算单元及阵列。
背景技术
深度卷积神经网络(DCNNs)在人工智能等领域发展迅速，随着它的逐步发展，需要越来越多的考虑尺寸的大小、效率、能耗等方面的问题。传统的计算过程中，权重是在存储器和运算单元之间移动，这不符合低功耗的要求。内存计算(IMC)对DCNNs加速越来越有吸引力。传统的存算芯片多采用电压或者电平进行计算，并且单比特计算较多，读写干扰影响比较大。
发明内容
本发明的目的是提供一种基于9TSRAM的存内计算单元及阵列，能够降低读写干扰的影响，进而提高计算的稳定性。
为实现上述目的，本发明提供了如下方案：
一种基于9TSRAM的存内计算单元，包括：6TSRAM、管M7、管M8以及管M9；
所述6TSRAM分别与字线WL、位线BL以及位线BLB连接；
所述管M7的栅极与所述6TSRAM中的节点Q连接，所述管M7的漏极与位线RBL连接，所述管M7的源极与所述管M8的漏极以及所述管M9的源极连接，所述管M8的栅极与In端连接，所述管M8的源极接VSS，所述管M9的栅极与所述6TSRAM中的节点Q`连接，所述管M9的漏极与所述位线RBLB连接。
可选地，所述管M7、所述管M8以及所述管M9用于进行乘法运算。
可选地，所述6TSRAM用于进行权重的存储。
可选地，所述6TSRAM包括：管M1、管M2、管M3、管M4、管M5以及管M6；
所述管M1的源极和所述管M2的源极均接VDD，所述管M1的漏极、所述管M3的源极、所述管M5的漏极、所述管M2的栅极以及所述管M6的栅极均与节点Q连接，所述管M1的栅极、所述管M5的栅极、所述管M6的漏极、所述管M2的漏极、所述管M4的源极均与节点Q`连接，所述管M3的栅极与字线WL连接，所述管M3的漏极与位线BL连接，所述管M4的栅极与字线WL连接，所述管M4的漏极与位线BLB连接，所述管M5的源极与所述管M6的源极连接，并接VSS。
一种基于9TSRAM的存内计算阵列，包括：多个所述存内计算单元。
可选地，每一所述存内计算阵列包括：32个存内计算单元。
可选地，当进行运算时，每一所述存内计算阵列中的8个存内计算单元进行运算。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明所提供的一种基于9TSRAM的存内计算单元及阵列，管M7、管M8以及管M9为计算部分，而6TSRAM、管M7、管M8以及管M9构成9TSRAM结构，通过利用9TSRAM进来实现权重的存储和运算，在传统8TSRAM结构能够降低读写干扰问题对计算的影响，提升计算的稳定性的同时，实现了处理带符号的权重的乘累加运算。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明所提供的一种基于9TSRAM的存内计算单元结构示意图；
图2为本发明所提供的一种基于9TSRAM的存内计算阵列结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种基于9TSRAM的存内计算单元及阵列，能够降低读写干扰的影响，进而提高计算的稳定性。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明所提供的一种基于9TSRAM的存内计算单元结构示意图，如图1所示，本发明所提供的一种基于9TSRAM的存内计算单元，包括：6TSRAM、管M7、管M8以及管M9。所述管M7、所述管M8以及所述管M9用于进行乘法运算。所述6TSRAM用于进行权重的存储。
所述6TSRAM分别与字线WL、位线BL以及位线BLB连接。
所述管M7的栅极与所述6TSRAM中的节点Q连接，所述管M7的漏极与位线RBL连接，所述管M7的源极与所述管M8的漏极以及所述管M9的源极连接，所述管M8的栅极与In端连接，所述管M8的源极接VSS，所述管M9的栅极与所述6TSRAM中的节点Q`连接，所述管M9的漏极与所述位线RBLB连接。
所述6TSRAM包括：管M1、管M2、管M3、管M4、管M5以及管M6；
所述管M1的源极和所述管M2的源极均接VDD，所述管M1的漏极、所述管M3的源极、所述管M5的漏极、所述管M2的栅极以及所述管M6的栅极均与节点Q连接，所述管M1的栅极、所述管M5的栅极、所述管M6的漏极、所述管M2的漏极、所述管M4的源极均与节点Q`连接，所述管M3的栅极与字线WL连接，所述管M3的漏极与位线BL连接，所述管M4的栅极与字线WL连接，所述管M4的漏极与位线BLB连接，所述管M5的源极与所述管M6的源极连接，并接VSS。
管M1、管M2、管M3、管M4、管M5以及管M6用于实现权重的存储，而可以存储的权重为±1。
当权重为+1，节点Q为高电平，节点Q`为低电平，当权重为-1时，节点Q为低电平，节点Q`为高电平。在进行运算前，位线RBL和位线RBLB被预充到VDD电压，In端的电压在不参与运算的时候为低电平状态。权重为+1时，管M7开启，管M9断开，当输入数据为1时，此时In端产生一个脉宽为0.1ns的高电平信号使得管M8导通，此时位线RBL电压降低，最终计算完成后，位线RBL上产生的电压降为最终的计算结果；当输入数据为0时，此时In端输入为低电平信号使得管M8断开，此时位线RBL电压无变化；权重为-1时，管M7断开，管M9开启，当输入数据为1时，此时位线RBLB电压降低，最终计算完成后，位线RBLB上产生的电压降为最终的计算结果；当输入数据为0时，此时In端输入为低电平信号使得管M8断开，此时位线RBLB电压无变化。
图2为本发明所提供的一种基于9TSRAM的存内计算阵列结构示意图，如图2所示，本发明所提供的一种基于9TSRAM的存内计算阵列，包括：多个所述存内计算单元。
作为一个具体的实施例，每一所述存内计算阵列包括：32个存内计算单元。
当进行运算时，每一所述存内计算阵列中的8个存内计算单元进行运算。每个存内计算单元产生的压降累积到位线RBL和位线RBLB上，位线RBL和位线RBLB分别表示正数和负数的累加运算结果，最终位线RBL和位线RBLB上的电压降进行求差操作实现了最终整体的正负乘累加运算结果。这个计算结果被输入到ADC模块后，转换为数字值输出。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。
Claims (7)
1.一种基于9T SRAM的存内计算单元，其特征在于，包括：6T SRAM、管M7、管M8以及管M9；
所述6T SRAM分别与字线WL、位线BL以及位线BLB连接；
所述管M7的栅极与所述6T SRAM中的节点Q连接，所述管M7的漏极与位线RBL连接，所述管M7的源极与所述管M8的漏极以及所述管M9的源极连接，所述管M8的栅极与In端连接，所述管M8的源极接VSS，所述管M9的栅极与所述6T SRAM中的节点Q`连接，所述管M9的漏极与所述位线RBLB连接。
2.根据权利要求1所述的一种基于9T SRAM的存内计算单元，其特征在于，所述管M7、所述管M8以及所述管M9用于进行乘法运算。
3.根据权利要求1所述的一种基于9T SRAM的存内计算单元，其特征在于，所述6T SRAM用于进行权重的存储。
4.根据权利要求1所述的一种基于9T SRAM的存内计算单元，其特征在于，所述6T SRAM包括：管M1、管M2、管M3、管M4、管M5以及管M6；
所述管M1的源极和所述管M2的源极均接VDD，所述管M1的漏极、所述管M3的源极、所述管M5的漏极、所述管M2的栅极以及所述管M6的栅极均与节点Q连接，所述管M1的栅极、所述管M5的栅极、所述管M6的漏极、所述管M2的漏极、所述管M4的源极均与节点Q`连接，所述管M3的栅极与字线WL连接，所述管M3的漏极与位线BL连接，所述管M4的栅极与字线WL连接，所述管M4的漏极与位线BLB连接，所述管M5的源极与所述管M6的源极连接，并接VSS。
5.一种基于9T SRAM的存内计算阵列，其特征在于，包括：多个如权利要求1-4任意一项所述的存内计算单元。
6.根据权利要求5所述的一种基于9T SRAM的存内计算阵列，其特征在于，每一所述存内计算阵列包括：32个存内计算单元。
7.根据权利要求6所述的一种基于9T SRAM的存内计算阵列，其特征在于，当进行运算时，每一所述存内计算阵列中的8个存内计算单元进行运算。
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Cited By (1)
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|---|---|---|---|---|
| CN116913342A (zh) * | 2023-09-13 | 2023-10-20 | 安徽大学 | 具有存内布尔逻辑运算功能的存储电路及其模块、芯片 |
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2022
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Cited By (2)
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| CN116913342B (zh) * | 2023-09-13 | 2023-12-01 | 安徽大学 | 具有存内布尔逻辑运算功能的存储电路及其模块、芯片 |
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