CN113391786B - 一种多位正负权重的计算装置 - Google Patents

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Abstract

本发明涉及一种多位正负权重的计算装置。该装置包括：存算单元阵列模块、输入数模转换和输入缓冲器模块、位线驱动和预充模块、字线驱动模块以及读出计算模块；存算单元阵列模块分别与输入数模转换和输入缓冲器模块、位线驱动和预充模块、字线驱动模块以及读出计算模块连接；本发明能够提高计算的精度。

Description

一种多位正负权重的计算装置
技术领域
本发明涉及存内计算领域，特别是涉及一种多位正负权重的计算装置。
背景技术
深度卷积神经网络在人工智能等领域发展迅速，随着它的逐步发展，需要越来越多的考虑尺寸的大小、效率、能耗等方面的问题。传统的计算过程中，权重是在存储器和运算单元之间移动作用的，这不符合低功耗的要求。内存计算（IMC）对卷积神经网络加速越来越有吸引力。传统的存算芯片多采用电压或者电平进行计算，并且单比特计算较多。
为了提高计算的精度，亟需一种新的计算装置。
发明内容
本发明的目的是提供一种多位正负权重的计算装置，能够提高计算的精度。
为实现上述目的，本发明提供了如下方案：
一种多位正负权重的计算装置，包括：存算单元阵列模块、输入数模转换和输入缓冲器模块、位线驱动和预充模块、字线驱动模块以及读出计算模块；
所述存算单元阵列模块分别与输入数模转换和输入缓冲器模块、位线驱动和预充模块、字线驱动模块以及读出计算模块连接；
所述输入数模转换和输入缓冲器模块用于将输入信号转换为模拟值，并控制所述模拟值的输入；
所述字线驱动模块用于通过控制字线WL的电平，进行权重的存储以及权重的选择；
所述位线驱动和预充模块用于通过控制位线BL、BLB、PBL、PBLB的电平，进行权重的存取以及读出；所述位线驱动和预充模块还用于对RBL线的预充电压进行充放电；
所述存算单元阵列模块用于根据权重的符号位和数据位进行存储和计算；
所述读出计算模块用于对计算的输出结果进行模数转换，并输出计算结果。
可选地，所述存算单元阵列模块包括多个单元阵列。
可选地，所述单元阵列包括：存储单元与计算单元；
所述存储单元用于存储权重的符号位和数据位；
所述计算单元用于根据权重的符号位和数据位进行存储和计算。
可选地，所述存储单元包括：管M1、管M2、管M3、管M4、管M5、管M6、管M7以及管M8；
管M1、管M2、管M3和管M4均用于存储权重的符号位；
管M5、管M6、管M7和管M8均用于存储权重的数据位；
管M3、管M4、管M7，以及管M8的栅极均与字线WL连接，管M3的源极与位线BLB连接，管M4的源极与位线BL连接，管M3的漏极与管M1的漏极连接，管M4的漏极与管M2的漏极连接，管M1的源极、管M2的源极、M5的源极以及M6的源极均与VDD连接，管M1的栅极与管M2的漏极连接，管M2的栅极与管M1的漏极连接，管M8的源极与位线PBL连接，管M7的源极与位线PBLB连接，管M7的漏极与管M5的漏极连接，管M8的漏极与管M6的漏极连接，管M5的栅极与M6的漏极连接，管M6的栅极与管M5的漏极连接。
可选地，所述管M1、管M2、管M5以及管M6为PMOS管；管M3、管M4、管M7以及管M8为NMOS管。
可选地，所述计算单元包括：管M9、管M10、管M11以及管M12；
管M10的栅极与管M8的漏极连接，管M10的源极与RBL连接，管M10的与管M9的源极连接，管M9的栅极与VDD连接，管M9的漏极连与管M11的源极连接，管M11的漏极与VDD连接，管M11的栅极连与管M4的漏极连接，管M12的栅极与管M3的漏极连接，管M12的漏极与管M9的漏极连接，管M12的源极与VSS连接；
当权重输入为+1时，位线BL=1，位线BLB=0，管M11工作，管M12断开，VDD连接到管M9；同时PBL=1，PBLB=0，M10工作；
输入模拟值，电流由VDD流向RBL，使得RBL的电压值增大；
当权重输入为-1时，位线BL=0，位线BLB=1，M11断开，M12工作，VSS连接到管M9；同时PBL=1，PBLB=0，M10工作；
输入模拟值，电流由RBL流向VSS，使得RBL的电压值减小；
当权重输入为0时，位线PBL=0，位线PBLB=1，M10断开，此时RBL电压无变化。
可选地，所述输入数模转换和输入缓冲器模块包括：输入数模转换单元和输入缓冲器。
可选地，所述位线驱动和预充模块包括：位线驱动单元和预充单元。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明所提供的一种多位正负权重的计算装置，通过存算单元阵列模块实现对权重的符号位和数据位的存储和计算，实现了带有符号位的乘累加计算，可以实现高精度的乘算操作，并且扩大了权重的范围。通过所述输入数模转换和输入缓冲器模块实现了多位输入的乘法的计算。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明所提供的一种多位正负权重的计算装置结构示意图；
图2为本发明所提供的单元阵列结构示意图；
图3为权重表示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种多位正负权重的计算装置，能够提高计算的精度。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明所提供的一种多位正负权重的计算装置结构示意图，如图1所示，本发明所提供的一种多位正负权重的计算装置，包括：存算单元阵列模块、输入数模转换和输入缓冲器模块、位线驱动和预充模块、字线驱动模块以及读出计算模块。
所述存算单元阵列模块分别与输入数模转换和输入缓冲器模块、位线驱动和预充模块、字线驱动模块以及读出计算模块连接；
所述输入数模转换和输入缓冲器模块用于将输入信号转换为模拟值，并控制所述模拟值的输入；
所述字线驱动模块用于通过控制字线WL的电平，进行权重的存储以及权重的选择；
所述位线驱动和预充模块用于通过控制位线BL、BLB、PBL、PBLB的电平，进行权重的存取以及读出；所述位线驱动和预充模块还用于对RBL线的预充电压进行充放电；
所述存算单元阵列模块用于根据权重的符号位和数据位进行存储和计算；
所述读出计算模块用于对计算的输出结果进行模数转换，并输出计算结果。
所述存算单元阵列模块包括多个单元阵列。
其中，存算单元阵列模块包括16列单元阵列，其中每一列为64个单元阵列。
所述单元阵列包括：存储单元与计算单元；
所述存储单元用于存储权重的符号位和数据位；
所述计算单元用于根据权重的符号位和数据位进行存储和计算。
如图2所示，所述存储单元包括：管M1、管M2、管M3、管M4、管M5、管M6、管M7以及管M8；所述管M1、管M2、管M5以及管M6为PMOS管；管M3、管M4、管M7以及管M8为NMOS管。
管M1、管M2、管M3和管M4均用于存储权重的符号位；
管M5、管M6、管M7和管M8均用于存储权重的数据位；
利用2个并列4T结构SRAM存储带有正负的多位计算权重，借助MOS管实现乘法计。
管M3、管M4、管M7，以及管M8的栅极均与字线WL连接，管M3的源极与位线BLB连接，管M4的源极与位线BL连接，管M3的漏极与管M1的漏极连接，管M4的漏极与管M2的漏极连接，管M1的源极、管M2的源极、M5的源极以及M6的源极均与VDD连接，管M1的栅极与管M2的漏极连接，管M2的栅极与管M1的漏极连接，管M8的源极与位线PBL连接，管M7的源极与位线PBLB连接，管M7的漏极与管M5的漏极连接，管M8的漏极与管M6的漏极连接，管M5的栅极与M6的漏极连接，管M6的栅极与管M5的漏极连接。
所述计算单元包括：管M9、管M10、管M11以及管M12；
管M10的栅极与管M8的漏极连接，管M10的源极与RBL连接，管M10的与管M9的源极连接，管M9的栅极与VDD连接，管M9的漏极连与管M11的源极连接，管M11的漏极与VDD连接，管M11的栅极连与管M4的漏极连接，管M12的栅极与管M3的漏极连接，管M12的漏极与管M9的漏极连接，管M12的源极与VSS连接；
如图3所示，管M11和管M12用于对权重的计算，当位线BL=1，位线BLB=0时，符号位为1，表示输入的权重为正数，此时Q=1，Q`=0，管M11工作，管M12断开，VDD连接到管M9。当位线BL=0，位线BLB=1时，权重的符号位为0，表示输入的权重为负数，此时Q=0，Q`=1，管M11断开，管M12工作，VSS接到管M9。
输入的数据是一个2 bit的数，这个数据经过数模转换电路后，转换成4种不同的模拟值，这些模拟值被输入到IN后，会使得通过管M9的电流大小各不相同。进行乘累加操作时，首先是数据输入，输入的两位数据经过数模转换电路后生成模拟值后，通过IN端输入到电路中：当权重输入为+1时，位线BL=1，位线BLB=0，管M11工作，管M12断开，VDD连接到管M9；同时PBL=1，PBLB=0，M10工作；
输入模拟值，电流由VDD流向RBL，使得RBL的电压值增大；
当权重输入为-1时，位线BL=0，位线BLB=1，M11断开，M12工作，VSS连接到管M9；同时PBL=1，PBLB=0，M10工作；
输入模拟值，电流由RBL流向VSS，使得RBL的电压值减小；
当权重输入为0时，位线PBL=0，位线PBLB=1，M10断开，此时RBL电压无变化。
所述输入数模转换和输入缓冲器模块包括：输入数模转换单元和输入缓冲器。输入数模转换单元用于将两位的输入信号转换为模拟值；输入缓冲器则是控制这个转换后的模拟值，在需要的时刻才被输入到电路中，而这个需要的时刻就是进行计算的时刻，这是人为控制的。
所述位线驱动和预充模块包括：位线驱动单元和预充单元。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (4)

1.一种多位正负权重的计算装置，其特征在于，包括：存算单元阵列模块、输入数模转换和输入缓冲器模块、位线驱动和预充模块、字线驱动模块以及读出计算模块；
所述存算单元阵列模块分别与输入数模转换和输入缓冲器模块、位线驱动和预充模块、字线驱动模块以及读出计算模块连接；
所述输入数模转换和输入缓冲器模块用于将输入信号转换为模拟值，并控制所述模拟值的输入；
所述字线驱动模块用于通过控制字线WL的电平，进行权重的存储以及权重的选择；
所述位线驱动和预充模块用于通过控制位线BL、BLB、PBL、PBLB的电平，进行权重的存取以及读出；所述位线驱动和预充模块还用于对RBL线的预充电压进行充放电；
所述存算单元阵列模块用于根据权重的符号位和数据位进行存储和计算；
所述读出计算模块用于对计算的输出结果进行模数转换，并输出计算结果；
所述存算单元阵列模块包括多个单元阵列；
所述单元阵列包括：存储单元与计算单元；
所述存储单元用于存储权重的符号位和数据位；
所述计算单元用于根据权重的符号位和数据位进行存储和计算；
所述存储单元包括：管M1、管M2、管M3、管M4、管M5、管M6、管M7以及管M8；
管M1、管M2、管M3和管M4均用于存储权重的符号位；
管M5、管M6、管M7和管M8均用于存储权重的数据位；
管M3、管M4、管M7，以及管M8的栅极均与字线WL连接，管M3的源极与位线BLB连接，管M4的源极与位线BL连接，管M3的漏极与管M1的漏极连接，管M4的漏极与管M2的漏极连接，管M1的源极、管M2的源极、M5的源极以及M6的源极均与VDD连接，管M1的栅极与管M2的漏极连接，管M2的栅极与管M1的漏极连接，管M8的源极与位线PBL连接，管M7的源极与位线PBLB连接，管M7的漏极与管M5的漏极连接，管M8的漏极与管M6的漏极连接，管M5的栅极与M6的漏极连接，管M6的栅极与管M5的漏极连接；
所述计算单元包括：管M9、管M10、管M11以及管M12；
管M10的栅极与管M8的漏极连接，管M10的源极与RBL连接，管M10的与管M9的源极连接，管M9的栅极与VDD连接，管M9的漏极连与管M11的源极连接，管M11的漏极与VDD连接，管M11的栅极连与管M4的漏极连接，管M12的栅极与管M3的漏极连接，管M12的漏极与管M9的漏极连接，管M12的源极与VSS连接；
当权重输入为+1时，位线BL=1，位线BLB=0，管M11工作，管M12断开，VDD连接到管M9；同时PBL=1，PBLB=0，M10工作；
输入模拟值，电流由VDD流向RBL，使得RBL的电压值增大；
当权重输入为-1时，位线BL=0，位线BLB=1，M11断开，M12工作，VSS连接到管M9；同时PBL=1，PBLB=0，M10工作；
输入模拟值，电流由RBL流向VSS，使得RBL的电压值减小；
当权重输入为0时，位线PBL=0，位线PBLB=1，M10断开，此时RBL电压无变化。
2.根据权利要求1所述的一种多位正负权重的计算装置，其特征在于，所述管M1、管M2、管M5以及管M6为PMOS管；管M3、管M4、管M7以及管M8为NMOS管。
3.根据权利要求1所述的一种多位正负权重的计算装置，其特征在于，所述输入数模转换和输入缓冲器模块包括：输入数模转换单元和输入缓冲器。
4.根据权利要求1所述的一种多位正负权重的计算装置，其特征在于，所述位线驱动和预充模块包括：位线驱动单元和预充单元。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116070685B (zh) * 2023-03-27 2023-07-21 南京大学 一种存内计算单元、存算阵列及存算芯片

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060253521A1 (en) * 2005-04-14 2006-11-09 Texas Instruments Incorporated High-Speed Integer Multiplier Unit Handling Signed and Unsigned Operands and Occupying a Small Area
TW202109281A (zh) * 2019-08-23 2021-03-01 美商谷歌有限責任公司 帶正負號多字乘法器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11662980B2 (en) * 2019-11-06 2023-05-30 Flashsilicon Incorporation In-memory arithmetic processors
CN110942792B (zh) * 2019-11-29 2023-03-14 天津大学 一种应用于存算一体芯片的低功耗低泄漏sram
CN112015673B (zh) * 2020-10-22 2021-03-16 之江实验室 一种基于混合存储的存内计算的方法与装置
CN112151092B (zh) * 2020-11-26 2021-02-26 中科院微电子研究所南京智能技术研究院 一种基于4管存储的存储单元、存储阵列及存内计算装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060253521A1 (en) * 2005-04-14 2006-11-09 Texas Instruments Incorporated High-Speed Integer Multiplier Unit Handling Signed and Unsigned Operands and Occupying a Small Area
TW202109281A (zh) * 2019-08-23 2021-03-01 美商谷歌有限責任公司 帶正負號多字乘法器

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