CN112884140B - 一种多位存内计算单元、阵列及装置 - Google Patents

一种多位存内计算单元、阵列及装置 Download PDF

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Abstract

本发明涉及一种多位存内计算单元、阵列及装置，所述多位存内计算单元包括多个存储部分和1个计算部分，所述存储部分包括4个用于存储权重的晶体管，所述计算部分包括2个晶体管，所述计算部分用于所述存储权重和输入数据的加权计算。本发明实现2比特输入数据和权重的乘累加操作，提高了计算精度。

Description

一种多位存内计算单元、阵列及装置
技术领域
本发明涉及存内计算技术领域，特别是涉及一种多位存内计算单元、阵列及装置。
背景技术
深度卷积神经网络(DCNNs)在人工智能等领域发展迅速，随着它的逐步发展，需要越来越多的考虑尺寸的大小、效率、能耗等方面的问题。传统的计算过程中，权重是在存储器和运算单元之间移动作用的，这不符合低功耗的要求。内存计算(IMC)对DCNN的加速越来越有吸引力。传统的8T SRAM(Static Random-Access Memory，静态随机存取存储器)结构晶体管数量较多，面积较大，还存在计算时计算精度不够高的问题。
发明内容
本发明的目的是提供一种多位存内计算单元、阵列及装置，提高了计算精度。
为实现上述目的，本发明提供了如下方案：
一种多位存内计算单元，所述多位存内计算单元包括多个存储部分和1个计算部分，所述存储部分包括4个用于存储权重的晶体管，所述计算部分包括2个晶体管，所述计算部分用于所述存储权重和输入数据的加权计算；
所述存储部分用于存储权重的晶体管分别为管M1、管M2、管M3和管M4，所述计算部分的晶体管分别为管M5和管M6；
管M1的第一极和管M2的第一极均与电源VDD连接，管M1的栅极分别与管M2的第二极和管M4的第一极连接，管M2的栅极分别与管M1的第二极和管M3的第一极连接，管M3的栅极和管M4的栅极均与字线WL连接；
各所述存储部分中的管M3的第二极均与位线BL连接，各所述存储部分中的管M4的第二极均与位线BLB连接；
管M5的第一极和管M6的第一极分别与位线BL连接，管M5的第二极与位线RBLM连接，管M6的第二极与位线RBLL连接，管M5的栅极与字线VWLM连接，管M6的栅极与字线VWLL连接；
字线VWLM用于输入第一数据，字线VWLL用于输入第二数据；
管M5用于将管M3中的所述存储权重与所述第一数据相乘，并将第一相乘结果输出到位线RBLM；
管M6用于将管M3中所述存储权重与所述第二数据相乘，并将第二相乘结果输出到位线RBLL；
通过各所述存储部分对应的字线WL控制管M3中存储权重的输出。
可选地，所述存储部分数量为9。
可选地，所述管M1和管M2均为PMOS管，所述管M3、管M4、M5和管M6均为NMOS管。
本发明还公开了一种多位存内计算阵列，所述多位存内计算阵列包括矩阵式排列的所述多位存内计算单元；
各行所述多位存内计算单元中，各所述管M5的第二极均与位线RBLM连接，各所述管M6的第二极均与位线RBLL连接；
各列所述多位存内计算单元中，各所述管M5的栅极均与字线VWLM连接，各所述管M6的栅极均与字线VWLL连接；
各所述管M3的栅极和各所述管M4的栅极均与字线WL连接。
可选地，所述多位存内计算阵列为8行、128列的多位存内计算阵列。
本发明还公开了一种多位存内计算装置，其特征在于，所述多位存内计算装置包括所述多位存内计算阵列，所述多位存内计算装置用于接收输入数据，乘累加位线RBLM和位线RBLL上的电压。
可选地，所述多位存内计算装置还包括：
输入驱动器，分别与字线VWLM和字线VWLL连接，用于输入数据；
行解码器，与字线WL连接；
列译码器和位线驱动模块，分别与位线BL和位线BLB连接；
乘累加读出控制模块，分别与位线RBLM和位线RBLL连接，用于乘累加位线RBLM和位线RBLL上的电压。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明的多位存内计算单元包括多个存储部分和1个计算部分，所述存储部分包括4个用于存储权重的晶体管，所述计算部分包括2个晶体管，所述计算部分用于所述存储权重和输入数据的加权计算，实现2比特输入数据和权重的乘累加操作，提高了计算精度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一种多位存内计算单元示意图；
图2为本发明一种多位存内计算装置示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种多位存内计算单元、阵列及装置，提高了计算精度。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明一种多位存内计算单元示意图，如图1所示，一种多位存内计算单元，所述多位存内计算单元包括多个存储部分和1个计算部分，所述存储部分包括4个用于存储权重的晶体管，所述计算部分包括2个晶体管，所述计算部分用于所述存储权重和输入数据的加权计算。
所述存储部分用于存储权重的晶体管分别为管M1、管M2、管M3和管M4，所述计算部分的晶体管分别为管M5和管M6。
管M1的第一极和管M2的第一极均与电源VDD连接，管M1的栅极分别与管M2的第二极和管M4的第一极连接，管M2的栅极分别与管M1的第二极和管M3的第一极连接，管M3的栅极和管M4的栅极均与字线WL连接。
各所述存储部分中的管M3的第二极均与位线BL连接，各所述存储部分中的管M4的第二极均与位线BLB连接。
管M5的第一极和管M6的第一极分别与位线BL连接，管M5的第二极与位线RBLM连接，管M6的第二极与位线RBLL连接，管M5的栅极与字线VWLM连接，管M6的栅极与字线VWLL连接。
字线VWLM用于输入第一数据，字线VWLL用于输入第二数据。
管M5用于将管M3中的所述存储权重与所述第一数据相乘，并将第一相乘结果输出到位线RBLM。
管M6用于将管M3中所述存储权重与所述第二数据相乘，并将第二相乘结果输出到位线RBLL。
通过各存储部分对应的字线WL控制管M3中存储权重的输出。
所述存储部分数量为9，9个存储部分分别为第一存储部分、第二存储部分、......和第九存储部分，第一存储部分中管M3的栅极和管M4的栅极均与字线WL1连接，第二存储部分中管M3的栅极和管M4的栅极均与字线WL2连接，第三存储部分中管M3的栅极和管M4的栅极均与字线WL3连接，......，第九存储部分中管M3的栅极和管M4的栅极均与字线WL9连接。
通过各存储部分对应的字线WL(字线WL1-字线WL9)控制各存储部分对应管M3中存储权重的输出。
所述管M1和管M2均为PMOS管，所述管M3、管M4、M5和管M6均为NMOS管。
本实施例中，管M1的第一极为源极，管M1的第二极为漏极。管M2的第一极为源极，管M2的第二极为漏极。管M3的第一极为漏极，管M3的第二极为源极。管M4的第一极为漏极，管M4的第二极为源极。
本发明还公开了一种多位存内计算阵列，所述多位存内计算阵列包括矩阵式排列所述多位存内计算单元，如图2所示。
各行所述多位存内计算单元中，各所述管M5的第二极均与位线RBLM连接，各所述管M6的第二极均与位线RBLL连接。
各列所述多位存内计算单元中，各所述管M5的栅极均与字线VWLM连接，各所述管M6的栅极均与字线VWLL连接。
各所述管M3的栅极和各所述管M4的栅极均与字线WL连接。
所述多位存内计算阵列为8行、128列的多位存内计算阵列。
如图2所示，本发明还公开了一种多位存内计算装置，所述多位存内计算装置包括所述的多位存内计算阵列，所述多位存内计算装置用于接收输入数据，乘累加位线RBLM和位线RBLL上的电压。
所述多位存内计算装置还包括：
输入驱动器，分别与字线VWLM和字线VWLL连接，用于输入数据。
行解码器，与字线WL连接。
列译码器和位线驱动模块，分别与位线BL和位线BLB连接。
乘累加读出控制模块，分别与位线RBLM和位线RBLL连接，用于乘累加位线RBLM和位线RBLL上的电压。
下面详细说明本发明一种多位存内计算装置。
一种多位存内计算装置包括一个存算单元阵列(多位存内计算阵列)、一个输入驱动器(CID)、一个列译码和位线驱动模块(Column Decoder&BL driver)、一个行解码器(RowDecoder)和乘累加读出控制模块(MAC readout blocks)。
存算单元阵列：如图2所示，存算单元阵列由多个计算单元(多位存内计算单元)组成，一共128列，1列由8个计算单元组成，一个计算单元包括9个存储部分和一个计算部分。存储部分由2个PMOS和2个NMOS组成。计算部分由两个NMOS组成。
输入驱动器(CID)：用于输入数据，控制输入字线(字线VWLM和字线VWLL)上的数据，使输入字线与存算单元阵列中存的数据(权重)进行计算，其中，字线VWLM为高位字线，字线VWLL为低位字线。
行解码器(Row Decoder)：用于控制权重的存储以及对权重的选择，通过字线WL来进行控制。
列译码和位线驱动(Column Decoder&BL driver)：利用位线1-8(位线BL和位线BLB)，实现对权重的存取以及读出操作。位线1-8分别为位线1、位线2、......、位线7和位线8，每个位线又包括一个高电平位线、一个低电平位线，例如，位线1包括位线1[0]和位线1非[0]。
乘累加读出控制模块(MAC readoutblocks)：对计算单元(多位存内计算单元)输出的位线RBLM和位线RBLL信号进行按位加权计算以及模数转换后输出。
存算结构(多位存内计算单元)具体的电路结构如图1所示，存算结构指的是存算的核心存储部分与计算部分，与传统的存算结构相比，首先改变了存储部分结构，即图中的管M1-M4的结构，使用管M1-M4的结构进行权重存储；权重采用的是8bit的数据，每一个存算结构含有9组这样的管M1-M4结构(如图1所示)，管M1-M4的4管结构只能存储1bit的权重，9组结构每一组只能用于存储3×3阵列中的每一个权重中的1bit的数据，一个完整的计算单元需要8个管M1-M4的结构组成。每列包括8个多位存内计算单元。
而管M5和管M6的结构用于计算，实现权重和输入数据的加权计算。首先控制字线WL，字线WL包括字线WL1-字线WL9，从字线WL1-字线WL9选择一个字线导通，使被选择的字线对应的4管结构中存储的权重输出。存储部分结构进行权重写入操作时，字线WL预充电到高电平使得管M3和管M4导通，然后对位线BL和位线BLB进行充电或者放电操作，使得两者(位线BL和位线BLB)一个为高电平一个为低电平，通过管M3和管M4实现权重的写入操作。
进行乘累加操作时，首先是数据输入，2比特输入被加到管M5和管M6的栅极(输入字线VWLM和字线VWLL分别输入一位数据，输入数据IN[1:0]时，IN[1]被字线VWLM输入到存算单元阵列中，IN[0]被字线VWLL输入到存算单元阵列中)，与此同时存储在存储结构中的权重值被输入到管M5和管M6。其次就是计算步骤，管M5执行IN[1]*W(W表示权重)的二进制乘法运算，结果输出到位线RBLM中，而管M6执行IN[0]*W的二进制乘法运算，结果输出到位线RBLL中，计算结果(位线RBLM和位线RBLL上的电压信号)经过乘累加读出控制模块，实现加权计算和模数转换输出。图2中位线M表示位线RBLM，位线L表示位线RBLL。
本发明采用存储部分和计算部分的结合，相较过去的存算结构，减少了晶体管的数量，降低了面积。
本发明相比传统的8T结构的存算SRAM采用的1比特输入的计算模式，借助计算模块，实现2比特输入数据和权重的乘累加操作，相比于传统1比特数据的计算，避免中间数据产生，有效降低功耗，提高了计算效率。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (7)

1.一种多位存内计算单元，其特征在于，所述多位存内计算单元包括多个存储部分和1个计算部分，所述存储部分包括4个用于存储权重的晶体管，所述计算部分包括2个晶体管，所述计算部分用于所述存储权重和输入数据的加权计算；
所述存储部分用于存储权重的晶体管分别为管M1、管M2、管M3和管M4，所述计算部分的晶体管分别为管M5和管M6；
管M1的第一极和管M2的第一极均与电源VDD连接，管M1的栅极分别与管M2的第二极和管M4的第一极连接，管M2的栅极分别与管M1的第二极和管M3的第一极连接，管M3的栅极和管M4的栅极均与字线WL连接；
各所述存储部分中的管M3的第二极均与位线BL连接，各所述存储部分中的管M4的第二极均与位线BLB连接；
管M5的第一极和管M6的第一极分别与位线BL连接，管M5的第二极与位线RBLM连接，管M6的第二极与位线RBLL连接，管M5的栅极与字线VWLM连接，管M6的栅极与字线VWLL连接；
字线VWLM用于输入第一数据，字线VWLL用于输入第二数据；
管M5用于将管M3中的所述存储权重与所述第一数据相乘，并将第一相乘结果输出到位线RBLM；
管M6用于将管M3中所述存储权重与所述第二数据相乘，并将第二相乘结果输出到位线RBLL；
通过各所述存储部分对应的字线WL控制管M3中存储权重的输出。
2.根据权利要求1所述的多位存内计算单元，其特征在于，所述存储部分数量为9。
3.根据权利要求1所述的多位存内计算单元，其特征在于，所述管M1和管M2均为PMOS管，所述管M3、管M4、M5和管M6均为NMOS管。
4.一种多位存内计算阵列，其特征在于，所述多位存内计算阵列包括矩阵式排列的权利要求1-3任意一项所述的多位存内计算单元；
各行所述多位存内计算单元中，各所述管M5的第二极均与位线RBLM连接，各所述管M6的第二极均与位线RBLL连接；
各列所述多位存内计算单元中，各所述管M5的栅极均与字线VWLM连接，各所述管M6的栅极均与字线VWLL连接；
各所述管M3的栅极和各所述管M4的栅极均与字线WL连接。
5.根据权利要求4所述的多位存内计算阵列，其特征在于，所述多位存内计算阵列为8行、128列的多位存内计算阵列。
6.一种多位存内计算装置，其特征在于，所述多位存内计算装置包括权利要求4所述的多位存内计算阵列，所述多位存内计算装置用于接收输入数据，乘累加位线RBLM和位线RBLL上的电压。
7.根据权利要求6所述的多位存内计算装置，其特征在于，所述多位存内计算装置还包括：
输入驱动器，分别与字线VWLM和字线VWLL连接，用于输入数据；
行解码器，与字线WL连接；
列译码器和位线驱动模块，分别与位线BL和位线BLB连接；
乘累加读出控制模块，分别与位线RBLM和位线RBLL连接，用于乘累加位线RBLM和位线RBLL上的电压。
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An Energy-Efficient and High Throughput in-Memory Computing Bit-Cell With Excellent Robustness Under Process Variations for Binary Neural Network;Gobinda Saha等;《IEEE Access》;第8卷;91405-91414 *
一种新型的双阈值4T SRAM单元的设计;张露漩等;《电子技术应用》;第44卷(第11期);21-23+28 *

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