CN113077050B - 一种用于神经网络处理的数字域计算电路装置 - Google Patents

一种用于神经网络处理的数字域计算电路装置 Download PDF

Info

Publication number
CN113077050B
CN113077050B CN202110628284.9A CN202110628284A CN113077050B CN 113077050 B CN113077050 B CN 113077050B CN 202110628284 A CN202110628284 A CN 202110628284A CN 113077050 B CN113077050 B CN 113077050B
Authority
CN
China
Prior art keywords
gate
output
exclusive
storage
adder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110628284.9A
Other languages
English (en)
Other versions
CN113077050A (zh
Inventor
乔树山
黄茂森
尚德龙
周玉梅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhongke Nanjing Intelligent Technology Research Institute
Original Assignee
Nanjing Institute Of Intelligent Technology Institute Of Microelectronics Chinese Academy Of Sciences
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanjing Institute Of Intelligent Technology Institute Of Microelectronics Chinese Academy Of Sciences filed Critical Nanjing Institute Of Intelligent Technology Institute Of Microelectronics Chinese Academy Of Sciences
Priority to CN202110628284.9A priority Critical patent/CN113077050B/zh
Publication of CN113077050A publication Critical patent/CN113077050A/zh
Application granted granted Critical
Publication of CN113077050B publication Critical patent/CN113077050B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G06F7/5443—Sum of products

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Biophysics (AREA)
  • Computing Systems (AREA)
  • Biomedical Technology (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Optimization (AREA)
  • Data Mining & Analysis (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • Neurology (AREA)
  • Artificial Intelligence (AREA)
  • Computational Linguistics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Complex Calculations (AREA)

Abstract

本发明涉及一种用于神经网络处理的数字域计算电路装置，该装置包括：存储阵列模块、写权重的位线控制及计算的列控制模块、行译码及输入驱动模块、加法器及输出模块、第一同或门、第二同或门、第三同或门和第四同或门；存储阵列模块包括N行×M列个存算子模块，各存算子模块包括第一存储单元、第二存储单元、管T7和管T8；存储阵列模块中进行计算的列对应的N行存算子模块的第一输出信号通过第一加法器树累加获得第一乘累加输出，存储阵列模块中进行计算的列对应的N行存算子模块的第二输出信号通过第二加法器树累加获得第二乘累加输出；第一乘累加输出和第二乘累加输出通过第三加法器进行累加输出。本发明实现数字域的多位乘累加的计算。

Description

一种用于神经网络处理的数字域计算电路装置
技术领域
本发明涉及存内计算技术领域，特别是涉及一种用于神经网络处理的数字域计算电路装置。
背景技术
深度卷积神经网络（DCNNs）继续证明了推理精度的提高，深度学习正在向边缘计算转移。这一发展推动了低资源机器学习算法及其加速硬件的工作。DCNNs中最常见的运算是乘法和累加（MAC），它控制着功率和延迟。MAC操作具有很高的规则性和并行性，因此非常适合硬件加速。然而，内存访问量严重限制了传统数字加速器的能源效率。因此，存内计算（CIM）对DCNNs加速越来越有吸引力。
现在的存算阵列基本都基于模拟域的计算方式，计算操作分为基于电阻分压器、放电率等的电流域计算和基于电荷共享、电容分压器等的电荷域计算两种。模拟域计算容易受环境的影响，比如温度和噪声。
发明内容
本发明的目的是提供一种用于神经网络处理的数字域计算电路装置，提高了多位计算的计算精度。
为实现上述目的，本发明提供了如下方案：
一种用于神经网络处理的数字域计算电路装置，包括：存储阵列模块、写权重的位线控制及计算的列控制模块、行译码及输入驱动模块、加法器及输出模块、第一同或门、第二同或门、第三同或门和第四同或门；
所述存储阵列模块包括N行×M列个存算子模块，各存算子模块包括第一存储单元、第二存储单元、管T7和管T8；所述第一存储单元的权重存储点Q1与所述管T7的源极相连，所述管T7的栅极连接控制信号，所述管T7的漏极分别与第一同或门的第一输入端和第四同或门的第一输入端相连，所述第二存储单元的权重存储点Q0与所述管T8的源极相连，所述管T8的栅极连接控制信号，所述管T8的漏极分别与第二同或门的第一输入端和第三同或门的第一输入端相连，第一输入信号分别与第一同或门的第二输入端和第二同或门的第二输入端相连，第二输入信号分别与第三同或门的第二输入端和第四同或门的第二输入端相连；
所述行译码及输入驱动模块为所述存储阵列模块中各存算子模块提供字线、所述第一输入信号和所述第二输入信号；
所述控制信号用于选中多列所述存算子模块中的一列进行计算；所述写权重的位线控制及计算的列控制模块用于为所述存储阵列模块中各存算子模块提供位线和所述控制信号；
所述加法器及输出模块包括第一加法器树、第二加法器树和第三加法器；所述第一同或门的输出端与所述第二同或门的输出端相加得到第一输出信号，所述第三同或门的输出端与所述第四同或门的输出端相加得到第二输出信号；所述存储阵列模块中进行计算的列对应的N行存算子模块的第一输出信号通过第一加法器树累加获得第一乘累加输出，所述存储阵列模块中进行计算的列对应的N行存算子模块的第二输出信号通过第二加法器树累加获得第二乘累加输出；所述第一乘累加输出和所述第二乘累加输出通过所述第三加法器进行累加输出。
可选地，N为256，M为64。
可选地，所述第一加法器树和所述第二加法器树均为八级加法器树。
可选地，所述第一乘累加输出和所述第二乘累加输出通过所述第三加法器进行累加输出，具体包括：
将所述第二乘累加输出扩展一位得到11bit数据，将得到的11bit数据与所述第一乘累加输出的10bit数据通过第三加法器进行累加，获得12bit的输出。
可选地，所述第一存储单元和第二存储单元均为6T SRAM存储单元。
可选地，所述管T7和所述管T8均为PMOS管。
可选地，所述存储阵列模块中各行存算子模块中字线共线连接。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明通过四个同或门分别实现两个输入数据与两个存储权重的同或操作，并得到两个同或输出的相加结果，将存储阵列模块中同或输出的相加结果分为两组通过加法器树进行累加，将两个累加结果通过加法器累加，实现数字域的多位乘累加的计算。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一种用于神经网络处理的数字域计算电路装置结构示意图；
图2为本发明乘计算原理示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种用于神经网络处理的数字域计算电路装置，提高了多位计算的计算精度。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明一种用于神经网络处理的数字域计算电路装置结构示意图，如图1所示，一种用于神经网络处理的数字域计算电路装置，包括：存储阵列模块①、写权重的位线控制及计算的列控制模块②、行译码及输入驱动模块③、加法器及输出模块④、第一同或门Y1、第二同或门Y2、第三同或门Y3和第四同或门Y4。
所述存储阵列模块①包括N行×M列个存算子模块，各存算子模块包括第一存储单元H_6T、第二存储单元L_6T、管T7和管T8；所述第一存储单元H_6T的权重存储点Q1与所述管T7的源极相连，所述管T7的栅极连接控制信号REN，所述管T7的漏极分别与第一同或门Y1的第一输入端和第四同或门Y4的第一输入端相连，所述第二存储单元L_6T的权重存储点Q0与所述管T8的源极相连，所述管T8的栅极连接控制信号REN，所述管T8的漏极分别与第二同或门Y2的第一输入端和第三同或门Y3的第一输入端相连，第一输入信号IN_L分别与第一同或门Y1的第二输入端和第二同或门Y2的第二输入端相连，第二输入信号IN_H分别与第三同或门Y3的第二输入端和第四同或门Y4的第二输入端相连。
作为具体实施例，N为256，M为64，即存储阵列模块①包括256行×64列的存算子模块。
所述行译码及输入驱动模块③为所述存储阵列模块①中各存算子模块提供字线、所述第一输入信号IN_L和所述第二输入信号IN_H，一个存算子模块中的第一存储单元和第二存储单元的字线共线。行译码及输入驱动模块③对字线WL(j)进行作用，用于权重值的存储，j表示存算子模块的行数；驱动输入时将外部256个两位输入数据IN_L(j)和IN_H(j)输入进来（IN_L为低位，IN_H为高位）。
所述控制信号REN用于选中多列所述存算子模块中的一列进行计算；所述写权重的位线控制及计算的列控制模块②用于为所述存储阵列模块①中各存算子模块提供位线和所述控制信号REN，位线包括位线BL(i)和位线BLB(i)，位线BL(i)和位线BLB(i)用于控制各存储单元权重的写入，i表示存储单元的列数，k表示控制信号的列数，第k列的控制信号REN表示为REN(k)。各存算子模块中的各第一存储单元和各第二存储单元均具有独立位线BL和位线BLB。
所述加法器及输出模块④包括第一加法器树、第二加法器树和第三加法器；所述第一同或门Y1的输出端与所述第二同或门Y2的输出端相加得到第一输出信号，所述第三同或门Y3的输出端与所述第四同或门Y4的输出端相加得到第二输出信号；所述存储阵列模块①中进行计算的列对应的N行存算子模块的第一输出信号通过第一加法器树累加获得第一乘累加输出，所述存储阵列模块①中进行计算的列对应的N行存算子模块的第二输出信号通过第二加法器树累加获得第二乘累加输出；所述第一乘累加输出和所述第二乘累加输出通过所述第三加法器进行累加输出，输出一个12位的输出结果（OUT[11:0]）。
所述第一加法器树和所述第二加法器树均为八级加法器树。
所述第一乘累加输出和所述第二乘累加输出通过所述第三加法器进行累加输出，具体包括：
将所述第二乘累加输出扩展一位得到11bit数据，将得到的11bit数据与所述第一乘累加输出的10bit数据通过第三加法器进行累加，获得12bit的输出。
所述第一存储单元H_6T和第二存储单元L_6T均为6T SRAM存储单元。
所述管T7和所述管T8均为PMOS管。
所述存储阵列模块①中各行存算子模块中字线共线连接。存储阵列模块①用于存储权重，同一列的存算子模块中存储的权重与输入数据进行同或计算。
本发明用于神经网络处理的数字域计算电路装置在两种模式下工作：1、将权重写入存储器单元的存值模式；2、实现二进制乘累加操作的计算模式。
在存值模式中，对于正常的数据写操作，本发明用于神经网络处理的数字域计算电路装置中存储单元的读/写操作与常规6T SRAM存储单元的写操作相同。行译码及输入驱动模块③对要存数据的行地址信号进行译码，选定阵列（存储阵列模块）的某一行字线WL(j)；写权重的位线控制及计算的列控制模块②对要存数据的列地址信号进行译码，选定阵列某一列BL(i)和BLB(i)，这样就可以实现存储阵列中所存数据的写操作。
在计算模式下，权值存储在存储单元中，256行输入数据IN_L(0)/IN_H(0) ~ IN_L(255)/IN_H(255)被同时输入到阵列。当输入数据为1时IN_L(i)/IN_H(i)为高电平，输入数据为0时IN_L(i)/IN_H(i)为低电平，即1表示高电平，0表示低电平；当权重值为1时，其存储节点(Q1/Q0)存储逻辑“1”，当权重为0时，其存储节点(Q1/Q0)存储逻辑“0”。控制信号REN(k)用于选中32列中的其中一列，当REN(k)=0时第k列的传输管导通开始乘计算（即同或运算），在乘计算中每行的两位的输入数据与两位的权重（Q0为低位，Q1为高位）进行同或操作生成两个两位的计算结果OUT_L(j)和OUT_H(j)（OUT_L(j)为低位输入IN_L(j)与Q0/Q1同或所得，OUT_H(j)为高位输入IN_H(j)与Q0/Q1同或所得）。
256行的输出分为两组：256个两位的OUT_L(j)与256个两位的OUT_H(j)，两组数据分别连接到加法器及输出模块④的两个8级加法器树进行累加计算。在8级加法树中，256个2bit的OUT_L/OUT_H通过第一级加法器得到128个3bit的结果，通过第二级加法器得到64个4bit的结果，以此类推，通过第八级加法器后得到1个10bit的结果。两个加法器树得出两个10bit的数OUT_L[9:0]和OUT_H[9:0]，因为OUT_H[9:0]为高位数据，在与低位数据OUT_L[9:0]相加时需要将10bit数OUT_H[9:0]扩展一位成为11bit数OUT_H[10:0]，即将OUT_H[9:0]左移一位最低位补0，最后通过最后一级加法器将OUT_L[9:0]和OUT_H[10:0]相加得到一个12bit数OUT[11:0]。
图2为乘计算原理图，图2示出了本发明所用的标准6管SRAM存储单元以及其与计算结构的连接。两个存储单元结构相同，其中H_6T单元（第一存储单电源）存储高位权重Q1，L_6T单元（第二存储单电源）存储低位权重Q0，存储单元包括：两个上拉PMOS管T1、T2，两个下拉NMOS管T3、T4，两个传输管T5、T6(NMOS管)，字线WL和两条位线BL、BLB。计算结构包括传输管T7(PMOS管)、传输管T8(PMOS管)以及４个同或门。
连接关系：第一存储单元和第二存储单元结构相同，管T1源极连接电源VDD，栅极连接第二权重存储点（第一存储单元中为Q1，第二存储单元中为Q0），漏极连接第一权重存储点（第一存储单元中为QB1，第二存储单元中为QB0）；管T2源极连接电源VDD，栅极连接第一权重存储点，漏极连接第二权重存储点；管T3源极接地，栅极连接第二权重存储点，漏极连接第一权重存储点；管T4源极接地，栅极连接第一权重存储点，漏极连接第二权重存储点；管T5源极连接位线BL，栅极连接字线WL，漏极连接第一权重存储点；管T6源极连接位线BLB，栅极连接字线WL，漏极连接第二权重存储点；
管T7漏极连接第一同或门的第一输入端和第四同或门的第一输入端，栅极连接控制信号REN，源极连接权重存储点Q1；管T8漏极连接第二同或门的第一输入端和第三同或门的第一输入端，栅极连接控制信号REN，源极连接权重存储点Q0。第一同或门的第二输入端和第二同或门的第二输入端均连接第一输入信号。第三同或门的第二输入端和第四同或门的第二输入端均连接第二输入信号。
如图2所示，两位输入IN_L/IN_H与两位权重Q0/Q1计算的步骤：
第一步行译码及输入驱动模块将输入信号IN_L/IN_H输入进来，同时控制信号REN控制传输门导通。
第二步输入与权值通过4个同或门进行乘计算得到两个2bit的数OUT_L/OUT_H。
本发明中，存内计算装置中的存储模块采用稳定的6管存储单元，容易实现。用数字方法进行乘累加不会造成计算精度的损失，可应用于一些高精度的计算模型。64列共用一个加法器树极大的节省了面积。多位乘累加的计算模式还可以继续扩展，以应用于不同的模型。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (7)

1.一种用于神经网络处理的数字域计算电路装置，其特征在于，包括：存储阵列模块、写权重的位线控制及计算的列控制模块、行译码及输入驱动模块、加法器及输出模块、第一同或门、第二同或门、第三同或门和第四同或门；
所述存储阵列模块包括N行×M列个存算子模块，各存算子模块包括第一存储单元、第二存储单元、管T7和管T8；所述第一存储单元的权重存储点Q1与所述管T7的源极相连，所述管T7的栅极连接控制信号，所述管T7的漏极分别与第一同或门的第一输入端和第四同或门的第一输入端相连，所述第二存储单元的权重存储点Q0与所述管T8的源极相连，所述管T8的栅极连接控制信号，所述管T8的漏极分别与第二同或门的第一输入端和第三同或门的第一输入端相连，第一输入信号分别与第一同或门的第二输入端和第二同或门的第二输入端相连，第二输入信号分别与第三同或门的第二输入端和第四同或门的第二输入端相连；
所述行译码及输入驱动模块为所述存储阵列模块中各存算子模块提供字线、所述第一输入信号和所述第二输入信号；
所述控制信号用于选中多列所述存算子模块中的一列进行计算；所述写权重的位线控制及计算的列控制模块用于为所述存储阵列模块中各存算子模块提供位线和所述控制信号；
所述加法器及输出模块包括第一加法器树、第二加法器树和第三加法器；所述第一同或门的输出端与所述第二同或门的输出端相加得到第一输出信号，所述第三同或门的输出端与所述第四同或门的输出端相加得到第二输出信号；所述存储阵列模块中进行计算的列对应的N行存算子模块的第一输出信号通过第一加法器树累加获得第一乘累加输出，所述存储阵列模块中进行计算的列对应的N行存算子模块的第二输出信号通过第二加法器树累加获得第二乘累加输出；所述第一乘累加输出和所述第二乘累加输出通过所述第三加法器进行累加输出。
2.根据权利要求1所述的用于神经网络处理的数字域计算电路装置，其特征在于，N为256，M为64。
3.根据权利要求2所述的用于神经网络处理的数字域计算电路装置，其特征在于，所述第一加法器树和所述第二加法器树均为八级加法器树。
4.根据权利要求3所述的用于神经网络处理的数字域计算电路装置，其特征在于，所述第一乘累加输出和所述第二乘累加输出通过所述第三加法器进行累加输出，具体包括：
将所述第二乘累加输出扩展一位得到11bit数据，将得到的11bit数据与所述第一乘累加输出的10bit数据通过第三加法器进行累加，获得12bit的输出。
5.根据权利要求1所述的用于神经网络处理的数字域计算电路装置，其特征在于，所述第一存储单元和第二存储单元均为6T SRAM存储单元。
6.根据权利要求1所述的用于神经网络处理的数字域计算电路装置，其特征在于，所述管T7和所述管T8均为PMOS管。
7.根据权利要求1所述的用于神经网络处理的数字域计算电路装置，其特征在于，所述存储阵列模块中各行存算子模块中字线共线连接。
CN202110628284.9A 2021-06-07 2021-06-07 一种用于神经网络处理的数字域计算电路装置 Active CN113077050B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110628284.9A CN113077050B (zh) 2021-06-07 2021-06-07 一种用于神经网络处理的数字域计算电路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110628284.9A CN113077050B (zh) 2021-06-07 2021-06-07 一种用于神经网络处理的数字域计算电路装置

Publications (2)

Publication Number Publication Date
CN113077050A CN113077050A (zh) 2021-07-06
CN113077050B true CN113077050B (zh) 2021-08-17

Family

ID=76617158

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110628284.9A Active CN113077050B (zh) 2021-06-07 2021-06-07 一种用于神经网络处理的数字域计算电路装置

Country Status (1)

Country Link
CN (1) CN113077050B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114647398B (zh) * 2022-05-23 2022-08-05 中科南京智能技术研究院 一种基于进位旁路加法器的存内计算装置
CN116913342B (zh) * 2023-09-13 2023-12-01 安徽大学 具有存内布尔逻辑运算功能的存储电路及其模块、芯片

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110414677A (zh) * 2019-07-11 2019-11-05 东南大学 一种适用于全连接二值化神经网络的存内计算电路
WO2020068307A1 (en) * 2018-09-28 2020-04-02 Intel Corporation Compute in memory circuits with multi-vdd arrays and/or analog multipliers
CN112151091A (zh) * 2020-09-29 2020-12-29 中科院微电子研究所南京智能技术研究院 一种8t sram单元及存内计算装置
CN112581996A (zh) * 2020-12-21 2021-03-30 东南大学 基于磁性随机存储器的时域存内计算阵列结构
CN112884140A (zh) * 2021-03-11 2021-06-01 中科院微电子研究所南京智能技术研究院 一种多位存内计算单元、阵列及装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020068307A1 (en) * 2018-09-28 2020-04-02 Intel Corporation Compute in memory circuits with multi-vdd arrays and/or analog multipliers
CN110414677A (zh) * 2019-07-11 2019-11-05 东南大学 一种适用于全连接二值化神经网络的存内计算电路
CN112151091A (zh) * 2020-09-29 2020-12-29 中科院微电子研究所南京智能技术研究院 一种8t sram单元及存内计算装置
CN112581996A (zh) * 2020-12-21 2021-03-30 东南大学 基于磁性随机存储器的时域存内计算阵列结构
CN112884140A (zh) * 2021-03-11 2021-06-01 中科院微电子研究所南京智能技术研究院 一种多位存内计算单元、阵列及装置

Also Published As

Publication number Publication date
CN113077050A (zh) 2021-07-06

Similar Documents

Publication Publication Date Title
CN113035251B (zh) 一种数字存内计算阵列装置
CN112151091B (zh) 一种8t sram单元及存内计算装置
CN112151092B (zh) 一种基于4管存储的存储单元、存储阵列及存内计算装置
CN112992223B (zh) 一种存内计算单元、阵列及装置
CN111816231B (zh) 一种双-6t sram结构的存内计算装置
CN113077050B (zh) 一种用于神经网络处理的数字域计算电路装置
CN112599165B (zh) 一种多bit输入与多bit权重乘累加的存内计算单元
CN113257306B (zh) 一种基于静态随机存取存储器的存算一体阵列及加速装置
CN112884140B (zh) 一种多位存内计算单元、阵列及装置
CN114089950B (zh) 一种多比特乘累加运算单元及存内计算装置
CN112992232B (zh) 一种多位正负单比特存内计算单元、阵列及装置
CN112558919A (zh) 一种存内计算位单元及存内计算装置
CN113823343B (zh) 一种基于6t-sram的分离的计算装置
CN111816234A (zh) 一种基于sram位线同或的电压累加存内计算电路
CN113255904A (zh) 电压裕度增强型电容耦合存算一体单元、子阵列及装置
CN113782072B (zh) 一种多比特存内计算电路
CN112036562A (zh) 一种应用于存内计算的位单元及存算阵列装置
CN114300012B (zh) 一种解耦合sram存内计算装置
CN114895869B (zh) 一种带符号的多比特存内计算装置
CN112558922A (zh) 一种基于分离字线的四管存内计算装置
CN114512161B (zh) 一种带符号的存内计算装置
CN114944180B (zh) 一种基于复制列的可配权重脉冲发生装置
CN114882921B (zh) 一种多比特计算装置
CN115312093A (zh) 一种基于9tsram的存内计算单元及阵列
CN113258910B (zh) 基于脉宽调制的计算装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: 5 / F, building 1, Qilin artificial intelligence Industrial Park, 266 Chuangyan Road, Jiangning District, Nanjing City, Jiangsu Province

Patentee after: Zhongke Nanjing Intelligent Technology Research Institute

Address before: 5 / F, building 1, Qilin artificial intelligence Industrial Park, 266 Chuangyan Road, Jiangning District, Nanjing City, Jiangsu Province

Patentee before: Nanjing Institute of intelligent technology, Institute of microelectronics, Chinese Academy of Sciences