CN111523658A - 双位存储单元及其在存内计算的电路结构 - Google Patents

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Abstract

一种双位存储单元结构及其在存内计算芯片内的阵列架构与电路结构。双位存储单元包含三个晶体管，三个晶体管相串联，中间为选择晶体管用以作为开关，两侧对称设置二个电荷存储晶体管。应用此种双位存储单元构成的存储阵列来储存神经网络权重，并通过两步电流探测方式来进行神经网络的乘法累加运算。本发明可有效控制漏电流，并实现了更高的权重存储密度与更强的可靠性，进一步实现更具实际意义的神经网络运算。

Description

双位存储单元及其在存内计算的电路结构
技术领域
本发明涉及存储单元与存内计算芯片电路设计领域，尤其涉及一种双位存储单元结构，和基于双位存储单元结构的存储阵列架构，及其在存内计算领域应用的电路架构。
背景技术
深度神经网络是人工智能领域具有最高发展水平的感知模型之一，其通过建立模型来模拟人类大脑的神经连接结构，通过多个变换阶段分层对数据特征进行描述，为图像、视频和音频等大规模数据处理任务带来突破性进展。深度神经网络模型是一种运算模型，由大量节点通过网状互连结构构成，这些节点被称为神经元。每两个节点间连接强度表示为通过该连接信号在两个节点间的加权比重，即权重，与人类神经网络中的记忆相对应。所述多个神经元层中任意相邻神经元层之间的连接关系由权重参数决定，链接方式可以包括全连接、随机连接和卷积连接等。
在现有技术中，神经网络存在处理速度慢，运行功耗大等问题。这是由于深度学习技术依赖于极大的计算量，当计算的并行度不断增加时，所需数据传输的带宽限制了计算速度，通常称之为冯诺依曼瓶颈，同时随着工艺技术和摩尔定律的发展，计算单元的功耗越来越低，而与之对应的却是存储器读写功耗比例的不断上升，计算与存储的矛盾日益凸显。为了克服这些传统的冯诺依曼结构带来的弊端，内存内计算(Computing In Memory，CIM)成为解决这个问题的热点，内存内计算不需要把数据传输到处理器中，直接在内存中进行运算，因此大大减少了计算过程中数据存取的能量消耗，同时在计算速度和能效上得到提高。
在存算一体化电路中，用于计算神经网络的模块往往是由存储器阵列组成的。以电阻式存储器模型为例，具体工作时，待处理的信号向量被输入到存有权重参数的存储器阵列里进行处理，处理过程对应于存储权重参数的存储单元的偏置读取。经过一个存储器列阵处理的信号相当于完成了从神经网络的一层神经元层向下一层神经元层的传播，以此类推，将多个存储器阵列连接在一起后，即可执行多层神经网络的计算。
现有的存储器阵列技术包括RAM（随机存储器）与NVM（非易失性存储器）两大类。采用随机存储器的读取计算速度快，采用NVM的好处是存入的权重信号掉电可以保持，省去系统启动时模型载入的时间与功耗。
当前学术界和工业界研发存内计算采用的NVM工艺技术包括RRAM、MRAM、SONOS器件和浮闸记忆(Floating Gate，FG)器件等技术。当前这些技术面临的最主要的挑战就是如何降低功耗，以及同时兼顾权重的存储密度与权重存储的可靠性。RRAM技术采用一个晶体管一个变组器的1T1R结构，存储密度小。MRAM技术采用一个晶体管一个磁隧道结的1T-1MTJ的结构，仅包含高低阻值两种组态，在神经网络计算中对权重的表达和计算能力有限。
现有的基于SONOS或Floating Gate技术的存内计算电路通过晶体管束缚电荷存储权重，但其存储单元技术在权重位次过高或权重擦写次数增加后有严重的可靠性问题，表现为擦写干扰、过度擦除（over erase）产生的漏电流等现象，影响了神经网络系统的功耗、运算准确性和可靠性。
发明内容
为了解决现有技术的问题，本发明提出一种包含一个控制晶体管与两个电荷存储晶体管的双位存储单元；进一步提出应用此种双位存储单元构成的存储阵列来储存神经网络权重，并通过两步电流探测法来进行神经网络的乘法累加运算。本发明可有效控制漏电流，并实现了更高的权重存储密度与更强的可靠性，实现更具实际意义的神经网络运算。
本申请的目的及其解决技术问题，是采用以下技术方案来实现的。一种双位存储单元结构，其特征在于，双位存储单元包含三个晶体管，三个晶体管相串联，中间位置的晶体管为一选择晶体管用以作为开关，该选择晶体管的两侧对称设置第一电荷存储晶体管及第二电荷存储晶体管；该第一电荷存储晶体管及第二电荷存储晶体管的栅极分别与各自的字线相连，该第一电荷存储晶体管漏极端及第二电荷存储晶体管的源极端分别与单元位线和单元源线相连，而第一电荷存储晶体管源极端及第二电荷存储晶体管的漏极端分别与选择晶体管的漏极端和源极端相连。
所述单元位线和单元源线在操作中在可完全互换，互换形成的对称单元，其第一电荷存储晶体管漏极端及第二存储晶体管的源极端分别与单位源线和单位位线相连，而第一电荷存储晶体管源极端及第二电荷存储晶体管的漏极端分别与选择晶体管的漏极端和源极端相连；任一双位存储单元与其互换所形成的对称单元构成相邻的一对单元组。
在本申请的实施例中，所述选择晶体管为场效应晶体管；该第一电荷存储晶体管及第二电荷存储晶体管為双级或多级存储晶体管，该第一电荷存储晶体管及第二电荷存储晶体管可选择但不限于如下存储晶体管结构：电荷撷取ONO闪存晶体管结构，浮动栅（FloatingGate）闪存结构晶体管，阻变存储器（RRAM），磁存储器（MRAM），铁磁存储器（FeRAM）。
在本申请的实施例中，在写入操作时，在写入操作时，目标电荷存储晶体管的字线上加正电压，单元势阱加负电压，正负电压差将电子注入存储层；另一电荷存储晶体管加负电压，与势阱保持电势平衡；单元内选择晶体管的字线通过加正开关电压保持打开。
在本申请的实施例中，在擦除操作时，第一及第二电荷存储晶体管的字线都加负电压，单元势阱加负电压，正电负压差将电子从两个存储晶体管的存储层同步擦除；在此过程中，单元内选择晶体管的字线可选择打开或关闭。
在本申请的实施例中，在读取操作中，该选择晶体管的位线加正电压保持打开，目标电荷存储晶体管共轭的电荷存储晶体管的字线加正超控电压,超控该电荷存储晶体管；正超控电压的电压值大于存储位最高阈值电压分布的高端值，小于写入电压的半值电压。
在本申请的实施例中，一种双位存储单元在存内计算的电路结构，其特征在于，应用前述的双位存储单元结构组成的权重存储单元阵列，存储单元阵列中同一列上的每个双位存储单元对应同一个神经节点的不同连接，且同一列上的双位存储单元相串联；同一行同一字线信号线上的电荷存储晶体管组成存储页，同一存储页存储相同符号的权重，所有的存储页分为两组；存储单元阵列中同一列的输入端连接于一高电压页缓存电路，为权重阵列的配置提供电压偏置的信号输入，输出端连接一多路选择器进行解码选择，且该多路选择器的输出端连接一个两级读取电路，两级读取电路包括充电电容，电流运算器和电流比较放大器。所述电流运算器包括电流加法器、电流减法器、倍增放大器及其组合。
在本申请中，在采用正负权重的神经网络矩阵运算中，正负权重存储于不同权重页组。该多路选择器的输出端探测所有的正权重页组电流，且在电容中储存电荷，且漏极与源极互换后，探测所有的负权重页组电流，并储存到另一个电容中；两组电流通过该电流减法器输出电流差，电流差与参考电流共同输入该电流比较放大器来产生乘法累加器的数字输出值。
在本申请中，在采用同号权重的神经网络矩阵运算中，该多路选择器的输出端探测所有的第一权重页组电流，且在电容中储存电荷，且漏极与源极互换后，探测所有的第二权重页组电流，并储存到另一个电容中；两组电流通过该电流加法器输出电流和，电流和与参考电流共同输入该电流比较放大器来产生乘法累加器的数字输出值。
在本申请中，在采用同号长位宽权重的神经网络矩阵运算中，该多路选择器的输出端探测所有的权重高位存储页组电流，并透过该倍增放大器放大高位电流，且在电容中储存电荷，且漏极与源极互换后，探测所有的权重低位存储页组的低位电流，并储存到另一个电容中；两组电流通过该电流加法器输出电流和，电流和与参考电流共同输入该电流比较放大器来产生乘法累加器的数字输出值。
本发明提供了一种双位存储单元结构及其在存内计算的电路结构，采用三晶体管双位单元结构，通过选择晶体管的开关，可防止过度擦除，有效控制写入、擦除与读取漏电流，降低权重存储与运算功耗；还可精确控制能级写入，支持多位权重储存，显著增加乘法累加器(MAC)输出的精确度与可靠性。应用该双位存储单元结构组成的权重存储单元阵列适应于神经网络芯片设计，本发明可以通过增加存储器阵列的层数来提高存储的权值数据的密度，进而提升单位芯片面积上的神经网络的连接数。
附图说明
图1为本发明双位存储单元结构示意图。
图2为本发明另一個双位存储单元结构示意图。
图3为本发明双位存储单元正负权重存储的存内计算电路示意图。
图4为本发明双位存储单元同号权重存储的存内计算电路示意图。
图5为本发明双位存储单元存储权重高低位组合的存内计算电路示意图。
符号说明
双位存储单元100，选择晶体管110，第一电荷存储晶体管120，第二电荷存储晶体管130，字线WL、WLS0、WLS1，单元位线BL，单元源线SL，高电压页缓存电路200，电流减法器310，电流加法器320，倍增放大器330，电流比较放大器400多路选择器500，正权重页组610，负权重页组620，第一权重页组630，第二权重页组640，权重高位存储页组650，权重低位存储页组660。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、装置、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
图1为本发明双位存储单元结构示意图。在本发明的实施例中，提供了一种非易失性闪存的双位存储单元结构，每个双位存储单元100包含三个晶体管，三个晶体管相串联，中间位置的晶体管为一选择晶体管110用以作为双位存储单元100的选择门(Select Gate)开关，该选择晶体管110的两侧的晶体管为对称设置的第一电荷存储晶体管120及第二电荷存储晶体管130。
该选择晶体管110为选择门（Select Gate）场效应晶体管，为相应工艺的标准金属-氧化物半导体场效应晶体管（MOSFET)。该第一电荷存储晶体管120及第二电荷存储晶体管130为电荷存储场效应晶体管，该第一电荷存储晶体管及第二电荷存储晶体管為双级或多级存储晶体管，可以为浮动栅记忆胞(Floating Gate Memory Cell)、分离栅浮动栅内存胞(Split Gate Floating Gate Memory Cell)、电介质电荷储存式记忆胞(DielectricCharge Trapping Memory Cell)(例如SONOS器件或其他类型的电介质电荷储存式单元如BE-SONOS及TANOS)以及分离闸电介质电荷储存式记忆胞，或阻变存储器（RRAM），磁存储器（MRAM），铁磁存储器（FeRAM）等工艺结构，为避免混淆发明要点，不在这里详细描述。
该选择晶体管110的栅极与字线WL连接，两侧第一电荷存储晶体管120及第二电荷存储晶体管130的栅极分别与各自的字线WLS0和WLS1相连，该第一电荷存储晶体管120的漏极端及第二电荷存储晶体管130的源极端分别与单元位线(Bit Line)BL和单元源线(Source Line)SL相连，而第一电荷存储晶体管120的源极端及第二电荷存储晶体管130的漏极端分别与选择晶体管的漏极端和源极端相连，或在其对称单元中，第一电荷存储晶体管120的漏极端及第二电荷存储晶体管130的源极端分别与单元源线SL和单元位线BL相连，而第一电荷存储晶体管120的源极端及第二电荷存储晶体管130的漏极端分别与选择晶体管的漏极端和源极端相连(如图2所示)。实施应用上，该双位存储单元100的三晶体管（3T）结构对称，单元位线BL和单元源线SL在左右操作中可完全互换为漏极端或源极端施加电压。
实施应用上该第一及第二电荷存储晶体管120及130工艺结构以SONOS器件为说明例，说明本发明的双位存储单元100的写入、擦除、读取等操作的电压实施方法。如下面表格1所示，同一双位存储单元100中位于字线WLS0与WLS1上的第一电荷存储晶体管120及第二电荷存储晶体管130分别独立进行写入、读取操作，及统一进行擦除操作。其中对第一电荷存储晶体管120及第二电荷存储晶体管130的操作分别以WLS0及WLS1为代表。表格1中”/ ”的前后分别代表︰选中单元与未被选中单元的电压状况。
操作方式 读取(WLS0) 读取(WLS1) 擦除 写入(WLS0) 写入(WLS1)
WL VPWR/0 VPWR/0 VPWR/0 VWL VWL
WLS0 0 Voverride/0 VNEG/VPOS VPOS/VNEG VNEG/VNEG
WLS1 Voverride/0 0 VNEG/VPOS VNEG/VNEG VPOS/VNEG
BL VLIM / 0 0 VPOS VNEG/VBL VNEG/VBL
SL 0 VLIM/ 0 VPOS VNEG/VBL VNEG/VBL
P-Well 0 0 VPOS VNEG VNEG
表格1
在写入操作中，在选中单元(双位存储单元100)的目标字线（WLS0或WLS1）上加正电压VPOS，SONOS器件中的P势阱(P-Well)中加负电压VNEG，通过SONOS器件中的FN隧道贯穿效应将电子注入器件中的ONO层存储；同一单元中未被选中的共轭字线（WLS1或WLS0）以及所有未被选中单元的字线（WLSk）都加负电压VNEG，保持与P势阱(P-Well)的电压平衡。在此过程中，选中单元中的该选择晶体管110的字线WL通过加正电压VWL保持打开。
擦除操作与写入操作电压相反：选中单元的字线WLS0与WLS1加负电压VNEG，而P势阱(P-Well)加正电压VPOS，SONOS器件通过反向FN隧道贯穿效应将电子移出ONO层注入势阱。该第一及第二电荷存储晶体管120及130的字线WLS0与WLS1所加电压相同，同步擦除。在此过程中，选中单元中的该选择晶体管110的字线WL通过加正电压VPWR，状态可处于打开或关闭。
在读取操作中，P势阱(P-Well)电位接0。未被选中单元的选择晶体管110的字线WL电压为0，保持门关闭。在被选中读取的双位存储单元100中，选择晶体管110的位线WL加正电压VPWR，保持选择门打开允许足够电流流过；不失一般性地，假定读取目标电荷存储晶体管的字线为WLS0(第一电荷存储晶体管120)，其共轭存储晶体管的字线为WLS1；在读取WLS0操作中，WLS1上加正电压Voverride，超控该电荷存储晶体管130，无论该第二电荷存储晶体管130中是否写入有电荷都保持晶体管打开，不影响对第一电荷存储晶体管120的读取。
前述Voverride超控电压的电压值的选取范围为：大于存储位最高阈值电压（VT）分布的高端值，小于写入电压的半值电压VPOS/2。第二电荷存储晶体管130(WLS1)与选择晶体管110(WL)都保持打开，与该第一电荷存储晶体管120(WLS0)相连的位线BL作为漏极（Drain）加输入电压VLIM，与该第二电荷存储晶体管130(WLS1)相连的源线SL作为源极（Source），WLS0上加正常读取电压（针对SONOS工艺，电压为0V左右）,即可根据位线BL电流大小读出WLS0对应存储晶体管(第一电荷存储晶体管120)内的存储状态。相同的读取操作同样的用在读出WLS1对应存储晶体管(第二电荷存储晶体管130)内的存储状态。
本发明实施例中应用前述双位存储单元100组成的存储单元阵列，配合两步读取电路可应用于不同神经网络架构，完成乘积累加(Multiply Accumulate，MAC)运算。
本发明的双位存储单元在存内计算的电路结构包括用于权重存储的双位存储单元100所组成的存储单元阵列，存储单元阵列中同一字线组（BL/SL）上的每个双位存储单元100对应同一个神经节点的不同连接，且同一字线组（BL/SL）上的双位存储单元100相串联。
所述权值存储阵列中的每一列中的每一个双位存储单元100的两个权重存储晶体管，第一电荷存储晶体管120及第二电荷存储晶体管130的栅极分别连接于字线信号线CG2k和字线信号线CG2k+1，而中间的选择晶体管110的栅极连接于选择信号线SGk(k=0,1,2,…n)。同一字线信号线CG2k (或CG2k+1)上的电荷存储晶体管(第一电荷存储晶体管120或第二电荷存储晶体管130)组成存储页（page），同一存储页存储相同符号的权重，所有的存储页分为两组。
前述权重存储阵列中每一列的连线，同一位线组（BL/SL）的输入端连接于一高电压(High Voltage ，HV)页缓存电路200，该高电压页缓存电路200为权重阵列的配置提供电压偏置的信号输入。前述权重存储阵列中每一列的连线，同一位线组（BL/SL）的输出端连接一多路选择器500的输入端，进行解码选择，该多路选择器500的输出端连接一个两级读取电路，两级读取电路包括充电电容，电流运算器(电流加法器320、电流减法器310或倍增放大器330)和电流比较放大器400。
根据所应用的神经网络的算法与权重特性的不同，本发明实施例提出了三种不同的权重存储阵列方案及相应的三种两步读取电路实施方案。
本发明实施例提出的方案一，双位存储单元100组成的权值存储阵列与相应读取电路应用于算法同时采用正负权重的神经网络矩阵的MAC运算。
此类算法中，正负权重的比例多为对称，如图3为本发明双位存储单元正负权重存储的存内计算电路示意图，所示的存储阵列架构按照50%正权重50%负权重进行设计。在此架构中，同一双位存储单元100中的两个存储晶体管(第一电荷存储晶体管120及第二电荷存储晶体管130)分别用于正负权重的存储，同一字线组（BL/SL）上的双位存储单元100对应同一个神经节点的不同连接。同一字线信号线CG2k (或CG2k+1)上的电荷存储晶体管(第一电荷存储晶体管120或第二电荷存储晶体管130)组成存储页，同一存储页存储相同符号的权重，所有的存储页因此分为两组，如图3中所示分为正权重页组610与负权重页组620。所有的正权重页组610与负权重页组620通过高电压页缓存电路200的电压偏置控制，按前述的双位存储单元100操作方法将权重绝对值逐页编程到双位存储单元100中。
在读取中，所有的正权重页组610的漏极电流输出和负权重页组620的漏极电流输出连接该多路选择器500进行解码选择（Decoding），该多路选择器500的输出端通过两步电流探测法探测。
第一步探测正权重页组610电流（Iw_pos）并且在电容Cpos中储存电荷，第二步漏极与源极互换，探测所有的负权重页组620电流（Iw_neg），并储存到另一个电容Cneg中。第二步探测后两组电流通过一个电流减法器310，其输出电流差Isub为Iw_pos和 Iw _neg的比较结果。电流差Isub与参考电流Iref共同输入该电流比较放大器400来产生乘法累加器(MAC)的数字输出值MAC_out。
需要指出的是，如果算法中的正负权重比例不对称，本方案提出的存储架构与读取电路结构仍然适用，只是正权重页组或负权重页组中有空置页（读取时选择字线不加电压，选择门不打开），存储效率降低。如果算法中的正负权重比例失衡严重，为提高存储效率则可调整一些权重页使同单元内的两个晶体管存储同号权重；相应地，读取电路也从两步读取调整为三步读取（增加的一步用于单独读取改变符号的权重页）。
本发明实施例提出的方案二，双位存储单元100组成的权值存储阵列与相应读取电路应用于算法采用同号权重的神经网络矩阵运算。不失一般性地，以正权重为例。如图4为本发明双位存储单元同号权重存储的存内计算电路示意图。在此架构中，所有存储组页都用于存储正权重，权重存储页仍分为两组：第一权重页组630与第二权重页组640。同一双位存储单元100中的两个存储晶体管(第一电荷存储晶体管120及第二电荷存储晶体管130)的字线信号线CG2k与CG2k+1 (k=0,1,…n)分属于不同页组。
此架构所对应的两步电流读取电路同样先后探测第一权重页组630与第二权重页组640的电流（其间互换漏极与源极）分别于电容C1及C2中储存电荷，再通过该电流加法器320相加，两部分的电流之和Iadd 将与参考电流Iref共同输入该电流比较放大器400来产生乘法累加器(MAC)的数字输出值MAC_out。
本发明实施例提出的方案三，双位存储单元100组成的权值存储阵列与相应读取电路应用于算法采用同号长位宽权重的神经网络矩阵运算。如图5为本发明双位存储单存储权重高低位组合的存内计算电路示意图。在此架构中，权重存储页分为两组：权重高位存储页组650与权重低位存储页组660。同一双位存储单元100中的两个存储晶体管(第一电荷存储晶体管120及第二电荷存储晶体管130)的字线信号线CG2k与CG2k+1 (k=0,1,…n)分属于不同页组，用来分别储存同一权重的高位和低位。
不失一般性地举例说明，假设第一电荷存储晶体管120为16层能级SONOS工艺结构，则每个第一电荷存储晶体管120可存储4bit，一个双位存储单元100中的一对第一电荷存储晶体管120及第二电荷存储晶体管130可以储存一个8bit权重。此架构所对应的两步电流读取电路同样先后探测两个权重组的电流（其间互换漏极与源极），第一步透过倍增放大器330放大高位电流（例如放大16倍）并将电流电荷储存到电容C_MSB中，然后探测低位电流，把电流电荷储存到另一个电容C_LSB中，接下来该电流加法器320将低位和高位获得的电流相累加。累计相加的电流和Iadd 将与参考电流Iref通过该电流比较放大器400来生成乘法累加器(MAC)的数字输出值MAC_out。
本发明提出一种双位存储单元结构和基于该结构实现存内计算芯片的电路结构设计，该电路适用于神经网络运算。与传统的存储器相比，存内计算芯片减少了CPU与内存之间的必须的数据交换，避免了中间数据的产生，从而降低了对内存能力的需求，减少了能量损耗，降低了延迟，提升了芯片整体性能。为了实现神经网络计算所需的高精确度与高可靠性，我们采用三晶体管双位单元结构，通过选择晶体管110的开关，可防止过度擦除，有效控制写入、擦除与读取漏电流，降低权重存储与运算功耗；还可精确控制能级写入，支持多位权重储存，显著增加乘法累加器(MAC)输出的精确度与可靠性。
本公开实施例的存储器阵列适应于神经网络芯片设计，本公开实施例可以通过增加存储器阵列的层数来提高存储的权值数据的密度，进而提升单位芯片面积上的神经网络的连接数。通过提升连接数后的人工神经网络可以实现更加复杂的运算操作，进而可以利用该人工神经网络来更加精确地对现实场景进行预测或者分类等。
本申请的一实施例中“及”在各种实施例中”等用语被重复地使用。此用语通常不是指相同的实施例；但它也可以是指相同的实施例。“包含”、“具有”及“包括”等用词是同义词，除非其前后文意显示出其它意思。
以上所述，仅是本申请的具体实施例而已，并非对本申请作任何形式上的限制，虽然本申请已以具体实施例揭露如上，然而并非用以限定本申请，任何熟悉本专业的技术人员，在不脱离本申请技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本申请技术方案的范围内。

Claims (12)

1.一种双位存储单元结构，其特征在于，
双位存储单元包含三个晶体管，三个晶体管相串联，中间位置的晶体管为一选择晶体管用以作为开关，该选择晶体管的两侧对称设置第一电荷存储晶体管及第二电荷存储晶体管；
该选择晶体管的栅极与字线连接，该第一电荷存储晶体管及第二电荷存储晶体管的栅极分别与各自的字线相连，该第一电荷存储晶体管漏极端及第二电荷存储晶体管的源极端分别与单元位线和单元源线相连，而第一电荷存储晶体管源极端及第二电荷存储晶体管的漏极端分别与选择晶体管的漏极端和源极端相连。
2.根据权利要求1所述的双位存储单元结构，其特征在于，所述单元位线和单元源线在操作中在可完全互换，互换形成的对称单元，其第一电荷存储晶体管漏极端及第二存储晶体管的源极端分别与单位源线和单位位线相连，而第一电荷存储晶体管源极端及第二电荷存储晶体管的漏极端分别与选择晶体管的漏极端和源极端相连；任一双位存储单元与其互换所形成的对称单元构成相邻的一对单元组。
3.根据权利要求1所述的双位存储单元结构，其特征在于，该第一电荷存储晶体管及第二电荷存储晶体管选择自以下存储晶体管结构：电荷撷取ONO闪存晶体管结构，浮动栅闪存结构晶体管，阻变存储器，磁存储器，铁磁存储器。
4.根据权利要求3所述的双位存储单元结构，其特征在于，该第一电荷存储晶体管及第二电荷存储晶体管为双级或多级存储晶体管。
5.根据权利要求3所述的双位存储单元结构，其特征在于，在写入操作时，目标电荷存储晶体管的字线上加正电压，单元势阱加负电压，正负电压差将电子注入存储层；另一电荷存储晶体管加负电压，与势阱保持电势平衡；单元内选择晶体管的字线通过加正开关电压保持打开。
6.根据权利要求3所述的双位存储单元结构，其特征在于，在擦除操作时，第一及第二电荷存储晶体管的字线都加负电压，单元势阱加负电压，正电负压差将电子从两个存储晶体管的存储层同步擦除；在此过程中，单元内选择晶体管的字线可选择打开或关闭。
7.根据权利要求3所述的双位存储单元结构，其特征在于，在读取操作中，该选择晶体管的位线加正电压保持打开，目标电荷存储晶体管共轭的电荷存储晶体管的字线加正超控电压,超控该电荷存储晶体管；正超控电压的电压值大于存储位最高阈值电压分布的高端值，小于写入电压的半值电压。
8.一种双位存储单元在存内计算的电路结构，其特征在于，包括：
由权利要求1所述的双位存储单元结构组成的用于存储神经网络权重矩阵的存储单元阵列，每一存储单元阵列用于存储一层神经网络的输入信号权重，阵列的列数对应该神经层的节点数，阵列中同一列的存储单元用于存储神经网络中同一神经节点对应前级不同输入信号链接的权重，同一行上的字线上的电压信号对应前级的输入信号，同一行不同列的存储单元对应前级同一信号链接到本层神经网络不同神经结点的权重；
在阵列结构上，同一列上的双位存储单元相串联；同一行同一字线信号线上的电荷存储晶体管相并联组成存储页，同一存储页存储相同符号的权重，所有的存储页分为两组，对应存储单元内的左右两侧存储晶体管；存储单元阵列中同一列的输入端连接于一高电压页缓存电路为权重阵列的配置与调用，对应于存储单元的写入与读取，提供电压偏置的信号输入，输出端连接一多路选择器进行解码选择，且该多路选择器的输出端连接一个两级读取电路，两级读取电路包括充电电容，电流运算器和电流比较放大器。
9.根据权利要求8所述的双位存储单元在存内计算的电路结构，其特征在于，所述电流运算器包括选自电流加法器、电流减法器、倍增放大器及其组合其中之一。
10.根据权利要求9所述的双位存储单元在存内计算的电路结构，其特征在于，在采用正负权重的神经网络矩阵运算中，该多路选择器的输出端探测所有的正权重页组电流；且在电容中储存电荷，且漏极与源极互换后，探测所有的负权重页组电流，并储存到另一个电容中；两组电流通过该电流减法器输出电流差，电流差与参考电流共同输入电流比较放大器来产生乘法累加器的数字输出值。
11.根据权利要求9所述的双位存储单元在存内计算的电路结构，其特征在于，在采用同号权重的神经网络矩阵运算中，该多路选择器的输出端探测所有的第一权重页组电流，且在电容中储存电荷，且漏极与源极互换后，探测所有的第二权重页组电流，并储存到另一个电容中；两组电流通过该电流加法器输出电流和，电流和与参考电流共同输入该电流比较放大器来产生乘法累加器的数字输出值。
12.根据权利要求9所述的双位存储单元在存内计算的电路结构，其特征在于，在采用同号长位宽权重的神经网络矩阵运算中，该多路选择器的输出端探测所有的权重高位存储页组透过该倍增放大器放大高位电流，且在电容中储存电荷，且漏极与源极互换后，探测所有的权重低位存储页组的低位电流，并储存到另一个电容中；两组电流通过该电流加法器输出电流和，电流和与参考电流共同输入该电流比较放大器来产生乘法累加器的数字输出值。
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