CN1490880A - 使用铁电栅极场效应晶体管的非易失性存储器和制造方法 - Google Patents

使用铁电栅极场效应晶体管的非易失性存储器和制造方法 Download PDF

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Abstract

垂直铁电栅极场效应晶体管(FeGFET)器件包括衬底和在衬底的上表面上制成的第一漏极/源电极。在第一漏极/源电极的上表面上制成导电沟道区并与第一漏极/源电极通电。FeGFET器件进一步包括至少在沟道区的一个侧壁制成的铁电栅极区，至少一个栅电极与铁电栅极区通电，在沟道区的上表面制成的并与沟道区通电的第二漏极/源电极。铁电栅极区响应在栅电极和第一和第二漏极/源电极中的至少一个之间施加的电势有选择地可极化。可以制成包括许多FeGFET器件的非易失性存储器阵列。

Description

使用铁电栅极场效应晶体管的 非易失性存储器和制造方法
技术领域
一般来说，本发明涉及非易失性存储器电路，具体来说，涉及包括许多存储器单元(包括铁电栅极场效应晶体管(FeGFET))的非易失性存储器电路，并涉及制造FeGFET器件的技术。
背景技术
在制造非易失性存储器时使用铁电材料已经是大家公认的。例如，颁发给Wu等人的美国专利No.3.832,700描述了利用铁电膜的剩余极化作为存储机制的铁电存储器器件。此结构可以被视为类似于常规电可擦可编程只读存储器(EEPROM)。颁发给Eaton，Jr.的美国专利No.4,873,664描述了利用具有通过晶体管耦合到位线的铁电电容器的存储器单元的半导体存储器，这种存储器非常像常规动态随机存取存储器(DRAM)。
已经有人提出了用在铁电存储器产品中的类似于DRAM的存储器单元结构和类似于EEPROM的单元结构。现代的铁电存储器产品无一例外地利用了DRAM型单元结构。这样的结构具有通过将存储电容器与硅器件区域分开最大限度地降低集成复杂性，以及通过在硅器件之上堆积铁电电容器改善了单元密度的优点。
虽然这种类型的存储器易于制造，但是类似于DRAM的单元结构具有多个缺点，包括耦合噪声灵敏度、耦合噪声生成、功耗大以及总体性能低。与常规DRAM due相比，存储器器件的密度至少部分地存在使用铁电电容器板电极并需要特殊驱动电路。此外，由于驱动电路必须能够在读取和写入操作期间驱动负载很重的线路，因此特别慢。此外，读取和写入操作都需要放大的高压信号。这就导致在信号线路之间产生严重的噪声耦合以及高功耗。虽然在密度、功耗和涉及材料的问题方面取得了一些进展，但是在利用DRAM型的单元结构的铁电存储器中仍存在若干个基本的问题，从而阻止了这种类型的常规存储器用于高密度、高速度和/或小功率的应用场合。
如上所述，自从大约1974以来有人提出了类似于EEPROM的存储器单元结构供在制造非易失性存储器器件时使用。然而，在硅上制造铁电栅极介质又带来了若干个涉及材料的问题以及电的问题，包括，例如，偶极不稳定，因为硅沟道一般来说不能提供足够的载流子密度以抵消削弱铁电保留的退极化场(参见，例如，P.Wurfel and1.B.Batra，Phys Rev B Vol.8，5126(1973))。此外，使用常规铁电存储器结构也难以实现颠倒存储器单元中的极化取向的写入操作。
因此，需要一种经过改进的铁电结构，可用于制造不存在常规铁电存储器器件所存在的上述缺点的非易失性存储器器件。
发明内容
本发明提供了制造铁电栅极场效应晶体管器件的技术和使用这样的器件的非易失性存储器体系结构。
根据本发明的一个方面，半导体器件包括在硅衬底上制成的场效应晶体管(FET)、包括漏极区和源极区的FET，以及用于存储半导体器件的逻辑状态的铁电栅极场效应晶体管(FeGFET)。FeGFET包括在衬底的上表面上制成的并与FET的漏极区和源极区中的某一个通电的栅电极，在栅电极的上表面上制成的铁电栅极介质层，在铁电栅极介质层的上表面制成的导电沟道层，以及第一和第二漏极/源电极，第一和第二漏极/源电极在沟道层上制成并与沟道层的横向相对的两端通电。铁电栅极介质层响应在栅电极和第一和第二漏极/源电极中的至少一个之间施加的电势有选择地可极化。
根据本发明的另一个方面，垂直FeGFET器件包括衬底和在衬底的上表面上制成的第一漏极/源电极。在第一漏极/源电极的上表面上制成导电沟道区并与第一漏极/源电极通电。FeGFET器件进一步包括至少在沟道区的一个侧壁制成的铁电栅极区，与铁电栅极区通电的至少一个栅电极，在沟道区的上表面制成的并与沟道区通电的第二漏极/源电极。铁电栅极区响应在栅电极和第一和第二漏极/源电极中的至少一个之间施加的电势有选择地可极化。
根据本发明的一个实施例制成的非易失性存储器单元包括第一FET、至少一个第二FET，以及用于存储存储器单元的逻辑状态的FeGFET。FeGFET可操作地耦合到第一和第二FET。第一和第二FET中的每一个都包括用于响应提供给它的控制信号有选择地访问FeGFET的控制输入。
根据本发明的另一个实施例制成的非易失性存储器阵列包括许多存储器单元，至少一个存储器单元包括用于存储存储器单元的逻辑状态的FeGFET，具有第一漏极/源极端子和第二漏极/源极端子的FeGFET。存储器单元进一步包括第一开关，该开关可操作地耦合到FeGFET的第一漏极/源极端子，至少一个第二开关，该开关可操作地耦合到FeGFET的第二漏极/源极端子。许多位线和字线可操作地耦合到存储器单元，用于有选择地读取和写入存储器阵列中的一个或多个存储器单元。
通过阅读下面的说明性实施例的详细说明，本发明的这些目标及其他目标、特点和优点将变得显而易见，说明应结合附图来阅读。
附图说明
图1是说明常规铁电存储器器件的一部分的示意图。
图2A是描述根据本发明的一个方面制成的示范性平面铁电栅极场效应晶体管(FeGFET)器件的剖视图。
图2B是描述根据本发明制成的基于氧化物的FeGFET器件的示范性滞后曲线的图解说明。
图3是描述根据本发明制成的与硅场效应晶体管(FET)集成的平面FeGFET器件的剖视图。
图4是描述根据本发明的另一个方面制成的与硅场效应晶体管(FET)集成的示范性垂直FeGFET器件的剖视图。
图5是说明根据本发明制成的包括许多垂直FeGFET存储器单元的存储器阵列的至少一部分的上平面图。
图6A到6F是描述可以用于制造根据本发明的集成垂直FeGFET/硅FET器件的说明性处理步骤的序列的剖视图。
图7是说明根据本发明制成的具有长栅极的另一种垂直FeGFET器件结构的剖视图。
图8是描述根据本发明的制成在两个金属互连层之间耦合的另一种垂直FeGFET器件的剖视图。
图9A是说明根据本发明的一个实施例制成的包括许多双FET/单FeGFET存储器单元的示范性非易失性存储器阵列的至少一部分的示意图。
图9B是说明为读取操作配置的如图9A所示的存储器阵列的功能电路配置的示意图。
图9C是描述在如图9A所示的存储器阵列内读取被选存储器单元的优选信号的逻辑时间图。
图9D是说明为写入操作配置的如图9A所示的存储器阵列的功能电路配置的示意图。
图9E是描述在如图9A所示的存储器阵列内写入被选存储器单元的优选信号的逻辑时间图。
图10A是说明根据本发明的另一个方面制成的包括许多单FET/单FeGFET存储器单元的示范性非易失性存储器阵列的至少一部分的示意图。
图10B是说明为读取操作配置的如图10A所示的存储器阵列的功能电路配置的示意图。
图10C和10D是描述在如图10A所示的存储器阵列内读取被选存储器单元的优选信号的逻辑时间图。
图10E是说明为写入操作配置的如图10A所示的存储器阵列的功能电路配置的示意图。
图10F和10G是描述在如图10A所示的存储器阵列内写入被选存储器单元的优选信号的逻辑时间图。
图11A是说明根据本发明的另一个实施例制成的包括许多单FET/单FeGFET存储器单元的示范性非易失性存储器阵列的至少一部分的示意图。
图11B是说明为读取操作配置的如图11A所示的存储器阵列的功能电路配置的示意图。
图11C是描述在如图11A所示的存储器阵列内读取被选存储器单元的优选信号的逻辑时间图。
图11D是说明为写入操作配置的如图11A所示的存储器阵列的功能电路配置的示意图。
图11E是描述在如图11A所示的存储器阵列内写入被选存储器单元的优选信号的逻辑时间图。
具体实施方式
本发明涉及铁电器件，具体来说，涉及铁电栅极场效应晶体管(FeGFET)，以及其制造技术。根据本发明的一个方面，这样的FeGFET器件可以在制造经过改进的非易失性存储器器件时利用。这里将参考互补型金属氧化物半导体(CMOS)的制造过程来描述FeGFET器件。然而，应该理解，本发明不仅限于这种或任何特定的制造过程。本发明更一般地适用于任何制造过程，如，双极集成电路制造过程。虽然这里是结合非易失性存储器体系结构来描述FeGFET器件的实施方式的，但是本发明不仅限于这样的体系结构和/或应用，那些精通本技术的人将理解，可以对本发明的存储器体系结构进行修改。此外，本发明的存储器阵列这里被描述为使用许多FeGFET器件。然而，应该理解，对于本发明，可以使用表现出由施加的电场所引起的可变电阻变化的任何三端子存储元件，其特征在于，电阻的变化在除去电场之后仍保留。
图1说明了使用许多存储器单元132的常规存储器体系结构130，每一个存储器单元都包括铁电场效应晶体管(FET)136和FET传输晶体管134。铁电FET用于非易失性的数据存储，而FET传输晶体管控制响应提供给它的字线信号从铁电FET的读取和向其中的写入操作。然而，指向这种常规存储器单元的写入操作由于铁电FET 136的栅极和源节点之间的直接连接而受到影响。
图2A说明了可以在非易失性存储器单元中使用的根据本发明的一个方面制成的示范性FeGFET 230。FeGFET包括在氧化物沟道234的附近制成的铁电栅极236。从该图中可以看出，沟道234优选情况下沉积在衬底232上。用于制造衬底232的材料可以是，例如，钛酸锶氧化物(STO)，虽然那些精通本技术的人知道可以使用其他材料。铁电栅极优选情况下响应施加到其上的电势调节氧化物沟道的导电率。虽然大多数铁电FET可以用来制造提供非破坏性读取操作的优点的存储器单元，但是本发明的FeGFET提供与常规CMOS技术的更简单的集成，因为已知其沟道与铁电栅极很好地集成。可以理解，FeGFET器件230不仅限于所示的特定的结构。
说明性的FeGFET器件230的沟道234包括响应在其附近施加的电场产生可测量的电阻率的变化的材料。具有这样的特征的合适的材料优选情况下包括从SrTi0.50Ru0.50O3到SrTi0.10Rtn0.90O3的钌酸锶氧化物(SRO)和STO预先确定的百分比混合物。可以用于制造沟道层的其他材料包括，但不仅限于LaxSr1-xCoyTM1-yO3，其中TM是特殊过渡金属，LaNixTM1-xO3，Sn添加In2O3，等。SRO/STO沟道层234可以使用常规方法沉积，如，脉冲激光沉积(PLD)、溅射、化学蒸气沉积(CVD)、化学溶液沉积等等。SRO/STO沟道层不必是单晶薄膜。沟道中的响应施加的电场的电阻率的变化量优选情况下有选择地通过修改沟道层234的一个或多个属性来进行控制。这样的属性包括，沟道层的厚度，用于制造沟道层的材料的类型。
在沟道234上沉积铁电栅极介质层236。铁电栅极介质材料可以用锆钛酸铅(PbZrxTi1-xO3，其中x介于0.10到0.55之间，或PZT)，虽然也可以使用其他材料，如，但不仅限于，Bi3Ti4O12和Pb1-xLax(Ti1-yZry)O3(即，PLZT)，其中x＝0到0.2；y＝0.1到0.55。铁电栅极介质层的厚度可以变化，以便优化器件的铁电特性。由于优选情况下铁电栅极介质层的极化在施加相对小的电场的情况下是饱和的，因此可以使用厚度最小的铁电栅极介质层，假设可以获得满意的矫顽场。然而，太薄的铁电栅极介质层可能会导致过度的泄漏电流或铁电特性丢失。关于这一点，优选情况下使用厚度大约为100纳米(nm)到300nm的铁电栅极介质层。
在铁电栅极介质层236上形成导电层242，以便提供与铁电栅极介质层的电连接。导电层242可以使用Pt或Ir制造，并构成FeGFET器件的栅极端子。FeGFET器件还包括漏极端子238和源极端子240。优选情况下，漏极和源极端子是使用诸如Pt或Ir或Au或Pd之类的导电材料制成的，并用于在沟道的对立端提供与沟道层234的电连接，如图所示。可以理解，FeGFET和常规的FET器件一样，本质上是双向的，因此，漏极和源极端子的定义是任意选择的，事实上，还可以颠倒。
FeGFET器件基本上起常规的场效应器件的作用，并添加了剩磁的优点。剩磁可以被定义为在施加的栅极电压被除去或者置零之后仍保留的极化状态。如前所述，优选情况下，FeGFET器件中的沟道层234由SRO/STO的固态溶液构成。SRO是经常被用作钙钛矿铁电材料的电极材料的氧化材料。SRO具有比较高的导电性，并表现出金属行为，一般介于大约5×103到104(ohm-cm)-1之间，因此，表现出比较多的金属特征。
要制成沟道材料，SRO可以以固态溶液与STO化合，以便降低材料的导电性，一般介于大约10-4到3×103(ohm-cm)-1之间，从而使材料表现出比较多的半导体特征。然而，优选情况下，SRO/STO溶液具有足够高的断电状态自由载流子浓度(例如，大约1022载流子/cm3)为铁电偶极稳定性和半导体行为提供足够的电荷平衡，以便通过施加的栅极电场对沟道导电性的进行适当的调节。
现在将继续参考图2A描述FeGFET器件的非易失性特征。假设源极端子240处于负电压电源电势(可以是接地)，漏极端子238处于与源极端子基本上相同的电势(例如，接地)或浮动。当向栅极端子242施加一个足够产生大于铁电栅极介质材料的矫顽场的电场的负电势时，铁电栅极介质层236被极化，以至于将空穴(正电荷载流子)吸引到沟道材料中。此外，由于SRO是n型材料，材料中存在更多的空穴会缩小沟道234的导电性。由于铁电栅极介质层236中的铁电材料的剩余极化，甚至在栅极电势被从器件中去掉之后，或者当栅极/源极-漏极电势变为零时，沟道234仍保持在低导电性状态。这里，FeGFET器件的此低导电性状态被定义为“状态1”，由于当除去栅极电场之后状态仍能保持，因此它被认为是非易失性状态。
或者，当源极和漏极靠近地电势时，可以向栅极端子242施加一个足够产生大于铁电栅极介质材料的矫顽场的电场的正电势。在此情况下，铁电栅极介质层236被极化，以至于将电子(负电荷载流子)吸引到沟道234中。此外，由于SRO是n型材料，材料中存在更多的电子会提高沟道的导电性。如前所述，由于铁电栅极介质层中的铁电材料的剩余极化，当栅极电场被除去时，或者当栅极/源极-漏极电势变为零时，沟道保持在高导电性状态。这里，FeGFET器件的此高导电性状态被定义为“状态2”。
任何一个状态下的沟道的导电性(例如，状态1或状态2)可以通过评估FeGFET器件的漏极/源极导电性来进行确定。只要这种确定是用小于铁电栅极介质材料的矫顽场的电势进行的，那么读取将是非破坏性的(即，沟道的状态将维持)。本发明至少在一个方面不同于常规的器件，在于，优选情况下，沟道材料表现出小于两个毫欧-厘米(mΩ-cm)的默许电阻率。
可以理解，根据本发明的另一个方面，最后，可以在铁电栅极介质层236之上形成FeGFET器件中的沟道层234，从而产生栅极/PZT/沟道FeGFET(未显示)，而不是如前面描述并且图2A所示的首先在沟道/PZT/栅极FeGFET中沉积沟道层234。取决于所使用的制造工艺，此备选处理方法可以有益地简化FeGFET器件与制造包括许多FeGFET存储器单元和外围存储器电路的非易失性存储器所需要的互连处理步骤和/或其他处理步骤的集成。此反转的FeGFET(栅极/PZT/沟道)的操作基本上与前面描述的FeGFET器件(即，包括两个由相应的导电性区别的非易失性状态的器件可以通过施加相应的栅极电势来进行写入，两个状态都可以在不破坏器件的状态的条件下读取)操作相同。
在示范性实施例中，制造了一个包括沟道层的FeGFET器件，并包括在STO衬底上沉积的SRO，没有缓冲层。在存在氧气(O2)的情况下在650℃对该器件进行十小时的退火，以便在与STO衬底的接口附近沟道层中的SRO与STO混合。通过对沟道区进行离子铣削，直到定义了十分薄的(例如，5nm)的SRO/STO层，从而制成沟道层。SRO的未受到离子铣削的部分用作基座，以固定金属电极或通道，从而形成FeGFET器件的源极和漏极端子，如图2A所示。在SRO/STO沟道层之上沉积钛酸铅锆(PZT)。然后使用标准的石印和湿蚀刻技术打开通道，该通道是这样形成的：用铂(Pt)进行第一次金属喷镀(M1)，然后再进行第二次金属喷镀(M2)，再进行第三次金属喷镀(M3)。
FeGFET器件作为非易失性存储器单元具有非破坏性读取的性能是经过实验验证的。图2B描述了上文描述的示范性FeGFET器件的滞后曲线。沟道导电性(y轴)是在将器件的栅极端子脉冲调制到正的和负的电势之后确定的，如图中的x轴显示的。结果是在室温下获得的。从该图中可以看出，器件表现了两个稳定状态，即，低导电性状态，带有在将栅极端子脉冲调制到负电压(例如，小于大约2.5伏特)之后确定的大约3000欧姆的电阻，高导电性状态，带有在将栅极端子脉冲调制到正电压(例如，大于大约3伏特)之后确定的大约1700欧姆的电阻。经证明，器件在三天以上的时间段非易失，在1010转之后器件不疲劳。
如前所述，常规的非易失性的铁电存储器单元是基于铁电电容器或FeGFET器件的。铁电电容器用于存储存储器单元的状态，使用铁电材料作为电容器的两块板极之间的介质材料。相比之下，FeGFET器件使用铁电材料作为FeGFET器件的栅极端子和沟道之间的介质(即，绝缘)材料。基于铁电电容器的存储器单元具有一个破坏性读取操作的缺点。与本发明的器件相比，常规的FeGFET器件制造起来难得多。
与常规的FeGFET器件相比，本发明的FeGFET器件基于这样的结构，其特征在于，使用导电性比较高的氧化物沟道(例如，SRO)作为沟道材料。使用这种材料具有重要的优点。首先，可以预期，可以在沟道层材料(例如，SRO)上沉积铁电栅极介质，同样，也可以在铁电栅极介质上沉积沟道层材料。因此，根据本发明，可以轻松地制造栅极/PZT/沟道FeGFET器件和沟道/PZT/栅极FeGFET。
其次，SRO沟道克服了将FeGFET器件与硅沟道器件集成的问题。为了将铁电栅极集成到硅沟道器件上，人们进行了各种尝试。制造这种硅沟道结构所存在的一个困难是在硅之上沉积高质量的铁电栅极介质层。由于铁电栅极层一般必须在氧化环境中沉积，这将导致形成与铁电栅极层相连的氧化硅介质层。硅氧化物的介电常数通常比铁电栅极材料的介电常数小得多。因此，当向栅极施加电压时，所产生的电场主要集中在氧化硅介质上，因此，在铁电栅极层上难以获得足够的电场用于切换铁电栅极层的极化态。
在硅上集成铁电栅极所存在的另一个问题是硅材料和铁电材料之间的相互扩散，而这会降低铁电材料和硅材料的某些特性。通过使用已知与钙钛矿铁电材料集成的导电氧化物沟道，本FeGFET器件的制造产量可以显著改善。此外，与硅沟道相比，氧化物(STO/SRO)沟道提供了足够的载流子密度以抵消退极化场，从而促进了铁电保留(参见，例如，P.Wurfel and I.B.Batra，Phys Rev B Vol.8，5126(1973))。
在非易失存储器备选方案中，人们通常认为，基于铁电的非易失性存储器器件优于基于铁磁的非易失性存储器器件，如，磁性隧道结(MTJ)器件，其优点在于，铁电器件被证明在基本上比较小的尺寸是双稳定(参见，例如，C.H.Ahn，R.H.Hammond，T.H.Geballe，and MR.Beasley，J.M.Triscone，M.Decroux.F.Fisher，A.Antognazza and K.Char，Appl.Phys.Lett.70，206(1997)；C.S.Ganpule，A Stanishevsky，Q.Su，S.Aggarwal，J.Meingailis，E.Williams，and R.Ramesh，Appl.Phys.Lett.75，409(1999)；C.S.Ganpule，A Stanishevsky.S.Aggarwal，J.Meingailis.E.Williams，R.Ramesh，V.Joshi and Carlos Paz de Araujo，Appl.Phys.Lett.75，3874(1999))。与铁磁器件相比，这种缩放能力是一个优点，而铁磁器件由于存在超顺磁性极限而难以缩放到较小的尺寸，低于超顺磁性极限时，小的磁畴将对热波动非常敏感。
基于氧化物的FeGFET的物理特性支持低电压存储技术，原因有几个，其中包括这样的事实：(i)可以通过改变沟道区中的SRO和STO的相应的比例在较宽的范围内调整FeGFET器件的电阻，因为SRO作为导体添加剂和STO作为绝缘体是可混的；以及(ii)矫顽电压(对于离散的FeGFET器件，大约四伏特)可以通过缩小铁电栅极介质层(例如，PZT)的厚度来降低。给定跨铁电栅极介质层的线性电场(即，所有偶极矩对准)，矫顽电压基本上与铁电栅极介质层的厚度成正比。因此，根据本发明的FeGFET器件的矫顽电压或写入电压可以简单地通过缩小铁电栅极介质层的厚度来缩小到一个伏特或更小。矫顽电压小于一伏特的FeGFET器件是非常理想的，因为CMOS器件还将缩小到低于一伏特。在常规的非易失性存储器器件中，通常需要充电泵，以放大Flash技术的电压。这样的充电泵消耗大量模具/芯片面积和大量的电力。本发明的技术有益地消除了使用这样的充电泵的必要。
图3描述了根据本发明的另一个方面制成的平面(即，水平)FeGFET器件与对应的硅FET器件的示范性集成。FeGFET器件与硅FET器件的集成可以使用在非易失性存储器单元中。平面FeGFET器件在结构方面可以类似于前面结合图2A描述的结构。最初，使用常规的集成电路(IC)制造技术在硅衬底333上制造硅FET器件330。优选情况下，在硅FET器件的漏极(或源极)区域上形成触点331，并与该区域进行通电。由于FET是双向器件，器件的漏极和源极区的指定基本上是任意的。因此，这些端子在这里不是被称为单个的漏极或源极端子，而是被简称为第一和第二漏极/源极端子。优选情况下，在填充触点之后，在触点331上沉积FeGFET器件的栅极334。优选情况下，用于制造栅极334的材料是一个金属，如，铂(Pt)、铱(Ir)或氧化铱，虽然也可以使用其他导电材料。
优选情况下，在栅极334的上表面上沉积预先确定的厚度(例如，大约100nm到300nm)的铁电栅极介质层335。如前所述，铁电栅极介质层可以用PZT或合适的其他材料制成。然后，在铁电栅极介质层335的上表面沉积沟道层336。铁电栅极介质层335和沟道层336两者都可以通过PLD、溅射、化学溶液沉积(CSD)或CVD等方法来沉积。然后，可以通过干的和湿的石印工艺的组合对三层334、335、336进行花纹处理，正如那些精通本技术的人所知道的。可以理解，与图2A所示的FeGFET结构相比，至少包括图3的FeGFET器件的层的一部分可以以相反的顺序形成。用这样的方式形成FeGFET器件可使FeGFET器件比较轻松地与硅FET器件集成。
优选情况下，在沟道层336上沉积介质材料层338。使用常规的石印工艺，对介质层338进行花纹处理，以定义预先确定的区域，然后，再以常规的方式(例如，化学蚀刻等等)进行蚀刻，优选情况下，用金属填充所产生的开口，以形成字线337和传输基座339，如图所示。该步骤定义了在字线和传输基座之间测量的沟道长度。或者，也可以在沉积介质层338之前，通过离子铣削或活性离子蚀刻(RIE)方法修磨沟道区，从而对沟道长度进行定义。
优选情况下，在介质层339的上表面沉积另一层介质材料340。然后，优选情况下，对介质层340进行平面化处理，以提供一个基本上水平的表面，在该表面上形成一个金属互连，如，读取位线342。在介质层340形成一个开口，用于创建导电的通道341。通过用金属(例如，铝等等)填充介质层340中的开口来形成通道341。通道341通过传输基座339将读取位线342与沟道层336进行通电。
为了改善密度，图4说明了根据本发明的一个方面的垂直FeGFET器件与硅FET器件示范性集成。这结构400可以使用在非易失性存储器单元中。从该图中可以看出，本实施例中的说明性FeGFET器件可以在两个互连层次之间的垂直方向制造。用这样的方式制成FeGFET器件是理想的，因为，它可使器件的与此关联的水平尺寸缩小，以便使相邻的器件彼此之间的间隔非常小。
说明性存储器单元400优选情况下包括在硅衬底480上形成的常规硅FET 460。优选情况下，在整个FET器件上沉积介质隔离层402(例如，二氧化硅)，以便制成用于支撑FeGFET器件的表面基本上平滑的衬底。优选情况下，以与前面结合图3描述的平面FeGFET单元的制造方式一致的方式，直接在对应的硅FET器件上制成垂直FeGFET器件。垂直FeGFET包括沟道区410、铁电栅极介质区域440和栅极端子430。沟道410的源极区(例如，底表面)通过互连通道450连接到硅FET的漏极区470。优选情况下，沟道410的漏极区(例如，顶表面)连接到在FeGFET器件的上表面上形成的金属互连420。因此，在这两个金属互连层次450、420之间制造垂直FeGFET器件，用带有铁电栅极介质440的栅极端子430控制导电。可以理解，本发明的垂直FeGFET器件不仅限于与图4所示的结构完全相同的结构。
图5描述了说明包括许多垂直FeGEET存储器单元的存储器阵列的至少一部分的上平面图。如图5所示，栅极端子430和铁电栅极介质440优选情况下是作为基本上围绕垂直FeGFET器件的沟道区410的至少部分环制成的。结构设法在最小的水平方向优化沟道长度。然而，可以理解，垂直FeGFET器件不仅限于所显示的准确的结构，而可以以其他布局制成，正如那些精通本技术的人将理解的。从该图中可以看出，每一个FeGFET器件的栅极端子430优选情况下由公用栅极导体520(例如，Pt或Ir)制成，很像字线用于连接多个存储器单元。公用栅极导体可以通过栅极接点510或者通过其他装置连接到其他导体。还包括了耦合到每一个垂直FeGFET器件的许多程序位线导体530(例如，铝)，用于读取或写入FeGFET器件的状态。这些位线导体530基本上与图4所示的金属互连420相同。如前所述，由于垂直FeGFET器件是在互连的通道中制成的，使用这种单元结构的存储器阵列的密度显著地改善。可以使用最小的金属间距作为存储器阵列中的位线，以与高密度DRAM阵列竞争。
图6A到6F描述了制造上文结合图4所描述的集成垂直FeGFET/硅FET单元的说明性处理步骤。现在请参看图6A，该图显示了常规的硅FET器件460，在硅FET的漏极区470上形成了一个互连通道450，并与漏极区470进行通电。可以通过在介质隔离层402中打开一个开口并在随后的处理步骤中用金属(例如，铝)填充该开口，在平面化层次间的介质隔离层402中形成互连通道450。
如图6B所示，优选情况下，在互连通道450上形成一层430，该层的材料不仅限于Pt、Ir或Pt-Ir合金。将构成对应的FeGFET器件的栅极端子的此层430被沉积，然后用干蚀刻工艺进行花纹和蚀刻处理。在一个平面化步骤中在结构的上表面沉积通常用于层次间的介质隔离层的介质材料层490(例如，二氧化硅)。
如图6C所示，优选情况下，在介质层490和Pt、Ir或Pt-Ir层430上形成一个开口425。开口可以这样形成，例如通过使用常规的石印步骤，后面是蚀刻步骤(例如，湿蚀刻、干蚀刻、RIE等等)在介质层490上进行花纹处理。优选情况下，当互连通道450的上表面暴露出来时，蚀刻就停止。随后，在结构的表面上沉积预先确定的厚度的铁电氧化层440，然后通过石印蒙版进行蚀刻。蚀刻可以是方向性的干蚀刻工艺，正如那些精通本技术的人所理解的。铁电氧化物侧壁440构成了垂直FeGFET器件的栅极。
在图6D中，氧化物沟道材料，例如SRO/STO，通过沉积步骤，如，CVD、外延沉积、等离子沉积等等，在开口425中沉积。在图6E所示的另一个实施例中，氧化物沟道区的中心被除去(例如，通过蚀刻工艺)并用插塞414填充，以便大多数导电发生在沟道区410和栅极介质440之间的接口，在该区域，铁电偶极的电场可以穿透，因此，可以影响沟道导电性。插塞414优选情况下用介质材料(如氧化物)制成。对于用这样的方式制成的器件，沟道区410的中心屏蔽了铁电偶极的电场，因此，其电阻基本上不受铁电偶极的调节。如果中心区域不被除去(与图6D的情况相同)，沟道区的电阻的变化将由于沟道中心的不变的导电性(即，平行于在沟道410和铁电栅极440之间的接口处的沟道中心的不变电阻)而最大限度地降低。
如前所述，图6E的结构可以通过使用干或湿刻蚀过程完全从沟道区410去掉沟道区410的中心，然后在沉积步骤中用介质插塞414填充留下的孔。在沉积步骤之后，优选情况下，可以通过化学或机械抛光方法执行抛光步骤，以形成结构的基本上平滑的上表面。然后，使用常规的金属喷镀技术，在结构的上表面上沉积一个金属层，并进行花纹处理，以便形成互连420，如图4所示。
图6F说明了根据本发明的垂直FeGFET器件的优选的实施例。在本实施例中，优选情况下，制造的FeGFET包括在器件的表面上的薄层氧化物(例如，STO/SRO)层的符合沉积，变成U形的沟道区410。此符合沉积步骤可以通过无方向性地沉积到小于介质层490的厚度的平均层厚度来完成，或者，通过化学溶液沉积以合适的旋转速度来完成，正如那些精通本技术的人所理解的。后面的步骤优选情况下跟着在氧化物表面上符合沉积厚绝缘层的步骤，氧化物表面最终变成位于U形沟道410中心的绝缘插塞412。从该图中可以看出，在本实施例中，插塞412不完全穿过沟道区410。在沉积步骤之后，优选情况下，可以通过化学或机械抛光方法执行抛光步骤，以从表面除去绝缘层和氧化层，让绝缘层和氧化层只保留在开口425，并形成基本上平滑的上表面，然后可以在该上表面形成另外的互连层。然后，使用常规的金属喷镀技术，在结构的上表面上沉积一个金属层，并进行花纹处理，以便形成互连420，如图4所示。
可以理解，根据本发明，可以预期垂直FeGFET器件的各种其他配置，正如那些精通本技术的人所理解的。例如，图7描述了一个垂直FeGFET器件，其特征在于，FeGFET的栅极430在一端可以延长，并通过导电通道450可操作地连接到常规的硅FET 460的漏极/源极端子。FeGFET沟道410的一端(例如，漏极或源极区)连接到金属互连420，FeGFET沟道410的另一端连接到金属导体530。金属互连420和金属导体530分别可以充当存储器阵列中的字线和位线。
图8描述了通过互连通道450在上金属互连420和下金属互连810之间连接的垂直FeGFET器件800的另一个实施例。本发明进一步预期，FeGFET器件的沟道410可以夹在任何两个平面互连线路(例如，420和810)之间并与它们通电，可以有选择地利用互连通道(例如，450)将平面互连线路分别连接到FeGFET沟道410的漏极和源极端。
现在将讨论说明性非易失性存储器中的如上所述的本发明的FeGFET器件的实施方式。图9A说明了根据本发明的一个方面制成的示范性存储器阵列的至少一部分。存储器阵列170包括许多存储器单元150a、150b、150c和150d，它们可操作地耦合到对应的字线110、112、114和116，写入位线120和124，读取/写入位线122和126，如图所示，用于有选择地写入和/或读取一个或多个存储器单元的逻辑状态。每一个存储器单元150a、150b、150c和150d优选情况下包括对应的FeGFET器件101a、101b、101c和101d，一对对应的FET器件102a和103a、102b和103b、102c和103c，以及102d和103d。每一个存储器单元中的FeGFET器件都充当非易失性存储器元件，保持一个给定单元的逻辑状态，而不必消耗能量。每一个存储器单元中的FET器件可操作地耦合到与单元关联的对应的FeGFET器件，并提供对FeGFET器件的独立的读取和写入访问。可以理解，每一个FET器件一般都作为一个选通栅极起作用，事实上，可以使用诸如多路复用器之类的备选开关电路来实现。
可以理解，与存储器阵列170关联的字线110、112、114、116和位线120、122、124、126优选情况下可操作地分别耦合到对应的字驱动器和位驱动器/多路复用器(显示)，用于有选择地写入和/或读取阵列中的一个或多个存储器单元的状态。正如那些精通本技术的人所理解的，可以以常规方式实现的这些字和位驱动器，可以进一步连接其他外围电路，如，解码器、写入电路和/或读取电路(例如，读出放大器)。
从该图中可以看出，对于任何给定存储器单元150a，FET器件102a、103a对优选情况下这样连接，以便一个FET 102a的第一端子(漏极或源极)耦合到写入位线120，FET 102a的第二端子(源极或漏极)在节点104a耦合到FeGFET器件101a的第一端子(漏极或源极)。同样，另一个FET 103a的第一端子(漏极或源极)耦合到读取/写入位线122，103a的第二端子(源极或漏极)在节点105a耦合到FeGFET 101a的第二端子(源极或漏极)。每一个FET器件102a和103a的栅极端子优选情况下分别耦合到对应的字线112和110。FeGFET 101a的栅极端子优选情况下耦合到写入位线120。如此，当FET 102a处于活动状态(如在存储器单元150a的操作的第一模式期间)时，FeGFET 101a的栅极端子可以与FeGFET 101a的漏极或源极端子通电。
继续参考图9A，现在将描述示范性存储器阵列170的操作。只作为说明，只向存储器单元150a(这里简称为“被选”存储器单元)施加读取和写入操作。然而，可以理解，这里描述的本发明的技术可以同样应用于存储器阵列中的任何存储器单元。被选存储器单元150a之外的一个或多个存储器单元可以连接到对应于被选单元的相同字线110、112，这里将它们简称为“半选择的”存储器单元(例如，单元150c)。将显示响应指向被选单元150a的读取或写入操作沿着所选择了字线的这些其他单元的独立性。同样，在位(垂直)方向，通过显示被选存储器单元150a之外所有存储器单元都保持在“待机”模式来显示独立性。还预期，可以沿着被选字线访问存储器阵列170中的一个以上的存储器单元。
如下面所进一步详细描述的，优选情况下，存储器阵列中的每一个存储器单元至少可以在待机模式、读取模式或写入模式下操作。在操作的待机模式下，存储在FeGFET器件内的存储器单元的状态受到保护(即，维持)。优选情况下，FeGFET器件的健壮的双稳态可以通过将跨器件中的铁电栅极介质层的电场降低大致为零来实现。这可以通过如下方式来实现：将FeGFET器件的栅极、漏极和源极端子与公用电势通电，从而维持器件中的铁电栅极介质层的电偶极方向的一致性。缺少电场防止了FeGFET器件内的任何域(换句话说，电偶极)的电场导致的反转，因此，保留了存储器阵列中的所有存储器单元的状态。如下面所进一步详细描述的，在被选存储器单元的写入操作期间，有选择地向与被选存储器单元关联的FeGFET器件的铁电栅极介质层施加一个电场，以便颠倒FeGFET的电偶极方向。
在示范性存储器阵列170中，优选情况下，当字线110和114处于逻辑低(“0”)时，如存储器阵列的负电压，字线112和116处于逻辑高(“1”)时，如存储器阵列的正电压，每一个存储器单元150a到150d处于待机模式。在待机模式下，FET器件102a到102d是活动的(即，启用)，而FET器件103a到103d是不活动的(即，禁用)。在此待机模式下，每一个存储器单元是这样配置的，以便对应的FeGFET器件的第一漏极/源极端子与其栅极端子通电(即，转而连接到)，如果没有FeGFET 101a的导电沟道，FeGFET器件的第二漏极/源极端子基本上是浮动的。由于FeGFET具有导电沟道，不管偶极取向如何(例如，FeGFET沟道导电或高度导电；参见图2B)，FeGFET的第一漏极/源极端子通过FeGFET的导电沟道给FeGFET的第二漏极/源极端子充电。假设这样的事实：写入位线将FeGFET的栅极端子连接到FeGFET的第一漏极/源极端子，那么，在待机模式下，一个给定FeGFET器件的所有三个端子都将充电到相同的电势，即，与其关联的对应的写入位线(120或124)的电势。
继续参考图9A，现在讨论指向被选存储器单元150a的读取操作。在下面的讨论中，假定所有存储器单元，包括被选存储器单元150a，开始于待机模式。要选择一行以便进行读取操作，该行可以被定义为包括沿着字线(水平)维度的存储器单元，包含的存储器单元150a，字线A110优选情况下被从其待机逻辑低状态驱动到逻辑高，字线B112维持在逻辑高状态。在这一情况下与存储器单元150a关联的FET 102a和103a是活动的，因此，分别将节点104a和105a分别转而连接到写入位线120和读取/写入位线122。换句话说，FeGFET 101a的栅极端子和第一漏极/源极端子将与写入位线120通电，FeGFET 101a的第二漏极/源极端子将与读取/写入位线122通电。FeGFET 101a的导电沟道可操作地将读取/写入位线122耦合到写入位线120，从而在两个位线120和122之间提供主要的导电路径。
可以被定义为包括沿着位线(垂直)维度的存储器单元的沿着相同的列连接的其他存储器单元，例如，存储器单元150b，被已禁用的FET 103b断开连接，因为字线A114优选情况下保持在逻辑低。同样，与存储器单元150c关联的FET 102c和103c可操作地将节点104c和105c分别连接到写入位线124和读取/写入位线126。FeGFET 101c的沟道在读取/写入位线126和写入位线124之间提供了主要的导电路径。
图9B说明了以前面描述的方式配置的示范性存储器阵列170，即，被选存储器单元150a处于操作的读取模式下。此图基本上与图9A相同，例外是，为便于说明，所有FET 102a到102d和103a到103d都被除去，并被它们的功能等效的电路替代，即，对应于活动FET(例如，FET 102a到102d，103a和103c)的短路或对应于不活动的FET(例如，FET 103b和103d)的开路。
只作为示例，可以使用读出放大器(未显示)，如授予Luk等人到美国专利No.6,191,989中所说明的读出放大器，来评估存储在与被选存储器单元150a关联的一个给定FeGFET(例如，101a)中的数据的状态。读出放大器可以可操作地连接到存储器阵列，例如，如授予Reohr等人的美国专利No.6,269,040，虽然其他连接方案也是可以的。一个位线，如写入位线120，可以连接到地电势(或另一个DC电势)。另一个位线，如，读取/写入位线122，可以通过多路复用器直接连接到读出放大器或可操作地连接到读出放大器，该多路复用器基于一个给定的列地址从许多位线中选择一个活动的位线。
不论是哪一种情况，读出放大器优选情况下都测量被选FeGFET 101a的沟道的导电性，并将它与一个具有沟道电导的参考FeGFET相比较，该参考FeGFET优选情况下被配置为在对应于第一逻辑状态(例如，“1”状态)的高导电沟道和对应于第二逻辑状态(例如，“0”状态)的导电沟道之间的中间。读出放大器可以至少以两种方式之一执行此测量：(1)通过在读取/写入位线122上施加一个电压并测量流过FeGFET 101a的沟道的对应的电流；或者(2)通过经过FeGFET 101a的沟道驱动一个电流并测量读取/写入位线122上的对应的电压。可以理解，也可以使用其他技术确定存储器阵列中的一个特定存储器单元的导电性，从而可以确定逻辑状态，正如那些精通本技术的人所理解的。
图9C是描述了用于读取根据本发明的图9A的存储器阵列170中的被选存储器单元150a的内容的优选信号的说明性时间图。这些信号导致存储器单元150a从待机模式过渡到读取模式，然后回到待机模式。如前所述，字线114和116对应于未选择的存储器单元，因此，字线114保持低状态，字线116保持高状态，从而对于存储器单元150b和150d维持待机模式。同样，写入位线124和读取/写入位线126对应于未选择的存储器单元，因此，这些位线保持低状态。因此，存储器单元150c被设置在待机模式。
再次请参看9A，现在讨论指向被选存储器单元150a的写入操作。与读取操作的情况相同，假定所有存储器单元，包括被选存储器单元150a，开始于待机模式。写入被选存储器单元优选情况下涉及跨被选存储器单元施加一个正的或负的差动电压，其特征在于，差动电压具有足够的大小，以将被选存储器单元内的FeGFET器件的偶极写入到一个新状态。存储器阵列内的其他未选择的存储器单元保持它们以前的状态。
要选择一行以便进行写入操作，该行可以被定义为包括沿着字线(水平)方向的存储器单元，包含的存储器单元150a，字线A110优选情况下被从其待机逻辑低状态驱动到逻辑高，字线B112被从其待机逻辑高状态驱动到逻辑低。因此，FET 102a被禁用，FET 103a被启用。结果，节点105a被转而连接到读取/写入位线122，而节点104a与写入位线120断开连接。换句话说，FeGFET101a的栅极端子将与写入位线120通电，FeGFET 101a的第一漏极/源极端子将通过FeGFET 101a的导电沟道与节点105a通电，FeGFET 101a的第二漏极/源极端子将与读取/写入位线122通电。因此，FeGFET 101a的导电沟道与读取/写入位线122通电，FeGFET 101a的栅极端子连接到写入位线120。
可以被定义为包括沿着位线(垂直)方向的所有存储器单元的沿着相同的列连接的不包括被选存储器单元150a的其他存储器单元，例如，存储器单元150b，保持在待机模式，因为字线A114优选情况下保持在逻辑低。因此，没有连接到被选字线110、112的未选择的存储器单元150b将被已禁用的FET 103b与对应的读取/写入位线122断开连接。同样，连接到被选字线110、112的一个给定存储器单元150c也可以被写入，因为它处于写入模式，但例外是，在此情况下，写入位线124和读取/写入位线126保持在低状态。
图9D说明了以上文描述的方式配置的示范性存储器阵列170，即，被选存储器单元150a处于操作的写入模式下。此图基本上与图9A相同，例外是，所有FET 102a到102d和103a到103d都被它们的功能等效的电路替代，具体来说，对应于活动FET(例如，FET 102a、102d，103a、103c)的短路或对应于不活动的FET(例如，102a、102c、103b、103d)的开路。
在处于写入模式下时，要写入FeGFET 101a，优选情况下，在写入位线120和读取/写入位线122之间施加一个正的或负的差动电压电势，表示所期望的数据状态(例如，分别是逻辑“1”或“0”)在FeGFET 101a的栅极端子连接到写入位线120，FeGFET 101a的第二漏极/源极端子连接到读取/写入位线122的情况下，此施加的电压电势跨FeGFET 101a的铁电绝缘体形成一个电场，从而将FeGFET 101a的电偶极与施加的电场对准。沿着相同的列连接的其他未选择的存储器单元，例如，存储器单元150b被保持在待机模式，其特征在于，对应的FeGFET，例如，FeGFET 101b的所有端子都被转而连接到写入位线120。因此，由于跨未选择的存储器单元没有施加的电场，因此，这些单元几乎不受施加的电压电势的影响。
如果愿意，与被选存储器单元150a连接到相同字线的存储器单元150c可以以与存储器单元150a类似的方式写入。在这一情况下，将在写入位线124和读取/写入位线126之间施加第二个正的或负的差动电压。将第二个正的或负的差动电压设置为零将维持一个给定FeGFET中存储的以前的状态。为字线方向中的写入模式选择的存储器单元，还可以通过确保写入位线124和读取/写入位线126保持在相同的电势(优选情况下，为最低的电压(接地))来保持在待机模式。
本发明预期，图9A的说明性存储器阵列的FeGFET栅电极可以连接到对应的写入位线120、124(如图所示)或对应的读取/写入位线122、126，存储器单元的栅电极的一个或多个连接可以连接到某一个位线，以便提供所期望的电行为，平衡的位线电容。
图9E是描述了用于写入根据本发明的图9A的存储器阵列170中的被选存储器单元150a的内容的优选信号的说明性时间图。这些信号导致存储器单元150a连续地从待机模式过渡到写“0”模式，回到待机模式，然后到写“1”模式。如前所述，在此示例中，字线114和116对应于未选择的存储器单元，因此，字线114保持低状态，字线116保持高状态，从而对于存储器单元150b和150d维持待机模式。同样，位线124和126对应于未选择的存储器单元，因此，写入位线124和读取/写入位线126保持低状态。
图10A说明了根据本发明的另一个方面制成的图9A所示的非易失性存储器阵列的另一个实施例的至少一部分。如图10A所示，备选存储器阵列270包括许多存储器单元250a、250b、250c、250d、250e、250f、250g和250h。优选情况下，存储器单元被组织成一个或多个组252a、252b、252c和252d，以便每一个组都包括至少一个存储器单元。存储器阵列270进一步包括许多选择FET203a、203b、203c和203d，每一个选择FET都分别与不同的组252a、252b、252c、252d关联，以便响应提供给对应的选择FET的栅极端子的控制信号访问所期望的组。
优选情况下，存储器阵列270中的每一个存储器单元都包括FeGFET器件，该器件可以以与前面描述的FeGFET器件一致的方式制成，还包括一个与FeGFET串联的FET器件。例如，存储器单元250a示范的一个给定存储器单元，包括如此连接的FET 202a和FeGFET 201a，以便FET 202a的第一漏极/源极端子在节点204a连接到FeGFET 201a的第一漏极/源极端子。存储器单元250a中的FeGFET 201a的栅极端子优选情况下连接到FET 202a的第二漏极/源极端子。与图9A的双FET/单FeGFET存储器单元体系结构相比，图10A的单FET/单FeGFET存储器单元体系结构是有利的，主要是因为它从每一个存储器单元消除了FET，从而提供了密度更大的存储器阵列。
优选情况下，存储器阵列270包括许多字线212、213、216和217，选择线210和214，位线(包括写入位线和读取/写入位线)220、221、222、224、225、226，可操作地耦合到存储器阵列中的对应的存储器单元。可以理解，虽然未显示，一个完整的存储器电路优选情况下可以通过将存储器阵列270的字线212、213、216、217，选择线210、214和位线220、221、222、224、225、226连接到相应的字线驱动器、选择线驱动器(例如，可以以与字线驱动器一致的方式制成)和位线驱动器/多路复用器来制成，后者又可以进一步连接到其他外围电路，如，解码器、写入电路、读取电路(例如，读出放大器)，正如那些精通本技术的人将理解的。这些另外的外围电路可以至少部分地用于有选择地控制存储器阵列，以便读取和/或写入阵列中的一个或多个存储器单元的逻辑状态。
选择线210、214优选情况下耦合到对应的选择FET 203a、203b、203c、203d的栅极端子，如前面所讲述的，后者用于沿着字(即，水平)方向访问存储器单元的一个或多个组252a、252b、252c、252d，虽然也可以使用备选选择电路。选择线210优选情况下耦合到选择FET 203a和203c，并分别用于访问组252a和252c。同样，选择线214优选情况下耦合到选择FET 203b和203d，并分别用于访问组252b和252d。
与一个给定存储器单元组关联的每一个选择FET(例如，n型FET)优选情况下作为一个选通栅极起作用，事实上，可以使用诸如多路复用器之类的备选开关电路来实现。当启用时(例如，通过对应的选择线上的逻辑高信号)，每一个选择FET优选情况下被这样配置，以便在对应于给定组的FeGFET器件的所有第二漏极/源极端子的公用连接和耦合到位(即，垂直)方向中的一个或多个组的读取/写入位线之间提供一个电连接，可以理解，可以使用备选电路提供这样的电连接。对于代表性组252a，选择FET 203a包括第一漏极/源极端子，后者在节点205a耦合到分别与存储器单元250a和250b关联的FeGFET 201a和201b的第二漏极/源极端子。选择FET203a的第二漏极/源极端子连接到读取/写入位线222，后者还按类似方式耦合到与组252b关联的选择FET 203b。
每一个存储器单元中的FET优选情况下这样连接，以便其第二漏极/源极端子耦合到对应的写入位线，FET的栅极端子耦合到对应的字线。优选情况下，一个给定组中对于每一个存储器单元有一个单独的写入位线，以便相同组中没有两个存储器单元耦合到同一个写入位线。此外，一个给定组中对于每一个存储器单元有一个单独的字线，以便相同组中没有两个存储器单元共享同一个字线。例如，对于组252a，存储器单元250a中的FET 202a的第二漏极/源极端子连接到写入位线221，存储器单元250b中的FET 202b的第二漏极/源极端子连接到写入位线220。同样，FET 202a的栅极端子连接到字线212，FET 202b的栅极端子连接到字线213。
只作为示例，现在将讲述指向说明性存储器阵列270中的被选存储器单元250a的读取操作。在下面的讨论中，假定所有存储器单元，包括被选存储器单元250a，开始于操作的待机模式。单FET/单FeGFET存储器单元的待机模式可以类似于上文结合图9A所示的双FET/单FeGFET存储器体系结构所描述的待机模式。例如，选择线210、214上的逻辑低(即，“0”)和字线212、213、216、217上的逻辑高(即，“1”)优选情况下将存储器单元置为待机模式。对于存储器单元250a，在待机模式下，FET 202a变成活动的，从而将FeGFET 201a的第一漏极/源极端子转而连接到写入位线221，后者将FeGFET 201a的漏极/源极端子在节点204a与其栅极端子通电。同样，选择线210上的逻辑“0”禁用选择FET 203a，从而在节点205a将FeGFET 201a的第二漏极/源极端子与读取/写入位线222断开连接(即，开路)。FeGFET 201a的第一漏极/源极端子通过FeGFET 201a的导电沟道给FeGFET 201a的第二漏极/源极端子充电。因此，在待机模式下，FeGFET 201a的所有三个端子都充电到相同的电势，即，写入位线221的电势。在跨FeGFET 201a的端子没有电场的情况下，FeGFET 201a的电偶极状态(即，其逻辑状态)得以维持。
考虑一个特定组(例如，组252a)内的所有存储器单元(例如，存储器单元250a、250b)是重要的。例如，为了最大限度地降低存储器阵列中的功耗，将当前处于待机模式的一个给定组252a内的存储器单元的写入位线220、221保持在相同的电势比较好，因为分别与这些存储器单元250a、250b关联的FeGFET 201a、201b将它们的第二漏极/源极端子在节点205a彼此连接，因此可以从一个写入位线221到其他写入位线220通过FeGFET器件201a、201b构成一个串联导电路径。
读取单FET/单FeGFET存储器单元可以以与前面结合图9A所描述的双FET/单FeGFET存储器单元体系结构的读取模式一致的方式执行，一个例外是包括由对应于特定组(例如，252a)的许多存储器单元(例如，250a、250b)共享的选择FET(例如，203a)。要从对应于被选组252a的存储器单元250a或250b的其中一个读取内容，与该组252a关联的选择FET 203a必须启用，例如，通过将选择线210驱动到逻辑“1”。此外，组252a中的存储器单元250a、250b的其中一个中的一个FET，202a或202b必须启用，例如，通过将字线212或字线213驱动到逻辑“1”。如此构成了读取/写入位线222和写入位线221或写入位线220之间的导电路径，分别包括存储器单元250a的FeGFET 201a的沟道电阻或者存储器单元250b的FeGFET 201b的沟道电阻。
沿着一个给定的被选字线的被选存储器单元250a之外的存储器单元这里可以简称为“半选择的单元”。在上文的示例中，由于字线212是活动的(逻辑“1”)，存储器单元250e被视为“半选择的”。半选择的存储器单元不受指向被选存储器单元的读取或写入操作的干扰(即，内容改变)。值得注意的是，连接到所选的位线的存储器单元的独立性这样显示出来的：被选存储器单元250a之外的所有存储器单元都保持在待机模式，如此，不受指向被选存储器单元的读取或写入操作的干扰。还可以预期，可以沿着被选字线访问一个以上的存储器单元，与在常规固态存储器(例如，静态随机存取存储器(SRAM))中通常进行的那样。
图10B说明了以前面描述的方式配置的示范性存储器阵列270，即，被选存储器单元250a处于操作的读取模式下。此图基本上与图10A相同，例外是，为便于说明，所有FET 202a到202h和203a到203d都被除去，并被它们的功能等效的电路替代，即，对应于活动FET(例如，FET 202a、202c、202d、202e、202g、202h、203a和203c)的短路或对应于不活动的FET(例如，FET202b、202f、203b和203d)的开路。读取操作基本上与前面结合图9B中描述的存储器阵列所讲述的相同，只是写入位线221优选情况下接地，读取/写入位线222连接到读出放大器的输入。
图10C和10D是描述了用于读取根据本发明的存储器阵列270中的被选存储器单元350a的内容的优选信号的说明性时间图。这些信号导致存储器单元250a从待机模式过渡到读取模式，然后回到待机模式。最初，所有存储器单元优选情况下都处于待机模式，因此，选择线210和214处于逻辑“0”。由于组252b和252d都不包括被选存储器单元，因此，选择线214在整个读取操作过程中都处于逻辑“0”。对于待机模式操作，每一个存储器单元中的FET优选情况下都是活动的，因此，字线212、213、216和217处于逻辑“1”，如图所示。字线216和217对应于未选择的存储器单元，因此，保持在逻辑“1”，从而在整个读取操作过程中为存储器单元250c、250d、250g和250h都维持了待机模式。写入位线220、221、224和225的电势优选情况下只在写入操作期间改变，因此，在读取操作期间和在待机模式期间都保持在逻辑“0”。此外，由于在组252c和252d与关联的存储器单元上不执行读取操作，因此，读取/写入位线226保持在逻辑“0”。
当读取被选存储器单元250a时，对应于被选存储器单元的选择线210从“0”过渡到“1”，从而激活对应于与被选存储器单元250a关联的组252a的选择FET 203a。在读取操作期间，还将访问与被选存储器单元250a驻留在相同组252a中的未选择的存储器单元250b。为防止这种情况发生，在读取操作期间，字线213被驱动到逻辑“0”，然后当处于待机模式时再次回到逻辑“1”。如此，在读取操作期间，禁用与未选择的存储器单元250b关联的FET 202b，从而防止存储器单元250b的内容在读取/写入位线222上被读取。正如那些精通本技术的人所理解的，可以通过在读取/写入位线222上施加一个电压并同时测量电流或者执行相反的过程来读取存储器单元250a的内容。
现在再请参看图10A，将描述指向存储器单元250a(这里称为“被选存储器单元”)的写入操作。假定所有存储器单元，包括被选存储器单元250a，最初处于操作的待机模式。在被选存储器单元组内写入被选存储器单元涉及将一对半状态电压传播到被选存储器单元，其特征在于，半状态电压被合并到具有充分大小的全状态电压，以将被选存储器单元内的FeGFET器件的偶极写入到一个新状态。存储器阵列内的未选择的存储器单元保持它们以前的状态。
在指向存储器单元250a的写入操作中，沿着字线和选择线传播的信号有选择地导致FET 202a-202h和203a-203d的漏节点和源节点开路或短路。具体来说，选择线210上的逻辑“1”使共享节点205a和205c通过对应的选择FET 203a和203c分别转而连接到读取/写入位线222和226。同样，选择线214上的逻辑“ 0”分别使共享节点205b和205d与读取/写入位线222和226的连接断开。字线212上的逻辑“0”从与对应的写入位线221的连接中打开存储器单元节点204a，让FeGFET 201a的漏极/源极端子通过FeGFET 201a的沟道固有地连接在一起。这也适用于FeGFET 201e。同样，字线213和216上的逻辑“0”断开所连接的相应的FET，让对应的FeGFET 201b、201c、201f、201g的漏极/源极端子通过它们相应的沟道固有地连接在一起。字线217上的逻辑“1”使FeGFET 201d和201h的漏极/源极端子分别通过对应的FET 202d和202h转而连接到写入位线220和224。图10E是说明如上所述的配置的存储器阵列270内的FeGFET的功能连接的示意图。
请参看图10E，下面将讨论沿着位维度传播的写入信号。如前面所讲述的，写入被选存储器单元250a包括将半状态电压对沿着写入位线221和读取/写入位线222传播到存储器单元250a。每一个位线221、222传输的半状态电压集中于FeGFET 201a，并合并，导致跨与FeGFET 201a关联的铁电绝缘体(从栅极到沟道)形成正的或负的全状态电压。全状态电压优选情况下足够大，以分别将FeGFET 201a的偶极写入到逻辑“1”或“0”状态，而跨其他存储器单元(例如，250b)施加的半状态电压优选情况下足够小，以让与这些其他单元关联的FeGFET的逻辑状态基本上不受干扰。
在实践中，为了将一个给定的FeGFET 201a写入到逻辑“1”，201a的栅极优选情况下被通过对应的写入位线221转而连接到地电势(即，逻辑“0”，而FeGFET 201a的漏极/源极和漏极/源极端子被通过对应的读取/写入位线222转而连接到VDD(即，逻辑“1”)。或者，为将FeGFET 201a写入到逻辑“0”，FeGFET 201a的栅极被转而连接到VDD，而FeGFET201a的漏极/源极和漏极/源极端子被转而连接到地电势。被选组252a内的其他存储器单元(例如，250b)(被视为半选择单元)的栅极电势优选情况下通过它们相应的写入位线220、221被转而连接到地电势和VDD之间的中间电势(例如，VDD/2)，因此，只有半状态电压(全电源电压的一半)跨它们铁电绝缘体从它们相应的栅极下降到它们的沟道区。它们的符号是正的还是负的，跨这些半选择存储器单元的结果半状态电压优选情况下被设计为低于FeGFET的矫顽电压(被定义为改变、写入和/或切换偶极状态所需要的最小电压)，因此，未选择的存储器单元的相应的状态保持不变(即，不受干扰)。相应地，一个新状态可以被写入到被选FeGFET(例如，FeGFET 201a)，而不必不情愿地改变驻留在相同组(例如，252a)内的未选择的FeGFET(例如，FeGFET 201b)的状态。
只作为示例，图10F和10G是描述了用于写入根据本发明的存储器阵列270中的被选存储器单元250a的内容的信号的说明性时间图。字线212、213、216、217，选择线210、214和位线220、221、222、224、225、226上的相应的信号优选情况下导致被选存储器单元250a从待机模式过渡到写“0”模式，到待机模式，最后到写“1”模式，如图所示。
现在请参看图11A，该图显示了根据本发明的另一个方面制成的包括许多单FET/单FeGFET存储器单元350a、350b、350c和350d的示范性非易失性存储器阵列370。说明性存储器阵列370中的每一个存储器单元350a、350b、350c、350d包括FET 302a、302b、302c、302d和分别与它们关联的对应的FeGFET 301a、301b、301c、301d。存储器阵列370进一步包括许多写入字线310、314，许多读取字线312、316，许多写入位线320、324和许多可操作地耦合到对应的存储器单元的读取位线322、326，以便有选择地读取和写入阵列中的单个的存储器单元。与前面所讨论的存储器阵列的情况相同，一个完整的存储器电路可以通过连接存储器阵列370的字线310、312、314、316和位线320、324、326与外围电路(未显示)，包括，字驱动器、位驱动器/多路复用器、写入电路(例如，解码器)、读取电路(例如，读出放大器)等等来构成。
如下面所进一步详细描述的，在每一个存储器单元中，FET可操作地耦合到对应的FeGFET器件。以与上文描述的本发明的其他存储器体系结构一致的方式，每一个存储器单元中的FeGFET都主要用作非易失性的存储元件，用于存储关联的单元的逻辑状态。每一个存储器单元中的FET优选情况下都在写入操作期间提供对FeGFET的有选择性的访问。从该图中可以看出，与图10A中描述的存储器单元相比，存储器阵列370中的存储器单元350a、350b、350c和350c是以其他布局配置的。这种其他配置的一个重要好处是，它消除了对选择FET的需要，因此，优选情况下提供了密度更大的存储器体系结构。
每一个存储器单元中的FET优选情况下是这样配置的，以便其第一漏极/源极端子耦合到对应的写入位线，其第二个漏极/源极端子耦合到对应的FeGFET的栅极端子，其栅极端子耦合到对应的写入字线。每一个存储器单元中的FeGFET优选情况下是这样配置的，以便第一漏极/源极端子耦合到对应的读取位线，第二个漏极/源极端子耦合到对应的读取字线。如前面所讲述的，每一个FET和FeGFET的漏极和源极端子基本上都是双向的，因此，这些端子这里将被简单地称为第一和第二漏极/源极端子。
每一个存储器单元350a到350d优选情况下位于一对对应的字线(即，写入字线310、314和读取字线312、316)和一对对应的位线(即，写入位线320、324和读取位线322、326)之间的交叉处。字线和位线基本上彼此正交，虽然本发明预期的是其他布局。对存储器单元的写入操作主要分别是由沿着写入字线310、314和写入位线320、324传输的相应的信号驱动的。同样，来自存储器单元的读取操作分别主要是通过读取字线312、316和读取位线322、326实现的。
下面将具体参考代表性的存储器单元350a比较详细地描述存储器单元。存储器单元350a包括如前面所描述的连接在一起的FET 302a和FeGFET 301a。具体来说，FET 302a的栅极端子优选情况下连接到写入字线310、FET 302a的第一漏极/源极端子连接到写入位线320，FET 302a的第二漏极/源极端子连接到FeGFET301a的栅极端子。FeGFET 301a的第一漏极/源极端子优选情况下连接到读取字线312，FeGFET 301a的第二漏极/源极端子连接到读取位线322。假定存储器单元中使用的FET是n型FET，因此，由提供给它们相应的栅极端子的逻辑高信号激活。
优选情况下，说明性存储器阵列370中的每一个存储器单元至少可以在待机模式、读取模式和写入模式下操作。优选情况下，存储器单元一直处于待机模式下，直到请求了读取或写入操作，一旦读取或写入操作结束，随后就返回到待机模式。如前所述，在操作的待机模式下，存储在FeGFET器件内的存储器单元的状态受到保护(即，维持)。当处于待机模式下时，存储器阵列370中的所有字线312、316和位线320、322、324、326，优选情况下接地的写入字线310、314除外，都保持在等电势电压Veq，因此，基本上将每一个FeGFET的第一和第二漏极/源极端子连接到常用电压电势Veq。
等电势电压Veq基本上可以是存储器阵列的负电压和正电压电源导轨之间任何电压，优选情况下，大约为电源电压的一半(例如，VDD/2)。通过施加所有字线和位线处于相同的电压，在存储器阵列370中不存在任何驱动势，因此，与FeGFET 301a到301d关联的电偶极的相应的状态保持完好。由于每一个FeGFET器件的偶极取向定义对应的存储器单元的逻辑(即，布尔)状态，因此，一个给定存储器单元在待机模式下的内存状态不变。此外，由于当字线和位线处于等电势电压时没有电流流过，因此，在存储器阵列中不消耗电力。
在前面提及的除外中，写入字线310、314接地，而不是保持等电势电压，因此，FET 302a到302d都被禁用。因此，即使其中一个写入字线310或314被被驱动到逻辑高状态(例如，在备选待机模式配置中)，从而激活连接到特定的字线的两个或更多FET，存储器阵列370中仍不存在驱动势，因此也不消耗电力。同样，也可以采用其他待机模式配置，如施加所有阵列节点接地，以最大限度地降低外围电路中的功耗。
只作为示例，现在将描述指向说明性存储器阵列370中的被选存储器单元350a的读取操作。在下面的讨论中，如前面所讲述的，假定所有存储器单元，包括被选存储器单元350a，最初处于操作的待机模式。在读取操作期间，写入字线310、314优选情况下保持在逻辑“0”，从而禁用FET，并断开存储器阵列中的每一个存储器单元中的FeGFET的连接。图11B描述了为存储器单元350a的读取操作配置的存储器阵列370的简图。具体来说，与存储器单元350a到350d关联的FET被除去，显示了FeGFET 301a、301b、301c、301d，对应的沟道被分别模制为电阻器386a、386b、386c、386d。这些电阻器386a到386d中的每一个电阻器的值随着与此关联的FeGFET的逻辑状态变化而变化，如前面所讲述的，该逻辑状态表示了FeGFET的两个可能的电偶极取向中的一个。
图11C说明了读取根据本发明的存储器阵列370中的被选存储器单元350a的示范性时间图。正如当前技术所已知的，一个给定存储器单元350a的状态优选情况下通过传感技术从存储器阵列370确定的，该技术施加一个电压并同时测量信号电流Is382(或者反之)。如此，可以获得与存储器单元的逻辑状态直接相关的沟道的电阻。如前所述，存储器阵列优选情况下从待机模式开始，随后过渡到读取模式。
继续参考图11B和11C，为了读取存储器阵列370中的被选存储器单元350a，优选情况下至少执行两个操作。首先，优选情况下，对应于被选存储器单元350a的读取字线312被驱动到高于(例如，较高的电压382)或低于(例如，较低的电压384)等电势电压Veq的电压电势。其次，在读取模式下，读出放大器(未显示)连接到读取位线322。读出放大器优选情况下夹紧读取位线322上的电压到等电势电压Veq，产生适当的信号电流Is以便跨FeGFET 301a的沟道维持电压降，表示为电阻器386a。至于连接到被选读取位线322的存储器单元，从读取位线322，跨存储器单元350a和350b，到读取字线312、316的电压降只跨被选存储器单元350a出现，具体来说，出现在对应的FeGFET 301a的沟道中。
在理想的情况下，读出放大器向读取位线322提供的信号电流Is基本上等于等电势电压Veq和读取字线312上的较低的电压之间的差除以301a的沟道电阻。或者，如果读取字线312上的电压大于等电势电压Veq，则读出放大器向读取位线322提供的信号电流Is基本上等于等电势电压Veq和较高的电压384之间的差，除以301a的沟道电阻。结果符号表示读出电流是读取位线322产生的还是接收的。应该理解，存储器单元可以通过施加经过被选存储器单元的预先确定的电流并测量跨单元的结果电压，或者通过施加跨被选单元的预先确定的电压并测量经过单元的结果电流，来进行读取，正如那些精通本技术的人所理解的。
优选情况下，没有严重的噪声电流IN流过连接到被选读取位线322的其他FeGFET(例如，301b)，因为没有跨这些FeGFET301b的驱动势。对应于这些其他存储器单元350b的读取字线(例如，316)优选情况下保持在与读取位线322相同的电势，例如，等电势电压Veq。流过一个或多个未选择的存储器单元的噪声电流IN可能会污染读取操作期间的读出，因为读出放大器产生或接收的总电流主要地是信号电流Is加任何噪声电流分量IN。噪声电流主要是由于FET晶体管的阈值不匹配造成的。在最差的情况下，总噪声电流可能会大于信号电流。
在理想的情况下，读出放大器施加跨被选存储器单元等电势电压Veq和跨未选择的存储器单元的零电压。在这一情况下，读出信号电流将只依赖于被选存储器单元350a的状态。然而，令人遗憾的是，在用于夹紧位线、字线和读出放大器的晶体管的阈值与Veq的不匹配，可能跨未选择的存储器单元产生小的偏移电压降(Vos)，从而降低存储器阵列370的信噪比。可以使用自动调零读出放大器(未显示)来校正这样的不匹配，例如，作为偏移补偿方案。那些精通本技术的人知道适用于本发明的自动调零技术(例如，使用自动调零读出放大器)，因此，有关这样的技术的详细讨论，这里就不再提供。
现在再请参看图11A，将描述指向存储器单元350a(这里称为“被选存储器单元”)的写入操作。假定所有存储器单元，包括被选存储器单元350a，最初处于操作的待机模式。要选择一个给定存储器单元350a以便执行写入操作，对应于其的写入字线310被驱动到逻辑高，从而激活与被选存储器单元350a关联的FET 302a。结果，对应的FeGFET 301的栅极端子被转而连接到写入位线320。与未选择的存储器单元(例如，350b、350d)关联的其他写入字线(例如，314)优选情况下保持在逻辑低状态，从而禁用与未选择的存储器单元关联的FET。如此，与未选择的存储器单元关联的FeGFET的栅极端子优选情况下与它们对应的写入位线断开连接。
读取字线312、316和读取位线322、326优选情况下保持在等电势电压Veq，至少部分地降低了写入模式下的功耗。图11D说明了以如此描述的方式配置的示范性存储器阵列370。如该图所示，读取位线和字线被卸除，并替换为等电势节点380，该节点将FeGFET 301a到301d的第一和第二漏极/源极端子连接在一起。
至于被选存储器单元350a，至少一小部分施加于写入位线320的电压出现在FeGFET 301a的铁电栅极绝缘体中，或者，换句话说，出现在FeGFET 301a的栅极端子和FeGFET 301a的沟道之间。跨FeGFET 301a的沟道的电势差等于施加于写入位线320的电压和出现在节点380的等电势电压Veq之间的差。电势差产生的电场优选情况下将FeGFET 301a的铁电偶极写入到正或负方向，分别对应于被选存储器单元350a中的逻辑“1或“0”。
图11E说明了描述根据本发明的可以用于写入被选存储器单元350a的某些信号的示范性时间图。参考图11E，在标题“将‘0’写入到350a”下，施加于写入位线320的逻辑低电压将存储器单元350a写入到逻辑状态“0”，而在标题“将‘1’写入到350a”下，施加于写入位线320的逻辑高电压将存储器单元350a写入到逻辑状态“1”。未选择的存储器单元(例如，350b、350d)的状态保持相同，因为与这些存储器单元关联的FeGFET由于在这些单元中禁用了FET在物理上与写入位线320脱离。在此示例中，未选择的存储器单元350c还没有写入到新状态，即使由于活动的FET302c而使其FeGFET 301c耦合到写入位线324。由于对写入位线324施加了等电势电压Veq，跨存储器单元350c的FeGFET 301c的铁电偶极的差分电压是零，因此，如前面所讲述的，铁电材料处于其最双稳定的点。
图11A所示的单FET/单FeGFET存储器单元实施方式的读取和写入操作两者都用于实现相对于图9A的双FET/单FeGFET存储器单元配置的存储器单元密度的改善。与图9A的存储器单元配置相比，用自动调零读出放大器，或其他装置读取如图11A和11B所示的平行单元阵列中的电阻性存储器单元的状态，可能需要更多的时间来评估存储器单元的逻辑状态，并需要较高精度的评估。根据图11E的优选方法还具有一个严重的局限，只有全功率电源的一半可用于写入铁电偶极，因为等电势电压380是固定的。相形之下，在根据图9E的优选方法的写入操作中，全功率电源可用于写入铁电偶极的状态，因为偶极两侧的电压电势可以摇摆。
和图10A和11A相比，图9A提供的存储器阵列也许能提供更健壮的写入访问、更健壮的待机模式和较高的性能读取访问。正如图9A中的存储器单元150a所示范的，每一个存储器单元都包括两个FET 102a、103a和一个FeGFET 101a。令人遗憾的是，存储器单元150a提供了这里描述的备选实施例的最低的密度。图10A的存储器阵列270是使用图10A中的存储器单元250a所示范的密度更大的存储器单元配置的图9A的存储器阵列170的混合型，每一个存储器单元都包括一个FET 202a和一个FeGFET 201a。许多这样的存储器单元在公用节点205a连接在一起，以构成一组存储器单元252a。在指向存储器单元252a的组内的被选存储器单元的读取或写入期间，选择FET 203a优选情况下连接公用节点205a以读取/写入位线222。从质量方面来看，通过放弃图9A的存储器阵列的健壮的写入操作和待机模式，存储器阵列270实现了密度的改善。虽然图11A的存储器阵列370提供了包括一个FET 302a和一个FeGFET 301a而没有选择FET的最紧凑的存储器单元350a，但是这样做是以牺牲写入操作和读取性能为代价的。因此，本发明提供了几乎没有限制的存储器阵列配置，其中，密度、复杂性、速度及其他特征可以随意地互换。
应该理解，上文结合图9A到11E所讨论的三个备选存储器体系结构只作为示例，其他配置和电路也是可以的。正如那些精通本技术的人将理解的，通过选择适当的存储器体系结构以适合特定的设计应用，可以在设计复杂性、密度、抗噪声度之间取得折衷。
虽然这里是参考附图描述本发明的说明性实施例，但是应该理解，本发明不仅限于这些准确的实施例，在不偏离所附权利要求的范围的情况下，那些精通本技术的人可以进行各种其他更改和修改。

Claims (47)

1.一种半导体器件，包括：
在硅衬底上制成的场效应晶体管(FET)、包括漏极区和源极区的FET；以及
用于存储半导体器件的逻辑状态的铁电栅极场效应晶体管(FeGFET)，该FeGFET包括：
在衬底的上表面上制成的并与FET的漏极区和源极区中的某一个通电的栅电极；
在栅电极的上表面上制成的铁电栅极介质层；
在铁电栅极介质层的上表面制成的导电沟道层；以及
第一和第二漏极/源电极，第一和第二漏极/源电极在沟道层上制成并与沟道层的横向相对的两端通电；
其特征在于，铁电栅极介质层响应在栅电极和第一和第二漏极/源电极中的至少一个之间施加的电势有选择地可极化。
2.根据权利要求1所述的半导体器件，其特征在于，FeGFET是在半导体器件的至少两个互连层之间制成的。
3.根据权利要求1所述的半导体器件，进一步包括在FET的漏极区和源极区中的一个的上表面上制成的导电通道，该沟道将FeGFET的栅电极与FET的漏极区和源极区中的一个进行电连接。
4.一种垂直铁电栅极场效应晶体管(FeGFET)器件，包括：
衬底；
在衬底的上表面上制成的第一漏极/源电极；
在第一漏极/源电极的上表面上制成的并与第一漏极/源电极通电的导电沟道区；
至少在沟道区的一个侧壁制成的铁电栅极区；
与铁电栅极区通电的至少一个栅电极；以及
在沟道区的上表面制成的并与沟道区通电的第二漏极/源电极；
其特征在于，铁电栅极区响应在栅电极和第一和第二漏极/源电极中的至少一个之间施加的电势有选择地可极化。
5.根据权利要求4所述的垂直FeGFET器件，进一步包括在第一漏极/源电极下面的衬底上制成的场效应晶体管(FET)，该FET包括一个漏极端子和一个源极端子，漏极端子和源极端子中的至少一个与第一漏极/源电极进行电连接。
6.根据权利要求4所述的垂直FeGFET器件，其特征在于，沟道区基本上是圆柱形的，铁电栅极区是作为基本上围绕沟道区的外侧壁的至少部分环制成的。
7.根据权利要求4所述的垂直FeUFET器件，进一步包括：
在第一和第二漏极/源极端子之间制成的插塞；
其特征在于，沟道区是作为基本上围绕插塞的至少部分环制成的。
8.根据权利要求7所述的垂直FeGFET器件，其特征在于，插塞是用基本上不导电的材料制成的。
9.根据权利要求4所述的垂直FeGFET器件，其特征在于，沟道区具有基本上围绕插塞的U形断面。
10.根据权利要求4所述的垂直FeOFET器件，其特征在于，FeGFET位于在衬底上制成的第一互连层和第二互连层之间。
11.一种非易失性存储器单元，包括：
第一场效应晶体管(FET)；
至少一个第二FET；以及
用于存储存储器单元的逻辑状态的铁电栅极场效应晶体管(FeGFET)，该FeGFET可操作地耦合到第一和第二FET，第一和第二FET中的每一个都包括用于响应提供给它的控制信号有选择地访问FeGFET的控制输入。
12.根据权利要求11所述的存储器单元，其特征在于，FeGFET在读取模式和写入模式中的至少一个模式下是可操作的，其特征在于，在操作的读取模式期间，与FeGFET关联的导电沟道的电阻是可测量的，在操作的写入模式期间，在FeGFET的栅极端子和导电沟道之间施加一个电势，以便写入存储器单元的逻辑状态。
13.根据权利要求12所述的存储器单元，其特征在于，在读取模式期间，存储器单元是这样配置的，以便导电沟道的第一和第二端分别可操作地耦合到第一和第二位线，与存储器单元关联，从而导电沟道的电阻在第一和第二位线之间是可测量的。
14.根据权利要求12所述的存储器单元，其特征在于，在操作的写入模式期间，存储器单元是这样配置的，以便FeGFET的栅极端子耦合到第一位线并与导电沟道的电连接断开，导电沟道的第一和第二端中的至少一个可操作地耦合到第二位线，从而通过跨第一和第二位线施加电势，将存储器单元的逻辑状态存储在FeGFET中。
15.根据权利要求12所述的存储器单元，其特征在于，存储器单元进一步在待机模式下可操作，其中，导电沟道的第一端与FeGFET的栅极端子通电，导电沟道的第二端处于开路电路中。
16.一种非易失性存储器阵列，包括：
许多存储器单元，至少一个存储器单元包括：
用于存储存储器单元的逻辑状态的铁电栅极场效应晶体管(FeGFET)，该FeGFET包括第一漏极/源极端子和第二漏极/源极端子；
可操作地耦合到FeGFET的第一漏极/源极端子的第一开关；以及
可操作地耦合到FeGFET的第二漏极/源极端子的至少一个第二开关；以及
可操作地耦合到存储器单元的许多位线和字线，用于有选择地读取和写入存储器阵列中的一个或多个存储器单元。
17.根据权利要求16所述的存储器阵列，其特征在于：
第一开关包括第一场效应晶体管(FET)和第二开关包括第二FET。
18.根据权利要求17所述的存储器阵列，其特征在于，至少有一个存储器单元是这样配置的，以便FeGFET的栅极端子耦合到第一FET的第一漏极/源极端子，并耦合到第一位线，FeGFET的第一漏极/源极端子耦合到第一FET的第二漏极/源极端子，FeGFET的第二漏极/源极端子耦合到第二FET的第一漏极/源极端子，第二FET的第二漏极/源极端子耦合到第二位线，第一FET的栅极端子耦合到第一字线，第二FET的栅极端子耦合到第二字线。
19.根据权利要求16所述的存储器阵列，其特征在于，至少有一个存储器单元有选择地在至少以下模式下可操作：
第一模式，其特征在于，FeGFET的第一和第二漏极/源极端子分别可操作地耦合到第一和第二位线，FeGFET的栅极端子可操作地耦合到FeGFET的第一和第二漏极/源极端子中的一个；以及
第二模式，其中，FeGFET的栅极端子耦合到第一位线并与FeGFET的第一和第二漏极/源极端子断开电连接，FeGFET的第一和第二漏极/源极端子中的至少一个可操作地耦合到第二位线。
20.根据权利要求19所述的存储器阵列，其特征在于，第一模式包括确定FeGFET中的沟道区的导电性，导电性代表至少一个存储器单元的逻辑状态。
21.根据权利要求20所述的存储器阵列，其特征在于，在操作的第一模式期间，FeGFET中的沟道区的导电性通过执行下列操作中的至少一个操作来确定：
跨耦合到FeGFET的第一和第二位线施加预先确定的电压电势，基本上同时测量流过FeGFET的沟道区的电流；以及
穿过FeGFET中的沟道区施加预先确定的电流，基本上同时测量耦合到FeGFET的第一和第二位线之间的电压。
22.根据权利要求19所述的存储器阵列，其特征在于，第二模式包括写入FeGFET的逻辑状态。
23.根据权利要求22所述的存储器阵列，其特征在于，在第二操作模式期间，FeGFET的逻辑状态是这样写入的，通过跨第一和第二位线施加电压电势，以便在FeGFET中的沟道区产生电场，该电场至少等于沟道区的矫顽场，从而将存储器单元的逻辑状态存储在FeGFET中，逻辑状态至少部分地由施加的电场的方向确定。
24.根据权利要求19所述的存储器阵列，其特征在于，至少有一个存储器单元进一步有选择地在至少一个第三模式下可操作，其特征在于，FeGFET的栅极端子和第一和第二漏极/源极端子基本上是相等的，从而保持了FeGFET的逻辑状态。
25.一种非易失性存储器阵列，包括：
许多存储器单元，至少一部分存储器单元被组织成为至少一个组，至少一个组包括在第一端子处可操作地耦合到组中的对应存储器单元的开关电路，开关电路响应提供给开关电路的控制信号提供对组中的对应存储器单元的有选择的访问；
耦合到开关电路的至少一个选择线，该至少一个选择线传输控制信号；以及
可操作地耦合到存储器单元的许多位线和字线，用于有选择地读取和写入存储器阵列中的一个或多个存储器单元；
其中，至少一个存储器单元包括：
用于存储存储器单元的逻辑状态的铁电栅极场效应晶体管(FeGFET)；以及
可操作地耦合到FeGFET的场效应晶体管(FET)。
26.根据权利要求25所述的存储器阵列，其特征在于，至少有一个存储器单元是这样配置的，以便至少一个存储器单元中的FeGFET的第一漏极/源极端子耦合到对应组中的开关电路的第一端子，FeGFET的第二漏极/源极端子耦合到FET的第一漏极/源极端子，FeGFET的栅极端子耦合到FET的第二漏极/源极并耦合到第一位线，FET的栅极端子耦合到第一字线，开关电路的第二端子耦合到第二位线。
27.根据权利要求25所述的存储器阵列，其特征在于，开关电路包括至少一个FET。
28.根据权利要求25所述的存储器阵列，其特征在于，至少有一个存储器单元有选择地在至少以下模式下可操作：
第一模式，其中，FeGFET的第一和第二漏极/源极端子分别可操作地耦合到第二和第一位线，FeGFET的栅极端子可操作地耦合到FeGFET的第一和第二漏极/源极端子中的一个；以及
第二模式，其中，FeGFET的栅极端子耦合到第一位线并与FeGFET的第一和第二漏极/源极端子断开电连接，FeGFET的第一和第二漏极/源极端子中的至少一个可操作地耦合到第二位线。
29.根据权利要求28所述的存储器阵列，其特征在于，第一模式包括确定FeGFET中的沟道区的导电性，导电性代表FeGFET的逻辑状态。
30.根据权利要求29所述的存储器阵列，其特征在于，在操作的第一模式期间，FeGFET中的沟道区的导电性通过执行下列操作中的至少一个操作来确定：
跨耦合到FeGFET的第一和第二位线施加预先确定的电压电势，基本上同时测量流过FeGFET的沟道区的电流；以及
穿过FeGFET中的沟道区施加预先确定的电流，基本上同时测量耦合到FeGFET的第一和第二位线之间的电压。
31.根据权利要求28所述的存储器阵列，其特征在于，第二模式包括写入FeGFET的逻辑状态。
32.根据权利要求31所述的存储器阵列，其特征在于，在第二操作模式期间，FeGFET的逻辑状态是这样写入的，通过跨第一和第二位线施加电压电势，以便在FeGFET中的沟道区产生电场，该电场至少等于沟道区的矫顽场，从而存储器单元的逻辑状态存储在FeGFET中，逻辑状态代表施加的电场的方向。
33.一种非易失性存储器阵列，包括：
许多存储器单元，至少一个存储器单元中的每一个包括：
包括栅极端子和第一和第二漏极/源极端子的铁电栅极场效应晶体管(FeGFET)，该FeGFET存储存储器单元的逻辑状态；以及
包括栅极端子和第一和第二漏极/源极端子的效应晶体管(FET)，FET的第一漏极/源极端子耦合到FeGFET的栅极端子；以及
可操作地耦合到存储器单元的许多位线和字线，用于有选择地读取和写入存储器阵列中的一个或多个存储器单元。
34.根据权利要求33所述的存储器阵列，其特征在于，至少有一个存储器单元是这样配置的，以便：
FeGFET的第一漏极/源极端子耦合到第一位线，FET的栅极端子耦合到第一字线，FET的第二漏极/源极端子耦合到第二位线，FeGFET的第二漏极/源极端子耦合到第二字线。
35.根据权利要求34所述的存储器阵列，其特征在于，至少有一个存储器单元被配置为至少以下模式下的其中一个模式下操作：
第一模式，FeGFET的栅极端子基本上是不通电的，确定FeGFET中的沟道区的导电性，导电性代表至少一个存储器单元的逻辑状态；以及
第二模式，其特征在于，FeGFET的第一和第二漏极/源极端子保持在基本上相同的电压电势，FeGFET的栅极端子可操作地耦合到第二位线。
36.根据权利要求35所述的存储器阵列，其特征在于，在第二操作模式期间，FeGFET的逻辑状态是这样写入的，通过在第二位线与第一位线和第二字线中的至少一个之间施加电压电势，以便在FeGFET中的沟道区产生电场，该电场至少等于沟道区的矫顽场，从而存储器单元的逻辑状态存储在FeGFET中，逻辑状态代表施加的电场的方向。
37.根据权利要求35所述的存储器阵列，其特征在于，在第一操作模式期间，FeGFET中的沟道区的导电性通过执行下列操作中的至少一个操作来确定：
跨FeGFET的沟道区施加预先确定的电压电势，沟道区在第一位线和第二字线之间耦合，基本上同时测量流过沟道区的电流；以及
穿过FeGFET中的沟道区施加预先确定的电流，基本上同时测量跨沟道区的电压。
38.一种在硅衬底上制造包括铁电栅极场效应晶体管(FeGFET)和场效应晶体管(FET)的方法，FET包括源极区和漏极区，该方法包括下列步骤：
在FET的漏极区和源极区中的一个区上制造互连通道；
在互连通道的上表面上制造FeGFET的栅电极；
在栅电极的上表面上制成铁电栅极区；
在铁电栅极区的上表面制成导电沟道层；以及
在沟道层的上表面上制成第一和第二漏极/源电极；
其中，铁电栅极区响应在栅电极和第一和第二漏极/源电极中的至少一个之间施加的电势有选择地可极化。
39.根据权利要求38所述的方法，其特征在于，第一和第二漏极/源电极在沟道层上制成并与沟道层的横向相对的两端进行电连接。
40.一种制造垂直铁电栅极场效应晶体管(FeGFET)的方法，包括下列步骤：
在衬底的上表面上制成第一电极；
在第一电极的上表面上制成氧化层；
在氧化层的上表面上制成第二电极，第二电极至少部分地延伸至第一电极之外；
在第二电极和氧化层上制成一个开口，以便第一电极的至少一部分暴露出来；
在穿过第二电极的开口的至少侧壁上堆积铁电氧化层；
在铁电氧化层上制成一个开口，以便第一电极的至少一部分暴露出来；
在铁电氧化层的开口制成一个导电沟道区，该沟道区与第一电极的上表面通电；以及
在沟道区的上表面制成第三电极，并与沟道区电连接。
41.根据权利要求40所述的方法，其特征在于，沟道区基本上是圆柱形的，铁电氧化层是作为基本上围绕沟道区的外侧壁的至少部分环制成的。
42.根据权利要求40所述的方法，进一步包括下列步骤：
至少部分地在沟道区上制成一个开口；以及
在沟道区域的开口上制成一个插塞。
43.根据权利要求42所述的方法，其特征在于，沟道区是作为基本上围绕插塞的至少部分环制成的。
44.根据权利要求42所述的方法，其特征在于，沟道区是作为基本上围绕插塞的U形的层制成的。
45.根据权利要求42所述的方法，其特征在于，插塞由介质材料构成。
46.根据权利要求40所述的方法，进一步包括下列步骤：在衬底的上表面上制成场效应晶体管(FET)，FET包括一个漏极区和一个源极区，其中，FeGFET的第一电极是在FET的漏极区和源极区中的至少一个区制成的，并与FET的漏极区和源极区中的至少一个区进行电连接。
47.根据权利要求40所述的方法，其特征在于，FeGFET是在半导体器件的至少两个互连层之间制成的。
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