TWI473164B - 介電材料及使用其之電晶體裝置 - Google Patents

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Description

介電材料及使用其之電晶體裝置
本發明係關於一種介電材料，尤指一種適用於場效電晶體閘極介電層之介電材料。本發明亦關於使用其之場效電晶體。
金氧半場效電晶體(MOSFET，以下稱為場效電晶體)在電子電路裝置中為一相當重要的元件。一般而言，場效電晶體包括設置於半導體相對兩側之源極與汲極，以及設置於該半導體上方並以一介電絕緣層隔開之閘極。當一個夠大的電位差施加於閘極及源極間時，該介電絕緣層僅容許兩者間之電場通過，並阻擋電子穿過該介電絕緣層，使得靠近介電絕緣層處之半導體表面會形成感應電荷，進而於源極與汲極間形成一通路。藉由此一通路形成與否，場效電晶體便能夠作為電子電路裝置中之邏輯開關。而隨著科技的進展，微型化電子電路裝置亦代表場效電晶體尺寸需隨之縮小，因此，根據摩爾定律(Moore’s Law)，介於閘極與半導體間之介電絕緣層之厚度、寬度也隨著線寬縮小而變得更薄、更窄。然而，當其厚度逐漸變薄時，閘極電壓上限亦需隨之降低，以避免過大電壓導致介電絕緣層崩潰，並且由於介電絕緣層厚度下降，電子便容易越過介電絕緣層形成之位能障壁(potential barrier)而產生漏電流。是 以，改善閘極漏電流之問題變成為微型化電子電路裝置之一重要課題。
常見解決之方式為透過摻雜高介電常數(K)之物質，如：氧化鉿，藉此減少閘極漏電流的產生。然而，透過摻雜高介電常數之物質雖可降低閘極漏電流，但所形成之介電絕緣層之位能障壁可能而之比下方半導體更小，降低閘極漏電流之效果仍相當有限。再者，使用此類方式之介電絕緣層亦需增加其厚度以維持介電絕緣層之電容大小，更是與微型化電子電路裝置之目標反其道而行。然而，究其漏電流之根本原因，申請人發現乃是因為習知介電絕緣層材料通常係包含一三維網狀結構(3D network)之金屬原子，例如：二氧化矽中的矽，或是氧化鉿中的鉿(Hf)。圖1係為習知介電絕緣層之結構示意圖，其中，由於介電絕緣層材料通常係以Sp3 鍵結所組成一三維結構，是以，習知形成介電絕緣層之材料間，通常並不平整。而伴隨著此一微觀之粗糙表面，電子便容易由材料間鄰近之尖點處穿越習知之介電絕緣層。以往由於介電絕緣層厚度足夠，故能降低電子穿越介電絕緣層的機率，然而，根據摩爾定律(Moore’s Law)，當厚度隨著線寬縮小時，電子便容易透過穿隧效應通過此一三維網狀結構，進而無法維持介電絕緣層所需之功效，僅讓電場通過，而不使電子通過。最終當該介電絕緣層變得太薄時，將無法避免漏電流的產生。舉例而言，於線寬32奈米之電晶體中，當使用厚度1.2奈米之二氧化矽作為介電絕緣層時，將會產生1/4的漏電流。再 者，所產生之漏電流亦導致場效電晶體雜訊的增加。據此，當線寬縮小時，使用三維結構材料作為介電絕緣層不僅導致漏電流變大，更會使得場效電晶體之訊號雜訊比降低(signal to noise ratio)。圖2A及2B係為習知使用三維結構材料作為介電絕緣層之場效電晶體之電流(IDS )-電壓(VDS )輸出特性示意圖及其對應之場效電晶體訊號示意圖。如圖2A所示，A曲線表示場效電晶體之電流-電壓之理想曲線。然而，由於習知場效電晶體有閘極漏電流的問題，往往實際之電流-電壓關係可能產生如B曲線或C曲線之負偏壓或正偏壓。更甚者，如圖2B所示，由於閘極漏電流的問題，習知場效電晶體之訊號往往有不穩定或訊號雜訊比(SN ratio)過大之問題，相較於A曲線的穩定訊號雜訊，由於曲線B或C曲線之負偏壓或正偏壓的影響而產生雜訊，而造成場效電晶體的訊號穩定性變差。
因此，由此根本問題克服場效電晶體尺寸微型化障礙之方法乃有其所需。
本發明之主要目的係在提供一種介電材料，俾能透過該介電材料所包含層狀堆疊之六方氮化硼結構提供極佳之介電特性。請參考圖3，為本發明介電材料之二維網狀結構示意圖。由於本發明介電材料所使用之六方氮化硼為由Sp2 鍵結所形成之二維網狀結構，相較於習知介電材料之三維結構而言，其界面不僅平整且六方氮化硼層間僅有凡得瓦 鍵結力，是以即便於極薄的介電絕緣層厚度下，電子仍難以穿越由六方氮化硼組成之介電絕緣層，從而，上述習知界電材料容易發生漏電流之問題便能獲得解決。
為達成上述目的，本發明之一態樣係提供一種介電材料，包括由一六方氮化硼所組成，其為一單層或多層堆疊之結構，且該六方氮化硼之至少一層之基面側向尺寸(La)及堆疊層距尺寸(Lc)比值為5至1,000。於本發明之具體態樣中，該六方氮化硼之至少一層之基面側向尺寸(La)及堆疊層距尺寸(Lc)之比值較佳可為5至500。
於上述本發明之介電材料中，該六方氮化硼可為完美六角晶體所組成之片狀結構，且其可為1層至10層之結構，較佳可為2層至10層之結構，其中，該些片狀結構之六方氮化硼間之層間作用力為凡得瓦作用力，同層原子間之作用力則為共價鍵作用力。換言之，於該介電材料中，平行於該六方氮化硼基面側向尺寸(La)之作用力為共價鍵作用力，而沿著堆疊層距尺寸(Lc)之作用力則為凡得瓦作用力，從而使得該介電材料可獲得極佳之介電特性。在本發明之一態樣中，形成介電材料之六方氮化硼之厚度可為0.33奈米至30奈米，較佳為0.33奈米至10奈米。在本發明之另一態樣中，形成介電材料之六方氮化硼之厚度最佳為1.20奈米。據此，於上述由六方氮化硼堆疊結構所形成之介電材料中，該六方氮化硼之崩潰電壓可大於2伏特，較佳為2伏特至150伏特。
於上述本發明之介電材料中，該介電材料所需之六方氮化硼之製備方法並不特別限制，只要所製造之六方氮化硼具有上述所需之介電特性即可。舉例而言，於本發明之具體態樣中，該六方氮化硼可以熔融沉積法製成，但本發明並不僅限於此。
據此，由於六方氮化硼為一種二維結構之絕緣材料，且其層間僅具有凡得瓦鍵結力，故能夠阻擋電子穿過此層狀結構，是以，上述本發明之介電材料即能透過所包含之六方氮化硼堆疊結構產生約6.3電子伏特之能隙，從而所形成之介電材料可只容許電場通過，而不使電流通過，改善電子容易透過穿隧現象穿透較薄之介電材料之問題。
本發明之另一目的係在提供一種電晶體裝置，俾能透過使用上述本發明之介電材料，克服因習知三維結構介電材料所導致之閘極漏電流問題，進而改善電晶體之訊號雜訊比。
為達成上述目的，本發明之另一態樣係提供一種電晶體裝置，包括：一基板；一氧化層，位於該基板之表面；電極組件，包括一源極、一汲極、及一閘極，其中，該電極組件設置於該氧化層表面；以及一介電絕緣層，夾置於該氧化層及該閘極之間，其中，該介電絕緣層係由上述本發明之介電材料所製成。
於上述本發明之電晶體裝置中，該源極與該汲極之間距並不特別限制，本領域技術人員可依其所需之設計而調整，舉例而言，於本發明之一態樣中，該源極與該汲極之 間距可為12奈米至45奈米。然而，因上述本發明介電材料可於極薄的條件下仍維持極佳之介電特性，是以，於本發明之另一具體態樣中，該源極與該汲極之間距則可為大於0奈米至28奈米。
於上述本發明之電晶體裝置中，該介電絕緣層係以上述本發明之介電材料所製成，是以該介電絕緣層不會有習知介電材料於極薄的情況下發生閘極漏電流之問題。因此，當微型化該電晶體裝置時，本發明電晶體裝置之介電絕緣層之厚度可隨之變薄而仍能維持極佳之介電特性。舉例而言，於本發明之一態樣中，該介電絕緣層之厚度可為0.33奈米至30奈米，較佳為0.5奈米至2奈米。又於本發明之另一具體態樣中，該介電絕緣層之厚度最佳為1.2奈米。
於上述本發明之電晶體裝置中，該電晶體裝置更可包括一通道層，該通道層係設置於該源極及該汲極之間，並夾置於該氧化層及該介電絕緣層之間。通道層之材料本發明並不特別限制，只要其具有電晶體裝置所需之特性即可。舉例而言，於本發明之一態樣中，該通道層之材料可為砷化銦(InAs)、氮化銦(InN)、石墨烯、或輝鉬礦。於本發明之一具體態樣中，該通道層則為由石墨烯所製成。此外，該石墨烯可由溶碳析出法製成，以獲得較佳之電子特性，但本發明並不以此為限。
於上述本發明之電晶體裝置中，任何可用於製作電晶體裝置基板之材料皆可使用，本發明並不特別限制。舉例 而言，基板可為矽基板、藍寶石基板、或矽鍺基板。於本發明之一具體態樣中，該基板可為矽基板。
於上述本發明之電晶體裝置中，任何可用於製作電晶體裝置氧化層之材料皆可使用，本發明並不特別限制。舉例而言，該氧化層可為二氧化矽、氮氧化矽、或氧化鋅。於本發明之一具體態樣中，該氧化層可為二氧化矽。
於上述本發明之電晶體裝置中，任何可使用作為電晶體裝置之電極組件之材料皆可使用，本發明並不特別限制。舉例而言，該電極組件可由金、鉻、鈦、或其合金、或多晶矽所組成。於本發明之一具體態樣中，該電極組件之汲極與源極係以金鉻合金所組成，而閘極則由金鈦合金所組成。
據此，本發明所提供之介電材料因其包含之六方氮化硼堆疊結構之特徵，而具有優異的介電特性。當使用作為具有小於45奈米線寬之電晶體裝置所需之介電絕緣層時，仍能發揮介電絕緣層之功能，從而克服閘極漏電流之問題，利於應用於微型化電晶體裝置中。此外，由於改善了習知閘極漏電流之問題，亦提升上述本發明之電晶體裝置之訊號雜訊比。據此，即便以低功率操作，本發明之電晶體裝置仍能夠獲得清晰之訊號，相當適合應用於通訊晶片，例如進階精簡指令處理器(Advanced RISC Machine)之晶片。
本發明之技術特徵係在於所提供之介電材料可應用於線寬小於45奈米之電晶體裝置中，而仍能維持其介電特性，避免閘極漏電流之產生，從而改善電晶體裝置之訊號雜訊比。
實施例1
請參考圖4，係為本發明實施例1之介電材料1之結構示意圖，六方氮化硼11係具有五層堆疊之結構，其中，該六方氮化硼11係藉由熔融沉積法製成，且其基面側向尺寸(La)及堆疊層距尺寸(Lc)比值為500。據此，因該些六方氮化硼於堆疊層距尺寸方向之作用力係為凡得瓦作用力，電流難以穿透該些六方氮化硼，並且由於該些六方氮化硼晶格為二維結構，亦減少因表面不平整所導致之尖端放電。是以，此實施例1之介電材料1雖厚度僅有1.2奈米，其仍具有極佳之介電特性。
實施例2
請參考圖5，係為本發明實施例2之電晶體裝置2之結構示意圖，其包括：一基板21；一氧化層22，係位於該基板21之表面；電極組件23，包括一源極231、一汲極232、及一閘極233，其中，該電極組件23係設置於該氧化層22表面；以及一介電絕緣層24，係夾置於該氧化層22及該閘極233之間，其中，該介電絕緣層24係由上述實施例1之介電材料1所製成。
於此實施例2之電晶體裝置2中，所選用之基板21係為一矽基板；氧化層22則為二氧化矽，其係透過氧化該矽基 板而獲得；源極231與汲極232則為透過蒸鍍法塗佈於氧化層22上之金鉻合金薄膜，且該源極231與該汲極232之間距係為28奈米；閘極233則為以蒸鍍法塗佈於介電絕緣層24上之金鈦合金薄膜；且介電絕緣層24之厚度係為1.2奈米。
由於六方氮化硼為一二維結構材料，且堆疊層間僅有凡得瓦作用力，即便該介電絕緣層24厚度僅有1.2奈米，該介電絕緣層24之崩潰電壓仍可大於2伏特，使電流難以穿透該介電絕緣層24。據此，此實施例2之電晶體裝置2可於線寬為28奈米時，仍不會產生閘極漏電流之問題。進一步地，由於改善了閘極漏電流之問題，此實施例2之電晶體裝置2更具有較佳之訊號雜訊比。
實施例3
請參考圖6，係為本發明實施例3之電晶體裝置3之結構示意圖，其包括：一基板31；一氧化層32，係位於該基板31之表面；電極組件33，包括一源極331、一汲極332、及一閘極333，其中，該電極組件33係設置於該氧化層32表面；一介電絕緣層34，係夾置於該氧化層32及該閘極333之間；以及一通道層35，係設置於該源極331及該汲極332之間，並夾置於該氧化層32及該介電絕緣層34之間，其中，該介電絕緣層34係由上述實施例1之介電材料1所製成。
於此實施例3之電晶體裝置3中，所選用之基板31亦為一矽基板；氧化層32則為二氧化矽，其係透過氧化該矽基板而獲得；源極331與汲極332則為透過蒸鍍法塗佈於氧化層32上之金鉻合金薄膜，且該源極331與該汲極332之間距 係為28奈米；閘極333則為以蒸鍍法塗佈於介電絕緣層24上之金鈦合金薄膜；通道層35係為一由溶碳析出法所製備之石墨烯；且介電絕緣層34之厚度亦為1.2奈米，其崩潰電壓仍可大於2伏特。
由於石墨烯與六方氮化硼同為具有二維材料結構特徵，是以，當以石墨烯製作該通道層35時，該電晶體裝置3不僅具有較高的電子遷移率，且更能降低閘極333漏電流產生的機會，從而獲得一品質較佳之電晶體裝置。並且由於改善了閘極漏電流之問題，此實施例3之電晶體裝置3亦具有較佳之訊號雜訊比。
上述實施例僅係為了方便說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。
1‧‧‧介電材料
11‧‧‧六方氮化硼
2,3‧‧‧電晶體裝置
21,31‧‧‧基板
22,32‧‧‧氧化層
23,33‧‧‧電極組件
231,331‧‧‧源極
232,332‧‧‧汲極
233,333‧‧‧閘極
24,34‧‧‧介電絕緣層
35‧‧‧通道層
圖1係為習知介電絕緣層之結構示意圖。
圖2A及2B係習知之場效電晶體之電流(IDS )-電壓(VDS )輸出特性示意圖及訊號示意圖。
圖3係本發明介電材料之二維網狀結構示意圖。
圖4係本發明實施例1之介電材料結構示意圖。
圖5係本發明實施例2之電晶體裝置結構示意圖。
圖6係本發明實施例3之電晶體裝置結構示意圖。
1‧‧‧介電材料
11‧‧‧六方氮化硼

Claims (16)

  1. 一種介電材料，包括由一六方氮化硼所組成，其係為一單層或多層堆疊之結構，且該六方氮化硼之至少一層之基面側向尺寸(La)及堆疊層距尺寸(Lc)比值為5至1,000。
  2. 如申請專利範圍第1項所述之介電材料，其中，該六方氮化硼係為1層至10層之結構。
  3. 如申請專利範圍第1項所述之介電材料，其中，該基面側向尺寸(La)及堆疊層距尺寸(Lc)之比值為5至500。
  4. 如申請專利範圍第1項所述之介電材料，其中，該六方氮化硼之崩潰電壓係為2伏特至150伏特。
  5. 如申請專利範圍第1項所述之介電材料，其中，該六方氮化硼之厚度係為0.33奈米至30奈米。
  6. 如申請專利範圍第1項所述之介電材料，其中，該六方氮化硼係以熔融沉積法製成。
  7. 如申請專利範圍第1項所述之介電材料，其中，該六方氮化硼係為完美六角晶體所組成之片狀結構。
  8. 一種電晶體裝置，包括：一基板；一氧化層，係位於該基板之表面；一電極組件，包括一源極、一汲極、及一閘極，其中，該電極組件係設置於該氧化層表面；以及一介電絕緣層，係夾置於該氧化層及該閘極之間，其中，該介電絕緣層係由申請專利範圍第1至7項中任一項所述之介電材料所製成。
  9. 如申請專利範圍第8項所述之電晶體裝置，其中，該源極與該汲極之間距係12奈米至45奈米。
  10. 如申請專利範圍第8項所述之電晶體裝置，其中，該介電絕緣層之厚度係為0.33奈米至30奈米。
  11. 如申請專利範圍第8項所述之電晶體裝置，其中，更包括一通道層，該通道層係設置於該源極及該汲極之間，並夾置於該氧化層及該介電絕緣層之間。
  12. 如申請專利範圍第11項所述之電晶體裝置，其中，該通道層係為一砷化銦(InAs)、一氮化銦(InN)、一石墨烯、或一輝鉬礦。
  13. 如申請專利範圍第12項所述之電晶體裝置，其中，該石墨烯係由溶碳析出法製成。
  14. 如申請專利範圍第8項所述之電晶體裝置，其中，該基板係為矽基板、藍寶石基板、或矽鍺基板。
  15. 如申請專利範圍第8項所述之電晶體裝置，其中，該氧化層係為二氧化矽、氮氧化矽、或氧化鋅。
  16. 如申請專利範圍第8項所述之電晶體裝置，其中，該電極組件係由金、鉻、鈦、或其合金所組成。
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