TWI628703B - 環閘極iii-v族量子井電晶體及鍺無接面電晶體及其製造方法 - Google Patents

環閘極iii-v族量子井電晶體及鍺無接面電晶體及其製造方法 Download PDF

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Abstract

本發明提供一種環閘極III-V族量子井電晶體及鍺無接面電晶體及其製造方法，該元件包括III-V族量子井電晶體及鍺無接面電晶體；所述III-V族量子井電晶體包括：第一Ge帶結構、N-型InGaAs層、N+型InGaAs層，所述N+型InGaAs層中形成有第一環形溝槽、半導體阻擋層、第一高K介電層以及第一金屬閘極；所述鍺無接面電晶體包括：第二Ge帶結構、P+型Ge層，所述P+型Ge層中形成有第二環形溝槽、第二高K介電層以及第二金屬閘極。

Description

環閘極III-V族量子井電晶體及鍺無接面電晶體及其製造方法
本發明涉及一種半導體元件及其製造方法，特別是涉及一種環閘極III-V族量子井電晶體及鍺無接面電晶體及其製造方法。
現今，大多數積體電路都是基於矽的，然而，隨著積體電路特徵尺寸的逐漸減小，現有的矽塊(Bulk silicon)材料和製程已接近它們的物理極限，遇到了嚴峻的挑戰。32奈米技術節點以下尤其是22奈米以下，電晶體的結構和材料將面臨更多挑戰。必須採取新的技術來提高性能(新材料、新結構及新製程)。其中，引入新的通道材料是主要革新途徑。研究表明Ge具有較高的電洞遷移率、III-V族族半導體材料(如GaAs、InP、InGaAs，InAs和GaSb)具有較高的電子遷移率，因此，在15奈米的節點後，新型矽基高遷移率材料將逐步由應變矽材料過渡到新型高遷移率Ge/III-V族/石墨烯等半導體材料。
論文(M.Radosavljevic et al.,Non-Planar,Multi-Gate InGaAs Quantum Well Field Effect Transistors with High-K Gate Dielectric and Ultra-Scaled Gate-to-Drain/Gate-to-Source Separation for Low Power Logic Applications,IEDM 2010,pp.126-129)公開了一種非平面多閘極結構的InGaAs量子井場效應電晶體，其主要公開的內容為在矽基底上製作InGaAs鰭結構，然後採用高k(介電常數)閘極介電質實現閘極-汲分離/閘極-源分離的低功率邏輯電路。這種InGaAs量子井場效應電晶體具有較高的電子遷移速率，可以提高邏輯電路的速度。如何能進一步加強元件閘極控制能力，增強驅動電流以及提高元件集成密度是業界需要進一步解決的技術問題。
專利號為US8884363B2的專利中，公開了一種環閘極結構的矽奈米線電晶體，其主要內容為通過對SOI基底的頂層矽及埋氧層進行圖形化形成矽奈米線，然後去除支撐矽奈米線的部分埋氧層，使得欲製備閘極的位置形成懸空結構，最後基於該懸空結構製作環閘極結構，然而，基於矽材料的奈米線仍然受到矽本身物理極限的影響，難以在較低的技術節點下進一步提高元件的性能。另外，該專利中所製作的電晶體的源汲摻雜與通道摻雜相反，元件通道形成在閘極氧層表面區域，由於閘極氧化層與半導體通道界面的不完整性，載子受到散射影響，導致遷移率下降及可靠性降低。
專利公開號為US20100164102A1的公開文本中，公開了一種矽鰭形結構上的Ge奈米帶的製作方法，其主要通過在矽鰭形結構頂部生長GeSi後，通過氧化濃縮製程形成Ge奈米帶，這種製程由於是在Si材料外面包覆GeSi材料，Ge的濃度相對較低，採用氧化濃縮製程的時間較長，而且所形成的Ge奈米帶的質量也比較難以保証。
鑒於以上所述，本發明提供一種能夠有效提高閘極區控制範圍、降低寄生電阻，並將具有高電子遷移率的III-V族量子井電晶體以及具 有高電洞遷移率的鍺無接面電晶體進行有效集成的方法。
鑒於以上所述現有技術的缺點，本發明的目的在於提供一種環閘極III-V族量子井電晶體及鍺無接面電晶體及其製造方法，提供一種能夠有效提高閘極區控制範圍、降低寄生電阻，並將具有高電子遷移率的III-V族量子井電晶體以及具有高電洞遷移率的鍺無接面電晶體進行有效集成的方法。
為實現上述目的及其他相關目的，本發明提供一種環閘極III-V族量子井電晶體及鍺無接面電晶體的製造方法，包括步驟：步驟1)，提供一矽基底，於所述矽基底表面形成SiGe層；步驟2)，於所述SiGe層及矽基底中製作淺溝槽隔離結構，去除矽基底表面的淺溝槽隔離結構，獲得位於所述矽基底表面的SiGe凸起結構；步驟3)，於所述SiGe凸起結構表面磊晶SiGe，形成SiGe帶結構；步驟4)，對各SiGe帶結構進行氧化濃縮製程形成由氧化層包圍的Ge帶結構，去除所述氧化層，並對所述矽基底表面進行氧化形成表面氧化層；步驟5)，於第一Ge帶結構表面依次形成環繞的N-型InGaAs層及N+型InGaAs層，於第二Ge帶結構表面形成環繞的P+型Ge層；步驟6)，去除與第一閘極區對應的N+型InGaAs層，露出N-型InGaAs層，形成第一環形溝槽，並去除與第二閘極區對應的P+型Ge層，露出第二Ge帶結構，形成第二環形溝槽；步驟7)，於第一環形溝槽表面依次形成半導體阻擋層、第一高K(介電常數)介電層以及第一金屬閘極，於第二環形溝槽表面依次形成第二高K介電層以及第二金屬閘極。
作為本發明的環閘極III-V族量子井電晶體及鍺無接面電晶 體的製造方法的一種較佳方案，還包括步驟：步驟8)，於閘極區結構兩側製作側壁結構；步驟9)，於第一閘極區兩側的N+型InGaAs源極區及N+型InGaAs汲極區上分別製作III-V族量子井電晶體的源極金屬及汲極金屬，並於第二閘極區兩側的P+型Ge源極區及的P+型Ge汲極區分別製作鍺無接面電晶體的源極金屬及汲極金屬。
作為本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體的製造方法的一種較佳方案，步驟4)中，去除所述氧化層後，還包括於H2環境中對所述Ge帶結構進行退火的步驟，所述Ge帶結構的直徑範圍為10~100nm。
作為本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體的製造方法的一種較佳方案，步驟5)中，採用分子束磊晶法、原子層沈積法及金屬有機化合物化學氣相沈積法中的一種於第一Ge帶結構表面依次形成環繞所述第一Ge帶結構的N-型InGaAs層及N+型InGaAs層。
作為本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體的製造方法的一種較佳方案，所述N-型InGaAs層的厚度範圍為10~100nm，摻雜濃度為1017/cm3數量級。
作為本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體的製造方法的一種較佳方案，所述N+型InGaAs層的厚度範圍為10~200nm，摻雜濃度為1019/cm3數量級。
作為本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體的製造方法的一種較佳方案，步驟5)中，採用分子束磊晶法、原子層沈積法及金屬有機化合物化學氣相沈積法中的一種於所述第二Ge帶結構表面 形成環繞所述第二Ge帶結構的P+型Ge層。
作為本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體的製造方法的一種較佳方案，所述P+型Ge層的厚度範圍為10~200nm，摻雜濃度為1019/cm3數量級。
作為本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體的製造方法的一種較佳方案，步驟7)中，所述半導體阻擋層選用為N-型InP層，其製備方法包括分子束磊晶法、原子層沈積法及金屬有機化合物化學氣相沈積法中的一種，其厚度範圍為50~100nm，其摻雜Si的濃度為1018/cm3數量級。
作為本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體的製造方法的一種較佳方案，步驟7)中，採用原子層沈積法、金屬有機化合物化學氣相沈積法及低壓化學氣相沈積法中的一種製備所述第一高K介電層及第二高K介電層，所述第一高K介電層及第二高K介電層的厚度範圍為1~5nm，材料包括Al2O3及TiSiOx中的一種。
作為本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體的製造方法的一種較佳方案，步驟7)中，採用物理氣相沈積法、原子層沈積法及金屬有機化合物化學氣相沈積法中的一種製備所述第一金屬閘極及第二金屬閘極，所述第一金屬閘極及第二金屬閘極的材料包括TiN、NiAu及CrAu中的一種。
本發明還提供一種環閘極III-V族量子井電晶體及鍺無接面電晶體，包括III-V族量子井電晶體及鍺無接面電晶體；所述III-V族量子井電晶體包括：第一Ge帶結構；N-型InGaAs層，環繞於所述第一Ge帶結構表 面；N+型InGaAs層，環繞於所述N-型InGaAs層表面，且與第一閘極區對應的N+型InGaAs層被去除，露出N-型InGaAs層，形成第一環形溝槽；第一閘極區，包括依次形成於所述第一環形溝槽表面的半導體阻擋層、第一高K介電層以及第一金屬閘極；所述鍺無接面電晶體包括：第二Ge帶結構；P+型Ge層，環繞於所述第二Ge帶結構表面，且與第二閘極區對應的P+型Ge層被去除，露出第二Ge帶結構，形成第二環形溝槽；第二閘極區，包括依次形成於所述第二環形溝槽表面第二高K介電層以及第二金屬閘極。
作為本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體的一種較佳方案，其還包括：側壁結構，形成於閘極區結構兩側；III-V族量子井電晶體的源極金屬及汲極金屬，分別形成於第一閘極區兩側的N+型InGaAs源極區及N+型InGaAs汲極區上；以及鍺無接面電晶體的源極金屬及汲極金屬，分別形成於第二閘極區兩側的P+型Ge源極區及的P+型Ge汲極區上。
作為本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體的一種較佳方案，所述第一Ge帶結構及第二Ge帶結構的直徑範圍為10~100nm。
作為本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體的一種較佳方案，所述N-型InGaAs層的厚度範圍為10~100nm，摻雜濃度為1017/cm3數量級。
作為本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體的一種較佳方案，所述N+型InGaAs層的厚度範圍為10~200nm，摻雜濃度為1019/cm3數量級。
作為本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體的一種較佳方案，所述P+型Ge層的厚度範圍為10~200nm，摻雜濃度為1019/cm3數量級。
作為本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體的一種較佳方案，所述半導體阻擋層選用為N-型InP層，其厚度範圍為50~100nm，其摻雜Si的濃度為1018/cm3數量級。
作為本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體的一種較佳方案，所述第一高K介電層及第二高K介電層的厚度範圍為1~5nm，材料包括Al2O3及TiSiOx中的一種。
作為本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體的一種較佳方案，所述第一金屬閘極及第二金屬閘極的材料包括TiN、NiAu及CrAu中的一種。
如上所述，本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體及其製造方法，具有以下有益效果：
第一，本發明通過氧化濃縮等製程製作出懸空的且高質量的Ge奈米帶，為後續的III-V族量子井電晶體及鍺無接面電晶體提供了良好的基底材料；
第二，本發明提供了一種可以有效集成環閘極III-V族量子井電晶體及鍺無接面電晶體的方法，相比於平面結構，本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體可以大大提高閘極的控制能力，以及提高元件的驅動能力；
第三，本發明採用無接面型的電晶體，減小了元件的寄生電 容，其通道由於避開了不完整的閘極氧化層與半導體通道界面，載子受到界面散射影響有限，從而大大提高了載子遷移率。
第四，本發明結構及製程簡單，在積體電路製造領域具有廣泛的應用前景。
101‧‧‧矽基底
102‧‧‧SiGe層
103‧‧‧淺溝槽隔離結構
104‧‧‧SiGe凸起結構
105‧‧‧SiGe帶結構
106‧‧‧Ge帶結構
106'‧‧‧第一Ge帶結構
106"‧‧‧第二Ge帶結構
106a‧‧‧氧化層
107‧‧‧表面氧化層
108‧‧‧N-型InGaAs層
109‧‧‧N+型InGaAs層
110‧‧‧P+型Ge層
111‧‧‧半導體阻擋層
112‧‧‧第一高K介電層
113‧‧‧第一金屬閘極
114‧‧‧第二高K介電層
115‧‧‧第二金屬閘極
116‧‧‧側壁結構
109a‧‧‧N+型InGaAs源極區
109b‧‧‧N+型InGaAs汲極區
117‧‧‧III-V族量子井電晶體的源極金屬
118‧‧‧III-V族量子井電晶體的汲極金屬
110a‧‧‧P+型Ge汲極區
110b‧‧‧P+型Ge源極區
119‧‧‧鍺無接面電晶體的汲極金屬
120‧‧‧鍺無接面電晶體的源極金屬
109c‧‧‧第一環形溝槽
110c‧‧‧第二環形溝槽
g1‧‧‧第一閘極區
g2‧‧‧第二閘極區
第1圖~第16c圖顯示為本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體的製造方法各步驟所呈現的結構示意圖。
第8b圖為第8a圖中沿第一Ge帶結構106的縱切面結構示意圖。
第9b圖為第9a圖中沿第二Ge帶結構106的縱切面結構示意圖。
第10b圖為第10a圖中沿第一Ge帶結構106的縱切面結構示意圖。
第11b圖為第11a圖中沿第二Ge帶結構106的縱切面結構示意圖。
第12b圖為第12a圖中沿第一Ge帶結構106的縱切面結構示意圖。
第13b圖為第13a圖中沿第一Ge帶結構106的縱切面結構示意圖。
第14b圖為第14a圖中沿第一Ge帶結構106的縱切面結構示意圖。
第15b圖為第15a圖中沿第二Ge帶結構106的縱切面結構示意圖。
第16a圖~第16c圖顯示為本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體的結構示意圖。
第17a圖顯示為平(能)帶電壓下的矽基底上多層結構的FinFET量子井電晶體(QW-FinFET)的能帶圖。
第17b圖顯示為閘極加正偏壓時，矽基底上多層結構的n型通道的FinFET量子井電晶體(QW-FinFET)的能帶圖。
以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地了解本發明的其他優點與功效。本發明還可以通過另外不同的具體實施方式加以實施或應用，本說明書中的各項細節也可以基於不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。
請參閱第1圖~第16c圖。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發明的基本構想，遂圖示中僅顯示與本發明中有關的組件而非按照實際實施時的組件數目、形狀及尺寸繪製，其實際實施時各組件的型態、數量及比例可為一種隨意的改變，且其組件布局型態也可能更為複雜。
如第1圖~第16c圖所示，本實施例提供一種環閘極III-V族量子井電晶體及鍺無接面電晶體的製造方法，包括步驟：如第1圖所示，首先進行步驟1)，提供一矽基底101，於所述矽基底101表面形成SiGe層102。
作為示例，可以採用如電漿增強化學氣相沈積法等於所述矽基底101表面形成SiGe層102，所述SiGe層102的厚度範圍為10~100nm。
如第2圖~第3圖所示，然後進行步驟2)，於所述SiGe層102及矽基底101中製作淺溝槽隔離結構103，去除矽基底101表面的淺溝槽隔離結構103，獲得位於所述矽基底101表面的SiGe凸起結構104。
具體地，包括以下步驟：步驟2-1)，採用光刻-蝕刻製程於所述SiGe層102及矽基底 101中製作多個間隔排列的溝槽，所述溝槽的截面形狀為倒梯形，各溝槽之間保留有SiGe凸起結構104；步驟2-2)，於各溝槽內填充絕緣介電質，如二氧化矽等，形成淺溝槽隔離結構103；步驟2-3)，採用乾式蝕刻製程或濕式蝕刻製程去除矽基底101表面的淺溝槽隔離結構103，獲得位於所述矽基底101表面的SiGe凸起結構104，在本實施例中，所述SiGe凸起結構104的截面形狀為正梯形。
如第4圖所示，接著進行步驟3)，於所述SiGe凸起結構104表面磊晶SiGe，形成SiGe帶結構105。
具體地，採用如電漿增強化學氣相沈積法等於所述SiGe凸起結構104表面磊晶SiGe，形成SiGe帶結構105。
如第5圖~第7圖所示，然後進行步驟4)，對各SiGe帶結構105進行氧化濃縮製程形成由氧化層106a包圍的Ge帶結構106，去除所述氧化層106a，並對所述矽基底101表面進行氧化形成表面氧化層107。
具體地，對所述SiGe帶結構105進行氧化處理，使得裡面的Si元素氧化成二氧化矽，而Ge元素逐漸濃縮至SiGe帶結構105中部區域，直至形成由氧化層106a包圍的Ge帶結構106，然後採用如濕式蝕刻等製程去除表面的氧化層106a，獲得裸露的截面呈圓形的Ge帶結構106。最後，採用氧化製程使得矽基底101裸露的矽氧化層106a表面氧化層107，提高元件的絕緣性能。本實施例是對整體的SiGe進行氧化濃縮，因此，可以縮短氧化製程所需要的時間，並獲得較高質量的Ge奈米帶，另外，圓形的Ge奈米帶可以有效提高後續元件的閘極控制能力，並降低閘極介電質與Ge奈米帶表面 的不平整度，降低表面載子的散射效應。
作為示例，步驟4)中，去除所述氧化層106a後，還包括於H2環境中對所述Ge帶結構106進行退火的步驟，進一步消除Ge帶結構106的內應力及缺陷，在本實施例，所述Ge帶結構106的直徑範圍為10~100nm。如第7圖所示，Ge帶結構106包括第一Ge帶結構106'及第二Ge帶結構106"。
如第8a圖~第9b圖所示，其中，第8b圖為第8a圖中沿第一Ge帶結構106'的縱切面結構示意圖，第9b圖為第9a圖中沿第二Ge帶結構106"的縱切面結構示意圖，接著進行步驟5)，於第一Ge帶結構106'表面依次形成環繞的N-型InGaAs層108及N+型InGaAs層109，於第二Ge帶結構106"表面形成環繞的P+型Ge層110。
如第8a圖~第9b圖所示，作為示例，步驟5)中，採用分子束磊晶法、原子層沈積法及金屬有機化合物化學氣相沈積法中的一種於第一Ge帶結構106'表面依次形成環繞所述第一Ge帶結構106'的N-型InGaAs層108及N+型InGaAs層109。
作為示例，所述N-型InGaAs層108的厚度範圍為10~100nm，摻雜濃度為1017/cm3數量級。
作為示例，所述N+型InGaAs層109的厚度範圍為10~200nm，摻雜濃度為1019/cm3數量級。
如第9a圖~第9b圖所示，作為示例，步驟5)中，採用分子束磊晶法、原子層沈積法及金屬有機化合物化學氣相沈積法中的一種於所述第二Ge帶結構106"表面形成環繞所述第二Ge帶結構106"的P+型Ge層110。
作為示例，所述P+型Ge層110的厚度範圍為10~200nm，摻雜 濃度為1019/cm3數量級。
如第10a圖~第11b圖所示，其中，第10b圖為第10a圖中沿第一Ge帶結構106'的縱切面結構示意圖，第11b圖為第11a圖中沿第二Ge帶結構106"的縱切面結構示意圖，N+型InGaAs層109中定義一第一閘極區g1，P+型Ge層110中定義一第二閘極區g2。接著進行步驟6)，去除與第一閘極區g1對應的N+型InGaAs層109，露出N-型InGaAs層108，形成第一環形溝槽109c，並去除與第二閘極區g2對應的P+型Ge層110，露出第二Ge帶結構106"，形成第二環形溝槽110c。
作為示例，如第10a圖~第10b圖所示，去除與第一閘極區g1對應的N+型InGaAs層109，露出N-型InGaAs層108，形成第一環形溝槽109c。
作為示例，如第11a圖~第11b圖所示，去除與第二閘極區g2對應的P+型Ge層110，露出第二Ge帶結構106"，形成第二環形溝槽110c。
如第12a圖~第15b圖所示，其中，第12b圖為第12a圖中沿第一Ge帶結構106'的縱切面結構示意圖，第13b圖為第13a圖中沿第一Ge帶結構106'的縱切面結構示意圖，第14b圖為第14a圖中沿第一Ge帶結構106'的縱切面結構示意圖，第15b圖為第15a圖中沿第二Ge帶結構106"的縱切面結構示意圖，接著進行步驟7)，於第一環形溝槽109c表面依次形成半導體阻擋層111(如第12a、12b圖所示)、第一高K介電層112(如第13a、13b圖所示)以及第一金屬閘極113(如第14a、14b圖所示)，於第二環形溝槽110c表面依次形成第二高K介電層114以及第二金屬閘極115(如第15a、15b圖所示)，其中，所述第一高K介電層112及第二高K介電層114可以同時製備，所述第一金屬閘極113以及第二金屬閘極115可以同時製備，以節省製程步驟及製 程成本。
如第12a圖~第12b圖所示，作為示例，步驟7)中，所述半導體阻擋層111選用為N-型InP層，其製備方法包括分子束磊晶法、原子層沈積法及金屬有機化合物化學氣相沈積法中的一種，其厚度範圍為50~100nm，其摻雜Si的濃度為1018/cm3數量級，較佳的摻雜濃度為1.2×1018/cm3。
如第13a圖~第13b圖以及第15a圖~第15b圖所示，作為示例，步驟7)中，採用原子層沈積法、金屬有機化合物化學氣相沈積法及低壓化學氣相沈積法中的一種製備所述第一高K介電層112及第二高K介電層114，所述第一高K介電層112及第二高K介電層114的厚度範圍為1~5nm，材料包括Al2O3及TiSiOx中的一種。
如第14a圖~第14b圖以及第15a圖~第15b圖作為示例，步驟7)中，採用物理氣相沈積法、原子層沈積法及金屬有機化合物化學氣相沈積法中的一種製備所述第一金屬閘極113極第二金屬閘極115，所述第一金屬閘極113極第二金屬閘極115的材料包括TiN、NiAu及CrAu中的一種。
本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體可以大大提高閘極的控制能力，以及提高元件的驅動能力。
如第16a圖所示，接著進行步驟8)，於第一、二閘極區g1、g2的結構兩側製作側壁結構116。
作為示例，所述側壁結構116的材料可以為二氧化矽或氮化矽，或者是二氧化矽及氮化矽組成的雙層材料。
如第16a圖~第16c圖所示，其中，第16b圖顯示為第16a圖中的III-V族量子井電晶體的側視結構示意圖，第16c圖顯示為第16a圖中的鍺 無接面電晶體的側視結構示意圖，最後進行步驟9)，於第一閘極區g1兩側的N+型InGaAs源極區109a及N+型InGaAs汲極區109b上分別製作III-V族量子井電晶體的源極金屬117及汲極金屬118，並於第二閘極區g2兩側的P+型Ge源極區110b及的P+型Ge汲極區110a分別製作鍺無接面電晶體的源極金屬120及汲極金屬119。
如第16a圖~第16c圖所示，本實施例還提供一種環閘極III-V族量子井電晶體及鍺無接面電晶體，所述環閘極III-V族量子井電晶體及鍺無接面電晶體包括III-V族量子井電晶體及鍺無接面電晶體，其中，第16b圖顯示為第16a圖中的III-V族量子井電晶體的側視結構示意圖，第16c圖顯示為第16a圖中的鍺無接面電晶體的側視結構示意圖。
如第16a圖所示，作為示例，本實施例的環閘極III-V族量子井電晶體及鍺無接面電晶體還包括：側壁結構116，形成於第一、二閘極區g1、g2的結構兩側；III-V族量子井電晶體的源極金屬117及汲極金屬118，分別形成於第一閘極區g1兩側的N+型InGaAs源極區109a及N+型InGaAs汲極區109b上；以及鍺無接面電晶體的源極金屬120及汲極金屬119，分別形成於第二閘極區g2兩側的P+型Ge源極區110b及的P+型Ge汲極區110a上。
如第16a圖及第16b圖所示，所述III-V族量子井電晶體包括：第一Ge帶結構106'；N-型InGaAs層108，環繞於所述第一Ge帶結構106'表面；N+型InGaAs層109，環繞於所述N-型InGaAs層108表面，且與第一閘極區g1對應的N+型InGaAs層109被去除，露出N-型InGaAs層108，形成第一環形溝槽109c；第一閘極區g1，包括依次形成於所述第一環形溝槽109c表面的半導體阻擋層111、第一高K介電層112以及第一金屬閘極113。
如第16a圖及第16c圖所示，所述鍺無接面電晶體包括：第二Ge帶結構106"；P+型Ge層110，環繞於所述第二Ge帶結構106"表面，且與第二閘極區g2對應的P+型Ge層110被去除，露出第二Ge帶結構106"，形成第二環形溝槽110c；第二閘極區g2，包括依次形成於所述第二環形溝槽110c表面第二高K介電層114以及第二金屬閘極115。
作為示例，所述第一Ge帶結構106'及第二Ge帶結構106"的直徑範圍為10~100nm。
作為示例，所述N-型InGaAs層108的厚度範圍為10~100nm，摻雜濃度為1017/cm3數量級。
作為示例，所述N+型InGaAs層109的厚度範圍為10~200nm，摻雜濃度為1019/cm3數量級。
作為示例，所述P+型Ge層110的厚度範圍為10~200nm，摻雜濃度為1019/cm3數量級。
作為示例，所述半導體阻擋層111選用為N-型InP層，其厚度範圍為50~100nm，其摻雜Si的濃度為1018/cm3數量級。
作為示例，所述第一高K介電層112及第二高K介電層114的厚度範圍為1~5nm，材料包括Al2O3及TiSiOx中的一種。
作為示例，所述第一金屬閘極113極第二金屬閘極115的材料包括TiN、NiAu及CrAu中的一種。
第17a圖顯示為平(能)帶電壓下的矽基底上多層結構的FinFET量子井電晶體(QW-FinFET)的能帶圖，第17b圖顯示為閘極加正偏壓時，矽基底上多層結構的n型通道的FinFET量子井電晶體(QW-FinFET) 的能帶圖，可見，當量子井電晶體閘極加正偏壓時，在InP及InGaAs界面區域由於能帶彎曲形成二維電子氣面(two-dimensional electron gas)結構，從而使元件具有很高的電子遷移率。
本實施例提供了一種環閘極III-V族量子井電晶體及鍺無接面電晶體，實際上III-V族量子井電晶體及鍺無接面電晶體都屬於無接面場效應電晶體的範疇，無接面場效應電晶體(JLT)由源極區、通道、汲極區，閘極氧化層及閘極組成，從源極區至通道和汲極區，其雜質摻雜類型相同，沒有PN結，屬於多數載子導電的元件。其絕緣體閘極介電質將整個圓柱體通道包裹起來，在其上面又包裹金屬閘極。導電通道與金屬閘極之間被絕緣體介電質隔離，通道內的多數載子(電洞)從圓柱體通道體內而非表面由源極達到汲極。通過閘極偏壓使元件通道內的多數載子累積或耗盡，可以調製通道導電進而控制通道電流。當閘極偏壓大到將圓柱體通道靠近汲極某一截面處的電洞完全耗盡掉，在這種情況下，元件通道電阻變成準無限大，元件處於關閉狀態。由於閘極偏壓可以從360度方向將圓柱體通道電洞由表及裡將其耗盡，這樣大大增強了閘極對圓柱體通道的控制能力，還有效地降低了元件的閾值電壓。由於避開了不完整的閘極氧化層與半導體通道界面，載子受到界面散射影響有限，提高了載子遷移率。此外，無接面場效應電晶體屬於多數載子導電元件，沿通道方向，靠近汲極的電場強度比常規反型通道的MOS電晶體要來得低，因此，元件的性能及可靠性得以大大提高。
如上所述，本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體及其製造方法，具有以下有益效果：
第一，本發明通過氧化濃縮等製程製作出懸空的且高質量的Ge奈米帶，為後續的III-V族量子井電晶體及鍺無接面電晶體提供了良好的基底材料；
第二，本發明提供了一種可以有效集成環閘極III-V族量子井電晶體及鍺無接面電晶體的方法，相比於平面結構，本發明的環閘極III-V族量子井電晶體及鍺無接面電晶體可以大大提高閘極的控制能力，以及提高元件的驅動能力；
第三，本發明採用無接面型的電晶體，減小了元件的寄生電容，其通道由於避開了不完整的閘極氧化層與半導體通道界面，載子受到界面散射影響有限，從而大大提高了載子遷移率。
第四，本發明結構及製程簡單，在積體電路製造領域具有廣泛的應用前景。
所以，本發明有效克服了現有技術中的種種缺點而具高度產業利用價值。
上述實施例僅例示性說明本發明的原理及其功效，而非用於限制本發明。任何熟悉此技術的人士皆可在不違背本發明的精神及範疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本發明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發明的權利要求所涵蓋。

Claims (20)

  1. 一種環閘極III-V族量子井電晶體及鍺無接面電晶體的製造方法，包括步驟：步驟1)，提供一矽基底，於該矽基底表面形成SiGe層；步驟2)，於該SiGe層及該矽基底中製作淺溝槽隔離結構，去除該矽基底表面的該淺溝槽隔離結構，獲得位於該矽基底表面的SiGe凸起結構；步驟3)，於該SiGe凸起結構表面磊晶SiGe，形成SiGe帶結構；步驟4)，對各SiGe帶結構進行氧化濃縮製程形成由氧化層包圍的Ge帶結構，去除該氧化層，並對該矽基底表面進行氧化形成表面氧化層，該Ge帶結構包括第一Ge帶結構及第二Ge帶結構；步驟5)，於該第一Ge帶結構表面依次形成環繞的N-型InGaAs層及N+型InGaAs層，該N+型InGaAs層中定義出第一閘極區，於該第二Ge帶結構表面形成環繞的P+型Ge層，該P+型Ge層中定義出第二閘極區；步驟6)，去除與該第一閘極區對應的該N+型InGaAs層，露出該N-型InGaAs層，形成第一環形溝槽，並去除與該第二閘極區對應的該P+型Ge層，露出該第二Ge帶結構，形成第二環形溝槽；步驟7)，於該第一環形溝槽表面依次形成半導體阻擋層、第一高K介電層以及第一金屬閘極，於該第二環形溝槽表面依次形成第二高K介電層以及第二金屬閘極。
  2. 如申請專利範圍第1項所述的環閘極III-V族量子井電晶體及鍺無接面電晶體的製造方法，其中：還包括步驟：步驟8)，於該第一閘極區及該第二閘極區的結構兩側分別製作側壁結構；步驟9)，於該第一閘極區兩側的N+型InGaAs源極區及N+型InGaAs汲極區上分別製作III-V族量子井電晶體的源極金屬及汲極金屬，並於該第二閘極區兩側的P+型Ge源極區及的P+型Ge汲極區分別製作鍺無接面電晶體的源極金屬及汲極金屬。
  3. 如申請專利範圍第1項所述的環閘極III-V族量子井電晶體及鍺無接面電晶體的製造方法，其中：步驟4)中，去除該氧化層後，還包括於H2環境中對該Ge帶結構進行退火的步驟，該Ge帶結構的直徑範圍為10~100nm。
  4. 如申請專利範圍第1項所述的環閘極III-V族量子井電晶體及鍺無接面電晶體的製造方法，其中：步驟5)中，採用分子束磊晶法、原子層沈積法及金屬有機化合物化學氣相沈積法中的一種於該第一Ge帶結構表面依次形成環繞該第一Ge帶結構的該N-型InGaAs層及該N+型InGaAs層。
  5. 如申請專利範圍第1項所述的環閘極III-V族量子井電晶體及鍺無接面電晶體的製造方法，其中：該N-型InGaAs層的厚度範圍為10~100nm，摻雜濃度為1017/cm3數量級。
  6. 如申請專利範圍第1項所述的環閘極III-V族量子井電晶體及鍺無接面電晶體的製造方法，其中：該N+型InGaAs層的厚度範圍為10~200nm，摻雜濃度為1019/cm3數量級。
  7. 如申請專利範圍第1項所述的環閘極III-V族量子井電晶體及鍺無接面電晶體的製造方法，其中：步驟5)中，採用分子束磊晶法、原子層沈積法及金屬有機化合物化學氣相沈積法中的一種於該第二Ge帶結構表面形成環繞該第二Ge帶結構的該P+型Ge層。
  8. 如申請專利範圍第1項所述的環閘極III-V族量子井電晶體及鍺無接面電晶體的製造方法，其中：該P+型Ge層的厚度範圍為10~200nm，摻雜濃度為1019/cm3數量級。
  9. 如申請專利範圍第1項所述的環閘極III-V族量子井電晶體及鍺無接面電晶體的製造方法，其中：步驟7)中，該半導體阻擋層選用為N-型InP層，其製備方法包括分子束磊晶法、原子層沈積法及金屬有機化合物化學氣相沈積法中的一種，其厚度範圍為50~100nm，其摻雜Si的濃度為1018/cm3數量級。
  10. 如申請專利範圍第1項所述的環閘極III-V族量子井電晶體及鍺無接面電晶體的製造方法，其中：步驟7)中，採用原子層沈積法、金屬有機化合物化學氣相沈積法及低壓化學氣相沈積法中的一種製備該第一高K介電層及該第二高K介電層，該第一高K介電層及該第二高K介電層的厚度範圍為1~5nm，材料包括Al2O3及TiSiOx中的一種。
  11. 如申請專利範圍第1項所述的環閘極III-V族量子井電晶體及鍺無接面電晶體的製造方法，其中：步驟7)中，採用物理氣相沈積法、原子層沈積法及金屬有機化合物化學氣相沈積法中的一種製備該第一金屬閘極及該第二金屬閘極，該第一金屬閘極及該第二金屬閘極的材料包括TiN、NiAu及CrAu中的一種。
  12. 一種環閘極III-V族量子井電晶體及鍺無接面電晶體，包括III-V族量子井電晶體及鍺無接面電晶體；該III-V族量子井電晶體包括：第一Ge帶結構；N-型InGaAs層，環繞於該第一Ge帶結構表面；N+型InGaAs層，環繞於該N-型InGaAs層表面，該N+型InGaAs層定義出一第一閘極區，且與第一閘極區對應的N+型InGaAs層被去除，露出該N-型InGaAs層，形成第一環形溝槽；該第一閘極區，包括依次形成於該第一環形溝槽表面的半導體阻擋層、第一高K介電層以及第一金屬閘極；該鍺無接面電晶體包括：第二Ge帶結構；P+型Ge層，環繞於該第二Ge帶結構表面，該P+型Ge層定義出一第二閘極區，且與該第二閘極區對應的該P+型Ge層被去除，露出該第二Ge帶結構，形成第二環形溝槽；該第二閘極區，包括依次形成於該第二環形溝槽表面第二高K介電層以及第二金屬閘極。
  13. 如申請專利範圍第12項所述的環閘極III-V族量子井電晶體及鍺無接面電晶體，其中，還包括：側壁結構，形成於該第一閘極區與該第二閘極區的結構兩側；III-V族量子井電晶體的源極金屬及汲極金屬，分別形成於該第一閘極區兩側的N+型InGaAs源極區及N+型InGaAs汲極區上；鍺無接面電晶體的源極金屬及汲極金屬，分別形成於該第二閘極區兩側的P+型Ge源極區及P+型Ge汲極區上。
  14. 如申請專利範圍第12項所述的環閘極III-V族量子井電晶體及鍺無接面電晶體，其中：該第一Ge帶結構及該第二Ge帶結構的直徑範圍為10~100nm。
  15. 如申請專利範圍第12項所述的環閘極III-V族量子井電晶體及鍺無接面電晶體，其中：該N-型InGaAs層的厚度範圍為10~100nm，摻雜濃度為1017/cm3數量級。
  16. 如申請專利範圍第12項所述的環閘極III-V族量子井電晶體及鍺無接面電晶體，其中：該N+型InGaAs層的厚度範圍為10~200nm，摻雜濃度為1019/cm3數量級。
  17. 如申請專利範圍第12項所述的環閘極III-V族量子井電晶體及鍺無接面電晶體，其中：該P+型Ge層的厚度範圍為10~200nm，摻雜濃度為1019/cm3數量級。
  18. 如申請專利範圍第12項所述的環閘極III-V族量子井電晶體及鍺無接面電晶體，其中：該半導體阻擋層選用為N-型InP層，其厚度範圍為50~100nm，其摻雜Si的濃度為1018/cm3數量級。
  19. 如申請專利範圍第12項所述的環閘極III-V族量子井電晶體及鍺無接面電晶體，其中：該第一高K介電層及該第二高K介電層的厚度範圍為1~5nm，材料包括Al2O3及TiSiOx中的一種。
  20. 如申請專利範圍第12項所述的環閘極III-V族量子井電晶體及鍺無接面電晶體，其中：該第一金屬閘極及該第二金屬閘極的材料包括TiN、NiAu及CrAu中的一種。
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