JP2001110996A - 半導体装置の製造法 - Google Patents
半導体装置の製造法Info
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Landscapes
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Physical Vapour Deposition (AREA)
- Chemical Vapour Deposition (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 バッファ層そのものを堆積する方法では、基
板となるＳｉと、バッファ層材料との界面エネルギー
差、表面の汚染、結晶成長モードなどの影響で完全にＳ
ｉ表面を均一の膜厚で被覆してなるバッファ層の形成は
困難であった。また、界面に不要な準位が導入されデバ
イスの動作を阻害することになる。 【解決手段】 Ｍｇ、Ａｌ、Ｔｉ、Ｙ、Ｚｒ、Ｃｅ、Ｐ
ｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｈｆ、Ｗのうちから選ば
れた少なくとも１つ以上の金属元素を含むＳｉ薄膜を形
成した後、酸素を含む雰囲気中の熱処理によりＳｉ上に
前記金属の酸化物薄膜を成長させる。
板となるＳｉと、バッファ層材料との界面エネルギー
差、表面の汚染、結晶成長モードなどの影響で完全にＳ
ｉ表面を均一の膜厚で被覆してなるバッファ層の形成は
困難であった。また、界面に不要な準位が導入されデバ
イスの動作を阻害することになる。 【解決手段】 Ｍｇ、Ａｌ、Ｔｉ、Ｙ、Ｚｒ、Ｃｅ、Ｐ
ｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｈｆ、Ｗのうちから選ば
れた少なくとも１つ以上の金属元素を含むＳｉ薄膜を形
成した後、酸素を含む雰囲気中の熱処理によりＳｉ上に
前記金属の酸化物薄膜を成長させる。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体の強誘電
生、圧電性、焦電生、電気光学効果を用いる、メモリ素
子、センサ、アクチュエータ、電気光学素子などに用い
られる。
生、圧電性、焦電生、電気光学効果を用いる、メモリ素
子、センサ、アクチュエータ、電気光学素子などに用い
られる。
【０００２】
【従来の技術】これまで、強誘電体材料をＳｉ上に形成
し強誘電体の様々な機能を利用するデバイスが数多く提
案されてきた。中でも、強誘電体の自発分極を用いたメ
モリデバイスは、高速性と不揮発性を兼ね備えた究極の
メモリデバイスとして注目されている。特に、ＭＯＳＦ
ＥＴのゲート酸化膜を強誘電体で置き換えた強誘電体ゲ
ートデバイスは、スケーリング則に乗った設計が可能で
あり、セル面積も小さくとれることから特に注目を集め
ている。しかしながら、強誘電体を構成する元素として
は、Ｐｂ、Ｂｉ、Ｂａ、Ｃａ、Ｔｉ、Ｚｒといった反応
性に富む重元素が用いられ、さらに強誘電体の結晶化の
ために５００℃〜８００℃の高温が必要となる。そこ
で、Ｓｉ基板と強誘電体の間にバッファ層を設けて、元
素の拡散を防止するのが一般的である。
し強誘電体の様々な機能を利用するデバイスが数多く提
案されてきた。中でも、強誘電体の自発分極を用いたメ
モリデバイスは、高速性と不揮発性を兼ね備えた究極の
メモリデバイスとして注目されている。特に、ＭＯＳＦ
ＥＴのゲート酸化膜を強誘電体で置き換えた強誘電体ゲ
ートデバイスは、スケーリング則に乗った設計が可能で
あり、セル面積も小さくとれることから特に注目を集め
ている。しかしながら、強誘電体を構成する元素として
は、Ｐｂ、Ｂｉ、Ｂａ、Ｃａ、Ｔｉ、Ｚｒといった反応
性に富む重元素が用いられ、さらに強誘電体の結晶化の
ために５００℃〜８００℃の高温が必要となる。そこ
で、Ｓｉ基板と強誘電体の間にバッファ層を設けて、元
素の拡散を防止するのが一般的である。
【０００３】
【発明が解決しようとする課題】このとき、バッファ層
は電気特性に影響を与えない程度の膜厚と拡散の原因と
なる欠陥などを含まないという相反する特性が必要とさ
れる。バッファ層の形成にはＣＶＤ法、スパッタリング
法、ＭＢＥ法などを用い、数ｎｍ以下の膜厚の主として
金属酸化物からなるバッファ層を制御しながら形成する
のが、現在一般的に用いられる方法である。しかしなが
ら、それらバッファ層そのものを堆積する方法では、基
板となるＳｉと、バッファ層材料との界面エネルギー
差、表面の汚染、結晶成長モードなどの影響で完全にＳ
ｉ表面を均一の膜厚で被覆してなるバッファ層の形成は
困難であった。また、界面に不要な準位が導入されデバ
イスの動作を阻害することになる。
は電気特性に影響を与えない程度の膜厚と拡散の原因と
なる欠陥などを含まないという相反する特性が必要とさ
れる。バッファ層の形成にはＣＶＤ法、スパッタリング
法、ＭＢＥ法などを用い、数ｎｍ以下の膜厚の主として
金属酸化物からなるバッファ層を制御しながら形成する
のが、現在一般的に用いられる方法である。しかしなが
ら、それらバッファ層そのものを堆積する方法では、基
板となるＳｉと、バッファ層材料との界面エネルギー
差、表面の汚染、結晶成長モードなどの影響で完全にＳ
ｉ表面を均一の膜厚で被覆してなるバッファ層の形成は
困難であった。また、界面に不要な準位が導入されデバ
イスの動作を阻害することになる。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、Ｍｇ、Ａｌ、Ｔｉ、Ｙ、Ｚｒ、Ｃｅ、Ｐｒ、Ｎｄ、
Ｓｍ、Ｅｕ、Ｇｄ、Ｈｆ、Ｗのうちから選ばれた少なく
とも１つ以上の金属元素を含むＳｉ薄膜を形成した後、
酸素を含む雰囲気中の熱処理によりＳｉ上に前記金属の
酸化物薄膜を成長させる。
に、Ｍｇ、Ａｌ、Ｔｉ、Ｙ、Ｚｒ、Ｃｅ、Ｐｒ、Ｎｄ、
Ｓｍ、Ｅｕ、Ｇｄ、Ｈｆ、Ｗのうちから選ばれた少なく
とも１つ以上の金属元素を含むＳｉ薄膜を形成した後、
酸素を含む雰囲気中の熱処理によりＳｉ上に前記金属の
酸化物薄膜を成長させる。
【０００５】本方法によれば、膜形成プロセスはほとん
ど同一化学物質からなる薄膜の形成であり、界面の濡れ
性は極めてよく、均一性にすぐれたＳｉ薄膜の形成とそ
の後の酸素を含む熱処理により、Ｓｉと前記金属間の酸
化物生成自由エネルギー差により、Ｓｉ薄膜表面に極薄
の高品質のバッファ層が形成される。
ど同一化学物質からなる薄膜の形成であり、界面の濡れ
性は極めてよく、均一性にすぐれたＳｉ薄膜の形成とそ
の後の酸素を含む熱処理により、Ｓｉと前記金属間の酸
化物生成自由エネルギー差により、Ｓｉ薄膜表面に極薄
の高品質のバッファ層が形成される。
【０００６】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。
て説明する。
【０００７】（実施例１）図１に本発明の実施例で作製
したメモリデバイスの構成図を示す。ｐ型Ｓｉを基板１
として、通常の半導体プロセスにより、素子分離３、ソ
ース、ドレイン領域２を形成した後、ＭＢＥ法により、
膜厚５ｎｍのＳｉ層４をエピタキシャル成長させた。こ
のＳｉ薄膜中には１０ｖｏｌ％のＴｉをＳｉ成長時に同
時供給し固溶させた。
したメモリデバイスの構成図を示す。ｐ型Ｓｉを基板１
として、通常の半導体プロセスにより、素子分離３、ソ
ース、ドレイン領域２を形成した後、ＭＢＥ法により、
膜厚５ｎｍのＳｉ層４をエピタキシャル成長させた。こ
のＳｉ薄膜中には１０ｖｏｌ％のＴｉをＳｉ成長時に同
時供給し固溶させた。
【０００８】その後、５ｍＴｏｒｒの酸素中６００℃１
時間熱処理を行った後、ＲＦマグネトロンスパッタリン
グ法により、ＰＺＴ系強誘電体薄膜５を６００℃で２０
０ｎｍ成長させた。
時間熱処理を行った後、ＲＦマグネトロンスパッタリン
グ法により、ＰＺＴ系強誘電体薄膜５を６００℃で２０
０ｎｍ成長させた。
【０００９】続いて絶縁層６としてＳｉＯ２を３００ｎ
ｍ堆積した後、コンタクトホールを形成して、ソース電
極７，ドレイン電極８，ゲート電極９を形成して、トラ
ンジスタを作製した。
ｍ堆積した後、コンタクトホールを形成して、ソース電
極７，ドレイン電極８，ゲート電極９を形成して、トラ
ンジスタを作製した。
【００１０】比較のため、Ｓｉ層４を純粋のＳｉのみで
形成した以外は全く同様の手順で作製したトランジスタ
も準備した。得られたトランジスタのＶｇ−Ｉｄ特性を
測定したところ、図２に示すとおり、Ｔｉをドープした
Ｓｉ層を用いたトランジスタでは、強誘電体の自発分極
の反転に基づくヒステリシスが観察されたが、Ｔｉドー
プを行わなかったトランジスタでは、図３に示すとお
り、ヒステリシスは観察されなかった。２つのサンプル
の断面透過電子顕微鏡観察を行ったところ、Ｔｉをドー
プしたＳｉ層を用いたトランジスタではＳｉ層４と強誘
電体層５の間に厚さ約１ｎｍのＴｉＯ２層が存在した
が、Ｔｉをドープしないサンプルでは、Ｓｉ層と強誘電
体層の界面は元素の拡散により、不明瞭であった。これ
より、ＴｉドープＳｉの形成と酸素雰囲気中での熱処理
によるバッファ層形成が有効に機能していることがわか
る。
形成した以外は全く同様の手順で作製したトランジスタ
も準備した。得られたトランジスタのＶｇ−Ｉｄ特性を
測定したところ、図２に示すとおり、Ｔｉをドープした
Ｓｉ層を用いたトランジスタでは、強誘電体の自発分極
の反転に基づくヒステリシスが観察されたが、Ｔｉドー
プを行わなかったトランジスタでは、図３に示すとお
り、ヒステリシスは観察されなかった。２つのサンプル
の断面透過電子顕微鏡観察を行ったところ、Ｔｉをドー
プしたＳｉ層を用いたトランジスタではＳｉ層４と強誘
電体層５の間に厚さ約１ｎｍのＴｉＯ２層が存在した
が、Ｔｉをドープしないサンプルでは、Ｓｉ層と強誘電
体層の界面は元素の拡散により、不明瞭であった。これ
より、ＴｉドープＳｉの形成と酸素雰囲気中での熱処理
によるバッファ層形成が有効に機能していることがわか
る。
【００１１】４のＳｉ層の膜厚としては、１ｎｍ、２ｎ
ｍ、３ｎｍ、５ｎｍ、１０ｎｍ、２０ｎｍ、４０ｎｍに
ついて検討したが、いずれも同じ効果が見られた。ま
た、金属元素の濃度は０．０１ｖｏｌ％から２０ｖｏｌ
％の範囲で検討したが、１０ｖｏｌ％以上では金属相の
偏析により良好な結果が得られなかった。金属元素とし
て、Ｍｇ、Ａｌ、Ｙ、Ｚｒ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、
Ｅｕ、Ｇｄ、Ｈｆ、およびＷについて、検討を行った
が、いずれも良好な結果を得た。さらにＦｅ、Ｃｕ、Ｚ
ｎ、Ｎｉ、Ｃｏ、Ｍｎについても検討を行ったが、Ｖｇ
−Ｉｄ特性上でメモリウインドウは観察されず、効果は
確認出来なかった。
ｍ、３ｎｍ、５ｎｍ、１０ｎｍ、２０ｎｍ、４０ｎｍに
ついて検討したが、いずれも同じ効果が見られた。ま
た、金属元素の濃度は０．０１ｖｏｌ％から２０ｖｏｌ
％の範囲で検討したが、１０ｖｏｌ％以上では金属相の
偏析により良好な結果が得られなかった。金属元素とし
て、Ｍｇ、Ａｌ、Ｙ、Ｚｒ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、
Ｅｕ、Ｇｄ、Ｈｆ、およびＷについて、検討を行った
が、いずれも良好な結果を得た。さらにＦｅ、Ｃｕ、Ｚ
ｎ、Ｎｉ、Ｃｏ、Ｍｎについても検討を行ったが、Ｖｇ
−Ｉｄ特性上でメモリウインドウは観察されず、効果は
確認出来なかった。
【００１２】（実施例２）実施例１と同様の構成である
が、Ｓｉ層４を形成する代わりに、Ｓｉ基板１表面にイ
オン注入により、Ａｌをイオン注入装置により体積％で
０．１％相当を注入した。その後、実施例１と同様の手
順で強誘電体層５を形成し、絶縁層６，電極７〜９を形
成しデバイスを作製した。このトランジスタは実施例１
で作製したものと同様にＶｇ−Ｉｄ特性において、メモ
リウインドウ約１Ｖのヒステリシスを示し、実施例１同
様、バッファ層が機能したことが明らかとなった。
が、Ｓｉ層４を形成する代わりに、Ｓｉ基板１表面にイ
オン注入により、Ａｌをイオン注入装置により体積％で
０．１％相当を注入した。その後、実施例１と同様の手
順で強誘電体層５を形成し、絶縁層６，電極７〜９を形
成しデバイスを作製した。このトランジスタは実施例１
で作製したものと同様にＶｇ−Ｉｄ特性において、メモ
リウインドウ約１Ｖのヒステリシスを示し、実施例１同
様、バッファ層が機能したことが明らかとなった。
【００１３】
【発明の効果】本発明は実施例により明確にしたとお
り、本発明によれば、微量の金属元素を固溶させたＳｉ
層を形成するだけの容易な方法で、安定に歩留まりよく
強誘電体ゲートデバイスを提供できる。さらには、強誘
電体をＳｉ半導体上に形成した、センサ、アクチュエー
タ、高周波デバイス、電気光学素子なども同様に作製可
能であることは、明確である。
り、本発明によれば、微量の金属元素を固溶させたＳｉ
層を形成するだけの容易な方法で、安定に歩留まりよく
強誘電体ゲートデバイスを提供できる。さらには、強誘
電体をＳｉ半導体上に形成した、センサ、アクチュエー
タ、高周波デバイス、電気光学素子なども同様に作製可
能であることは、明確である。
【図１】本発明の一実施例で作製された半導体装置の構
成図
成図
【図２】本発明の一実施例で作製されたトランジスタの
Ｖｇ−Ｉｄ特性図
Ｖｇ−Ｉｄ特性図
【図３】従来方法で作製した強誘電体ゲートデバイスの
Ｖｇ−Ｉｄ特性図
Ｖｇ−Ｉｄ特性図
１ Ｓｉ基板 ２ ソース拡散領域 ３ ドレイン拡散領域 ４ Ｓｉ薄膜 ５ 強誘電体層 ６ 絶縁層 ７ ソース電極 ８ ドレイン電極 ９ ゲート電極 １０ 金属酸化膜層
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 37/02 ５Ｆ１０１ 21/8242 27/10 ６５１ ５Ｆ１０３ 21/8247 29/78 ３７１ 29/788 41/22 Ａ 29/792 37/02 41/24 (72)発明者 大塚 隆 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 上田 路人 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 西川 孝司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 4K029 AA06 AA24 BA35 BC00 BD01 CA05 CA10 GA01 4K030 BA29 CA04 CA12 DA09 LA01 5F001 AA17 AA42 AA60 AD12 AF05 AG02 AG26 AG30 5F045 AA04 AA19 AB02 AF03 DA53 DA57 HA05 HA15 HA16 HA20 5F083 FR06 JA12 JA15 PR12 PR21 PR22 PR25 PR33 PR36 5F101 BA27 BA33 BA62 BD02 BF01 BH03 BH11 BH16 5F103 AA04 AA08 AA10 DD16 KK10 PP03 RR04
Claims (3)
- 【請求項１】 半導体基板上の強誘電体と、前記強誘電
体上に形成された電極とを少なくとも有する半導体装置
において、Ｍｇ、Ａｌ、Ｔｉ、Ｙ、Ｚｒ、Ｃｅ、Ｐｒ、
Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｈｆ、Ｗの元素群のうちから
選ばれた少なくとも１つ以上の金属元素を含むＳｉ薄膜
を形成する工程と、前記Ｓｉ薄膜体積後に酸素を含む雰
囲気中の熱処理工程とを少なくとも有する半導体装置の
製造方法。 - 【請求項２】 金属を含むＳｉ薄膜形成法が、ＣＶＤ
法、ＭＯＣＶＤ法、スパッタリング法、ＭＢＥ法、イオ
ン注入法、であることを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項３】 金属を含むＳｉ薄膜がＳｉ上にエピタキ
シャル成長していることを特徴とする請求項１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28435499A JP2001110996A (ja) | 1999-10-05 | 1999-10-05 | 半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28435499A JP2001110996A (ja) | 1999-10-05 | 1999-10-05 | 半導体装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001110996A true JP2001110996A (ja) | 2001-04-20 |
Family
ID=17677515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28435499A Pending JP2001110996A (ja) | 1999-10-05 | 1999-10-05 | 半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001110996A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1297015C (zh) * | 2002-09-27 | 2007-01-24 | 国际商业机器公司 | 使用铁电栅极场效应晶体管的非易失性存储器和制造方法 |
| EP4270396A3 (en) * | 2018-08-28 | 2024-02-21 | INTEL Corporation | Memory cell with a ferroelectric capacitor integrated with a transistor gate |
| US11980037B2 (en) | 2020-06-19 | 2024-05-07 | Intel Corporation | Memory cells with ferroelectric capacitors separate from transistor gate stacks |
-
1999
- 1999-10-05 JP JP28435499A patent/JP2001110996A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1297015C (zh) * | 2002-09-27 | 2007-01-24 | 国际商业机器公司 | 使用铁电栅极场效应晶体管的非易失性存储器和制造方法 |
| EP4270396A3 (en) * | 2018-08-28 | 2024-02-21 | INTEL Corporation | Memory cell with a ferroelectric capacitor integrated with a transistor gate |
| US11980037B2 (en) | 2020-06-19 | 2024-05-07 | Intel Corporation | Memory cells with ferroelectric capacitors separate from transistor gate stacks |
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