JP5106031B2 - 半導体記憶装置及びその製造方法並びに半導体スイッチング装置 - Google Patents

半導体記憶装置及びその製造方法並びに半導体スイッチング装置 Download PDF

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Description

本発明は、高集積かつ大容量化が可能な不揮発性の半導体記憶装置及びその製造方法、並びに半導体スイッチング装置に関する。
不揮発性メモリのひとつである強誘電体メモリ（ＦｅＲＡＭ）は、強誘電体材料の分極履歴現象を記憶保持に用い、その分極の反転は低電圧、高速、高繰り返し回数で行うことができることから、フラッシュメモリに比べ、低消費電力、高速動作かつ高信頼性の点で優れる。
強誘電体メモリは、大きく分けて、図２６（ａ）に示すようなキャパシタ型（例えば、特許文献１、２を参照）と、図２６（ｂ）に示すような金属酸化物半導体（ＭＯＳ）トランジスタのゲート絶縁膜を強誘電体膜に置き換えた構造を有するＦＥＴ（Field Effect Transistor）型（例えば、特許文献３を参照）との２種類がある。
キャパシタ型は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と類似した構造であり、強誘電体キャパシタに電荷を保持し、強誘電体の分極方向によって、情報の０、１状態を区別する。
この構造は、図２７（ａ）に示すように、機能部であるキャパシタを、クロスポイントで接続したアレイ型素子として形成すれば、設計ルール上４Ｆ２までメモリセルサイズを小さくできる。ここで、Ｆは、微細化の設計ルールサイズで、Ｆを用いることで相対的な占有エリアを示すことができる。
しかしながら、現実的にはキャパシタ型は微細化には不向きである。なぜなら、キャパシタ面積が小さくなると、保持できる電荷量（ΔＱ）が減少し、図２７（ｂ）に示すように、いずれはセンスアンプの読み出し限界(約１００ｆＣ)を下回るため、情報の０、１状態を判別することが困難になるからである。一般的な強誘電体材料の残留分極量はせいぜい１０〜５０μC/ｃｍ２程度であるため、ＣＭＯＳプロセスの微細化が進み、ＭＯＳトランジスタのゲート長が０．１μｍ以下のプロセスノードになった場合の現実的な最小のセルサイズはせいぜい２０Ｆ２程度である。
一方、ＦＥＴ型の強誘電体メモリは、強誘電体層の分極の向きによって変化するチャネルの導通状態を検出することにより情報を読み出す方式であるため、単位面積あたりの少量の分極電荷が必要なだけで、スケーリング則が成り立つ。そのため、キャパシタ型メモリに比較すると微細化に向く。
ところが、ＦＥＴ型メモリでは、メモリとして動作させる場合、アレイ状に配列された任意のメモリセルを選択しなければならず、選択用のスイッチングトランジスタが必要となる。選択用トランジスタと、記憶を保持する強誘電体のトランジスタを積層する構造（スタック構造）を採用し、メモリセルサイズの縮小を図ったとしても、選択トランジスタを含めたときの最小のセルサイズはせいぜい１２Ｆ２程度で、微細化を進めた場合の理想である４Ｆ２には及ばない。
このように、強誘電体メモリは、低消費電力、高速動作かつ高信頼性の点で優れているも、微細化が困難であるという課題を抱えるため、記憶容量としては高々メガビット程度しか実現できていない。そのため、ＩＣタグやスマートカードなどに用途が限定されているのが実情である。
一方、フラッシュメモリは、最小セルサイズ４Ｆ２が可能なことから、ギガビットクラスの容量が実現しており、デジタルカメラ用ピクチャカード、ＵＳＢメモリスティックなど、大容量用途に広く使用されている。
ところで、近年、抵抗変調を利用した不揮発性メモリの研究開発が盛んになっている。抵抗変調素子は、抵抗変化を読み出すため、スケーラブルであり、微細化が期待できる。例えば、磁性体のスピンの向きによる磁気抵抗変化を利用した磁気メモリ（ＭＲＡＭ；Magnetoresistive Random Access Memory）（例えば、特許文献４を参照）、強相関材料の超巨大電界抵抗効果（ＣＥＲ；Colossal Electro-Resistance）を利用した抵抗変化メモリ（ＲｅＲＡＭ；Resistive Random Access Memory）（例えば、特許文献５を参照）、カルコゲナイド化合物の相転移による抵抗変化を利用した相変化メモリ（ＰＲＡＭ；Phase Change Random Access Memory）（例えば、特許文献６を参照）などがある。この抵抗変化層を機能部とし、図２７（ａ）に示すように、クロスポイントで接続したアレイ型素子を形成すれば、図２７（ｃ）に示すように、抵抗変化（ΔＲ＝ＲＨ／ＲＬ）がセル面積によらず一定であるため、最小セルサイズ４Ｆ２が可能である。
特開平９-１１６１０７号公報 特開２０００−１５６０８９号公報 特開２００４−１１９９７０号公報（米国特許第６７４４０８７号明細書） 特開２００３−２８２８３７号公報 特開２００５−３１７７８７号公報 特開２００４−０３１９５３号公報
上述のように、抵抗変調を利用した不揮発性メモリは、メモリセルの微細化に適しているが、例えば、ＭＲＡＭでは、書き換え耐性は優れているものの、書き込み電流密度が大きいという問題があり、ＲｅＲＡＭは、未だメカニズムが正確に同定できておらず、また、ＰＲＡＭにおいても、書き込み電流密度が大きいという問題がある。このように、ＭＲＡＭ等の不揮発性メモリは、消費電力、動作速度、信頼性など数多くの克服すべき課題を残しており、未だギガビットクラスの大容量メモリに適用するには至っていない。
そこで、もし強誘電体メモリにおいて、メモリセルが４Ｆ２にまで微細化されて、フラッシュメモリ並みの大容量化が実現できれば、消費電力、動作速度、信頼性などの課題を一気に解決できる可能性がある。
本発明は、かかる点に鑑みてなされたもので、その主な目的は、４Ｆ２にまでセルサイズの微細化が可能で、高速かつ低消費電力の大容量メモリに適した新規な構造の半導体記憶装置を提供することにある。
上記の目的を達成するため、本発明に係る半導体記憶装置は、強誘電体層と半導体層とからなる積層膜を備え、強誘電体層の分極方向によって、半導体層の抵抗を変調させ、この変調された２つの抵抗状態を半導体層に書き込み、又は半導体層から読み出すようにしたものである。
すなわち、本発明に係る半導体記憶装置は、強誘電体層と半導体層とからなる積層膜と、積層膜の強誘電体層側に形成された第１の電極と、積層膜の半導体層側に形成された複数の第２の電極とを備え、各第２の電極が形成された部位における半導体層の各領域（Ａ）は、半導体層の多数キャリアと強誘電体層の分極電荷とがカップリングすることによって低抵抗状態にある第１の状態、又は、半導体層の少数キャリアと強誘電体層の分極電荷とがカップリングすることによって高抵抗状態にある第２の状態の何れか一方の状態が保持され、各第２の電極が形成された部位以外における半導体層の領域（Ｂ）は、半導体層の多数キャリアと強誘電体層の分極電荷とがカップリングすることによって低抵抗状態が維持されていることを特徴とする。
ここで、半導体層の領域（Ｂ）と各第２の電極との間に流れる電流値を検出することによって、半導体層の各領域（Ａ）に保持された第１の状態または第２の状態が読み出される。
また、第１の電極と各第２の電極との間に電圧を印加して、各第２の電極が形成された部位における強誘電体層の分極を反転させることによって、半導体層の各領域（Ａ）に、第１の状態または第２の状態が書き込まれる。
このような構成により、第２の電極が形成された部位における半導体層の各領域（Ａ）は、抵抗値の異なる何れか一方の抵抗状態を保持する記憶素子として機能し、半導体層の各領域（Ａ）に流れる電流値を検出することによって、記憶素子に保持された情報（低抵抗状態または高抵抗状態）を読み出すことができ、また、強誘電体層の分極を反転させることによって、記憶素子に情報を書き込むことができる。
ここで、第２の電極が形成された部位以外、すなわち、記憶素子の領域以外における半導体層の領域（Ｂ）は、半導体層の多数キャリアと強誘電体層の分極電荷とがカップリングすることによって低抵抗状態になっており、一度低抵抗状態が実現すると、強誘電体層の分極は半永久的に保持されることから、半導体層の領域（Ｂ）を電極とみなすことができる。これにより、半導体層の領域（Ｂ）と各第２の電極との間に流れる電流値を検出することによって、記憶素子に保持された情報を読み出すことができる。
ある好適な実施形態において、上記積層膜は帯状に複数形成され、該複数の積層膜は、基板上を列方向に配列されており、積層膜の半導体層側に形成された各第２の電極は、基板上を行方向に配列された複数の配線に接続されており、各半導体層と各配線とが交差する部位における半導体層の各領域（Ａ）は、アレイ状に配列されたメモリセルとして機能する。
ここで、列方向に配列された複数の半導体層は読み出し用のカラム配線を構成し、行方向に配列された複数の配線はロー配線を構成し、選択された読み出し用のカラム配線と、選択されたロー配線との間に流れる電流値を検出することによって、選択された読み出し用のカラム配線と選択されたロー配線とが交差する部位におけるメモリセルに保持された第１の状態または第２の状態が読み出される。
また、強誘電体層側に形成された第１の電極は帯状に複数形成され、該複数の第１の電極は、基板上を列方向に配列された書き込み用のカラム配線を構成し、選択された書き込み用のカラム配線と、選択されたロー配線との間に電圧を印加して、選択された書き込み用のカラム配線と選択されたロー配線とが交差する部位における強誘電体層の分極を反転させることによって、メモリセルに、第１の状態または第２の状態が書き込まれる。
このような構成により、記憶素子として機能する半導体層の各領域（Ａ）をアレイ状に配列することによって、クロスポイントで接続されたアレイ型のメモリセルを実現することができる。すなわち、半導体層で構成される読み出し用のカラム配線（または、第１の電極で構成される書き込み用のカラム配線）と、第２の電極に接続されたロー配線とが交差する部位で、メモリセルをクロスポイント接続することができる。
本発明における半導体記憶装置は、強誘電体の分極アシスト効果を利用した抵抗変化素子を記憶素子とし、これをアレイ状に配列してクロスポイント接続した構造のメモリセルにすることによって、従来構造では実現が不可能であった４Ｆ２にまでセルサイズを微細化することができ、高速かつ低消費電力の大容量メモリに適した半導体記憶装置を実現することができる。
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
図１は、本発明の実施形態における半導体記憶装置の構成を模式的に示した断面斜視図である。
図１に示すように、本発明における半導体記憶装置１０は、強誘電体層１３と半導体層１４とからなる積層膜を備え、積層膜の強誘電体層１３側には第１の電極１２が形成され、積層膜の半導体層１４側には複数の第２の電極１５ａ〜１５ｃが形成されている。なお、これらの層は、基板１１上に形成されている。
第２の電極１５ａ〜１５ｃが形成された部位における半導体層１４の各領域（Ａ）は、半導体層１４の多数キャリアと強誘電体層１３の分極電荷とがカップリングすることによって低抵抗状態にある第１の状態、又は、半導体層１４の少数キャリアと強誘電体層１３の分極電荷とがカップリングすることによって高抵抗状態にある第２の状態の何れか一方の状態が保持されている。
また、第２の電極１５ａ〜１５ｃが形成された部位以外における半導体層１４の領域（Ｂ）は、半導体層１４の多数キャリアと強誘電体層１３の分極電荷とがカップリングすることによって低抵抗状態が維持されている。
このような構成からなる半導体記憶装置１０において、第２の電極１５ａ〜１５ｃが形成された部位における半導体層１４の各領域（Ａ）は、抵抗値の異なる何れか一方の抵抗状態を保持する記憶素子として機能する。そして、半導体層１４の領域（Ｂ）と各第２の電極１５ａ〜１５ｃとの間に流れる電流値を検出することによって、半導体層１４の各領域（Ａ）に保持された第１の状態または第２の状態が読み出される。また、第１の電極１２と各第２の電極１５ａ〜１５ｃとの間に電圧を印加して、各第２の電極１５ａ〜１５ｃが形成された部位における強誘電体層１３の分極を反転させることによって、半導体層１４の各領域（Ａ）に、第１の状態または第２の状態が書き込まれる。
以下、本発明の半導体記憶装置の基本動作について、図面を参照しながら詳述する。
図２は、半導体記憶装置の初期状態を示した図で、（ａ）は断面斜視図、（ｂ）は等価回路図を示す。
例えば、半導体層１４にｎ型半導体を用いた場合、初期状態で強誘電体層１３の分極１６が半導体層１４の電子（多数キャリア）とカップリングするように、全ての分極１６が同一の方向を向いている状態を作る。このとき、半導体層１４と強誘電体層１３の界面近傍には、強誘電体層１３の分極電荷によって誘起された２次元電子１７が蓄積しており、半導体層１４は低抵抗状態になっている。それ故、半導体層１４は、金属電極と同様に電気を流す通路として振舞うため、半導体層１４を一様な電極として見立てることができる。このとき、図２（ｂ）に示すように、半導体層１４と第２の電極１５ａ〜１５ｃとの導通状態はショートになっている。
この状態で、図３（ａ）に示すように、任意に選択した第２の電極１５ｃに、第１の電極１２に対して相対的に高いバイアス電圧を印加して、第２の電極１５ｃが形成された部位における強誘電体層１３の分極のみを反転させると、半導体層１４内の電子を排斥させる方向に分極が向くため、第２の電極１５ｃが形成された部位における半導体層１４の領域（Ａ）のみが空乏化１８し、高抵抗状態になる。その結果、図３（ｂ）に示すように、半導体層１４と第２の電極１５ｃとの導通状態はオープンとなる。
図４は、第２の電極１５が形成された部位における半導体層１４の２つの抵抗状態を示した図で、（ａ）は、低抵抗状態のときの断面図、（ｂ）は高抵抗状態のときの断面図、（ｃ）は、半導体層１４と第２の電極１５との間のシート抵抗値を示した表である。この表に示すように、第２の電極１５ａ〜１５ｃが形成された部位における半導体層１４の各領域（Ａ）は、強誘電体層１３の分極アシスト効果により、シート抵抗値の異なる２つの状態を取り得る。
図４（ｂ）に示した状態において、第２の電極１５に、第１の電極１２に対して相対的に低いバイアスを印加し、強誘電体層１３の分極を再び反転させると、電子を蓄積する方向に分極が向くため、第２の電極１５が形成された部位における半導体層１４の領域（Ａ）は、再び低抵抗状態に戻る。その結果、半導体層１４と第２の電極１５との導通状態は、再びショートする。
図５は、半導体層１４の抵抗値を４端子法で測定した結果を示した図で、（ａ）は、２次元電子が蓄積された低抵抗状態のときの測定図、（ｂ）は、２次元電子が排斥された高抵抗状態のときの測定図、（ｃ）は、それぞれの測定結果を示した表である。この表に示すように、低抵抗状態の半導体層１４のシート抵抗値は、概ね１×１０３Ω／□以下であり、高抵抗状態の半導体層１４のシート抵抗値は、概ね１×１０６Ω／□以上であった。
このように、強誘電体層１３の分極アシスト効果を利用することによって、半導体層１４と任意の第２の電極１５との間での抵抗変調が可能となり、さらに、強誘電体層１３の分極状態は一定に保持されるため、第２の電極１５が形成された部位における半導体層１４の各領域を、２つの導通状態、即ち情報０，１を保持するメモリとしての機能を持たすことができる。そして、保持された情報は、半導体層１４と任意の第２の電極１５との間の電流値を検出することによって読み出すことができ、かかる構造の半導体装置をメモリとして応用することが可能となる。
ところで、第２の電極１５が形成された部位における半導体層１４の領域（Ａ）の電気抵抗は、半導体層１４の多数キャリアが、強誘電体層１３側の界面に誘起される分極電荷と引き合う極性をもつとき相対的に低く、斥けあう極性をもつとき相対的に高くなる。また、強誘電体層１３の分極電荷と、半導体層１４中のキャリアがカップリングすることによって、半導体層１４の電気抵抗の状態が保持され、メモリとしての効果が発生する。
半導体層１４の多数キャリアが強誘電体層１３の分極電荷と引き合うときは、半導体層１４と強誘電体層１３との界面近傍に高密度の電荷が蓄積する。その電荷は保持されることから、界面に誘起された２次元電子ガスともみなせる。この２次元電子ガスにより半導体層１４は低抵抗になり金属的に振舞うため、半導体層１４を電極の一部と見なすことができる。また、半導体層１４の膜厚方向への２次元電子ガスの分布が少ないことが期待されるため、減分極電界が働きにくく、２次元電子ガスが誘起された状態を長期間保持することができる。
一方、多数キャリアが分極電荷と斥けあう極性をもつときは、半導体層１４と強誘電体層１３との界面近傍に蓄積していたキャリアのみが排斥され、少数キャリアと分極電荷がカップリングする。このような状態になると、第２の電極１５が形成された部位における半導体層１４の領域（Ａ）の抵抗は高くなり、低抵抗状態にあった周囲の半導体層１４との接続が分断され、この状態が安定に保持される。
ここで、半導体層１４の単位面積当りに含まれる多数キャリアの数は、強誘電体層１３の界面に誘起される単位面積に含まれる分極電荷の数より小さいことが好ましい。この場合、多数キャリアが分極電荷と斥けあう極性のとき、半導体層１４を完全に空乏化でき、高抵抗状態が実現される。これにより、低抵抗状態と高抵抗状態の抵抗比をより大きくすることができる。
なお、上記の説明は、本発明における半導体記憶装置の基本動作を原理的に理解するために行ったもので、物理現象を厳密に説明するものではなく、種々の外部要因により、上記に説明した現象がある程度の範囲で変動することはあり得る。
また、上記の説明において、半導体層１４をｎ型半導体としたが、ｐ型半導体を用いた場合においても、ｎ型半導体の場合と逆のバイアスを印加することによって、同様の抵抗変調動作が可能である。
ところで、図２に示したように、初期状態で強誘電体層１３の分極方向を一様に揃え、半導体層１４を金属的な電極として振舞わせる方法として、例えば、以下のような方法を用いることができる。
図６に示すように、第２の電極１５ａ〜１５ｃの全て若しくは一部に、第１の電極１２に対して相対的に低いバイアスを印加する。これにより、半導体層１４に強誘電体層１３の分極電荷とカップリングする電荷が誘起されるが、電荷の誘起される領域は正帰還的に広がるため、第２の電極１５ａ〜１５ｃが形成された部位における強誘電体層１３の領域のみならず、強誘電体層１３の全体に渡って分極を一様に揃えることが可能となる。
また、図７（ａ）に示すように、強誘電体層１３を、強誘電体層１３の材料固有のキュリー点（Ｔｃ）以上の温度に昇温して強誘電体層１３の分極を消極した後に、図７（ｂ）に示すように、一様な方向へ電場を印加しながらキュリー点以下に降温することによっても、強誘電体層１３の全体に渡って分極を一様に揃えることも可能である。その後、図７（ｃ）に示すように、強誘電体層１３の上に半導体層１４、及び複数の第２の電極１５ａ〜１５ｃを形成する。なお、図７（ｂ）に示した工程は、強誘電体層１３の上に半導体層１４、及び複数の第２の電極１５ａ〜１５ｃを形成した後に行ってもよい。
あるいは、図８に示すように、半導体層１４の両端部に電極２２を配置し、その電極２２間に適当な電位勾配Ｖ２をつけた状態で、第１の電極１２の電位Ｖ１を十分に上げることによって(Ｖ１＜＜Ｖ２)、半導体層１４全体にチャネルを形成し、これにより、チャネル電荷と強誘電体層１３の分極を全体的にカップリングさせることによって、強誘電体層１３の全体に渡って分極を一様に揃えることも可能である。
次に、本発明の半導体記憶装置における第２の電極の配置について、図９〜図１１を参照しながら説明する。
本発明の半導体記憶装置における半導体層１４は、図１にも示したように、帯状に形成されており、複数の第２の電極１５ａ〜１５ｃは、半導体層１４の長手方向に沿って配列されている。そして、半導体層１４の幅は、各第２の電極１５ａ〜１５ｃの幅よりも大きく形成されている。これは、第２の電極１５ａ〜１５ｃが形成された部位における半導体層１４の領域（Ａ）（記憶素子として機能）の抵抗状態によらず、第２の電極１５ａ〜１５ｃが形成された部位以外における半導体層１４の領域（Ｂ）（初期状態の低抵抗状態を維持）を電極として作用させることによって、電流パスを確保するためである。
図９（ａ）、（ｂ）は、第２の電極１５の配置の一例を示した図で、（ａ）は断面斜視図、（ｂ）は平面図である。各第２の電極１５ａ〜１５ｈは、帯状の半導体層１４の略中心線に沿って等間隔で配列されている。そして、図９（ｂ）に示すように、例えば、第２の電極１５ｂ及び１５ｆが形成された部位における半導体層１４の領域（Ａ）が高抵抗状態（例えば、空乏化状態）になっていても、第２の電極１５ａ〜１５ｈが形成された部位以外における半導体層１４の領域（Ｂ）は低抵抗状態になっているため、電流パスが確保され、半導体層１４全体としては電極として作用することができる。
また、図１０（ａ）、（ｂ）に示すように、第２の電極１５ａ〜１５ｈを、半導体層１４の中心線を挟んで交互にずらして配置してもよい。
さらに、半導体層１４が十分に低抵抗でない場合、電極が長くなると、半導体層１４に流せる電流が制限され、高速で電流を流したときの応答が悪くなる。そのような場合には、図１１（ａ）、（ｂ）に示すように、各第２の電極１５ａ〜１５ｈを、半導体層１４の端に沿って配置する一方、反対側の端に沿ってアシスト電極２３を形成することによって、電流パスを確保するようにしてもよい。
次に、本発明における半導体記憶装置をアレイ状のクロスポイント型メモリとして利用する場合について、図１２及び図１３を参照しながら説明する。
まず、図１２に示すように、基板１１上に、強誘電体層１３と半導体層１４とからなる積層膜を帯状に複数形成し、この帯状の積層膜を列方向に複数列（Ｎ列）配列する。このとき、積層膜の強誘電体層１３側に形成された第１の電極１２も帯状に形成される。例えば、基板１１上に、第１の電極１２、強誘電体層１３、及び半導体層１４を順次形成した後、これらを帯状にエッチングすることによって形成することができる。その後、積層膜の半導体層１４側に複数の第２の電極１５を形成する。
次に、図１３に示すように、積層膜の半導体層１４側に形成された各第２の電極１５をそれぞれ接続する配線１９を行方向に複数行（Ｍ行）形成する。
図１３に示した構成において、各半導体層１４と各配線１９とが交差する部位における半導体層１４の各領域は、アレイ状に配列されたメモリセルとして機能する。また、列方向に配列された複数の半導体層１４は、読み出し用のカラム配線を構成し、行方向に配列された複数の配線１９は、ロー配線を構成する。さらに、列方向に形成された複数の第１の電極１２は、書き込み用のカラム配線を構成する。
次に、クロスポイント型メモリの動作について、図１４（ａ）、（ｂ）を参照しながら説明する。
まず、書き込み動作は、図１４（ａ）に示すように、選択された書き込み用のカラム配線（第１の電極）１２ｎと、選択されたロー配線１９ｍとの間に電圧を印加して、選択された書き込み用のカラム配線１２ｎと選択されたロー配線１９ｍとが交差する部位における強誘電体層１３の分極を反転させることによって、メモリセル（半導体層１４）に第１の状態（低抵抗状態）または第２の状態（高抵抗状態）が書き込まれる。
例えば、メモリセルに”０”の情報（高抵抗状態）を書き込むときは、書き込み用のカラム配線１２ｎに対して、ロー配線１９ｍの電位を相対的に高くすることで、交差する部位における強誘電体層１３の分極方向を反転させ、これにより、交差する部位における半導体層１４の領域の電子を排斥することによって、当該領域を高抵抗状態にする。その後、書き込み用のカラム配線１２ｎとロー配線１９ｍとの電位差をゼロにしても、強誘電体層１３の分極は保持させることから、書き込んだ情報は不揮発である。
次に、読み出し動作は、図１４（ｂ）に示すように、選択された読み出し用のカラム配線（半導体層）１４ｎと、選択されたロー配線１９ｍとの間に流れる電流値を検出することによって、選択された読み出し用のカラム配線１４ｎと選択されたロー配線１９ｍとが交差する部位におけるメモリセル（半導体層１４）に保持された第１の状態（低抵抗状態）または第２の状態（高抵抗状態）が読み出される。
具体的には、選択された読み出し用のカラム配線１４ｎと選択されたロー配線１９ｍとの間に、選択された読み出し用のカラム配線１４ｎと選択されたロー配線１９ｍとが交差する部位における強誘電体層１３の分極が反転しない電圧を印加することによって、メモリセルに保持された情報を破壊することなく読み出すことができる。
例えば、メモリセルに“０”の情報が書き込まれているときは、半導体層１４は高抵抗状態にあるので、読み出し用のカラム配線１４ｎとロー配線１９ｍとの間に流れる電流値は、メモリセルに“１”の情報（低抵抗状態）が書き込まれている場合と比較して、数桁程度少なくなる。これにより、メモリセルに書き込まれた“０”または“１”の情報を区別することが可能となる。
なお、読み出し用のカラム配線１４ｎを流れる電流のうち、読み出し用のカラム配線１４ｎとロー配線１９ｍとが交差する部位における半導体層１４を流れる電流以外は、第２の電極１５が形成された部位以外における半導体層１４の領域（図９（ｂ）の領域（Ｂ））を流れる。
また、図１２に示した構成において、複数の第２の電極１５を、図９（ａ）、（ｂ）に示したように、帯状の半導体層１４の中心線に沿って長手方向（列方向）に配列したが、これに限らず、例えば、図１０（ａ）、（ｂ）又は図１１（ａ）、（ｂ）に示したような配列にしても勿論構わない。
以上説明したように、記憶素子として機能する半導体層１４の各領域、すなわち、各第２の電極１５が形成された部位における半導体層１４の各領域をアレイ状に配列することによって、クロスポイントで接続されたアレイ型のメモリセルを実現することができる。つまり、半導体層１４で構成される読み出し用のカラム配線（または、第１の電極１２で構成される書き込み用のカラム配線）と、第２の電極１５に接続されたロー配線１９とが交差する部位で、メモリセルをクロスポイント接続することができる。これにより、従来構造では実現が不可能であった４Ｆ２にまでセルサイズを微細化することができ、高速かつ低消費電力の大容量メモリに適した半導体記憶装置を実現することができる。
ところで、上述した読み出し動作において、下記のような理由から、非選択セルの情報を誤読み出しするおそれがある。すなわち、図１５に示すように、ｍ行、ｎ列のクロスポイント（ｍ、ｎ）にあるメモリセルを選択したとき、かかる選択セルに格納された情報の読み出しは、図中の実線Ｉｔで示した経路をたどって、ロー配線１９から読み出し用のカラム配線（半導体層）１４に流れる電流値を検出することによって行われる。しかしながら、選択したメモリセルに”０”の情報（高抵抗状態）が格納されている場合、図中の破線Ｉｆで示した本来の読み出し経路Ｉｔとは異なる経路、すなわち、”１”の情報（低抵抗状態）が格納されている複数の非選択セルを経由して、ロー配線１９から読み出し用のカラム配線（半導体層）１４に電流が流れるおそれがある。このような読み出し経路をたどった場合、非選択セルに格納されている情報”１”を誤って読み出してしまい、本来読み出したい情報”０”と異なる情報が読み出されてしまうおそれがある。
このような誤読み出しに対して、第２の電極１５と半導体層１４との間に、図１６に示すような整流作用のある非線形整流素子（ダイオード）を配置することが有効である。具体的には、図１７（ａ）に示すように、第２の電極１５と半導体層１４との接続部にｐ−ｎダイオード２０を設ける。あるいは、半導体層１４に対してショットキー障壁となる第２の電極１５を用いてもよい。このような構成にすれば、非選択セルにかかる電圧が、図１６に示した閾値電圧Ｖｔ以下であれば、非選択セルにはほとんど電流が流れないため、誤読み出し経路をたどることを防止することができる。図１７（ｂ）は、図１７（ａ）に示した構成の等価回路図である。
なお、閾値電圧Ｖｔは、読み出し時に印加される電圧に対して、ダイオードに流れる電流値が所定の値以下になるような値に設定される。また、図１７（ａ）では、ダイオード２０を第２の電極１５と半導体層１４との接続部に設けたが、第２の電極１５とロー配線１９との接続部に設けても勿論構わない。
次に、本発明における半導体記憶装置の製造方法について、図１８（ａ）〜（ｄ）を参照しながら説明する。
まず、図１８（ａ）に示すように、（１００）面に切り出され、Ｎｂドープされたチタン酸ストロンチウム（ＳｒＴｉＯ３：ＳＴＯ）からなる基板１１上に、パルスレーザ堆積（ＰＬＤ）法を用いて、基板温度を７００℃にした状態で、厚さ３０ｎｍのルテニウム酸ストロンチウム（ＳｒＲｕＯ３：ＳＲＯ）からなる第１の電極１２を形成する。
次に、７００℃で１気圧の酸素雰囲気中でアニール処理を施した後、第１の電極１２上に、ＰＬＤ法を用いて、基板温度を７００℃にした状態で、厚さ４５０ｎｍのチタン酸ジルコン酸鉛（ＰＺＴ）からなる強誘電体層１３を形成する。なお、ＰＬＤのターゲット焼結体の組成は、Ｐｂ：Ｚｒ：Ｔｉ＝１：０.５２：０.４８である。この組成で形成された強誘電体層１３は、通常は正方晶と菱面晶とが混在しているが、本実施形態においては、立方晶系のＳＴＯ基板１１を使用しているため、Ｘ線回折測定において正方晶と菱面晶とのピークが分離できないことから、正方晶の＜００１＞方向に配向していると思われる。さらに、電子線後方散乱回折（ＥＢＳＤ）法により、ＳＴＯ基板１１、ＳＲＯ膜１２、及びＰＺＴ膜１３の面内の結晶方位を観測したところ、面内において全て方位の揃った４回対称の極点図が得られたことから、ＰＺＴ膜１３は良好なエピタキシャル膜であると思われる。
次に、ＰＬＤ装置の同一チャンバー内において、強誘電体層１３上に、基板温度を４００℃にした状態で、厚さ３０ｎｍの酸化亜鉛（ＺｎＯ）からなる半導体層１４を形成する。この方法で形成したＺｎＯ膜１４は、ＰＺＴ膜１３の（００１）面の配向の影響を受けて、＜１１−２０＞方向を向く。この結晶方位は、極性を有するｃ軸方向（＜０００１＞方向）から９０度傾いており、無極性面が配向していることを示している。また、断面透過型電子顕微鏡（断面ＴＥＭ）を用いて構造を観察したところ、界面は乱れることなく、ＰＺＴ膜１３とＺｎＯ膜１４の結晶格子は整合していた。さらに、電子線回折像から、ＰＺＴ膜１３及びＺｎＯ膜１４の基板面に平行な面内の方位は、それぞれ＜１００＞、＜１−１０２＞と揃っていた。すなわち、この方法で成膜したＺｎＯ膜１４は、ＰＺＴ膜１３に対してエピタキシャル成長している。
次に、図１８（ｂ）に示すように、レジストマスク（不図示）を用いて、素子領域以外のＺｎＯ膜１４を希硝酸でエッチングする。
次に、図１８（ｃ）に示すように、レジスト膜２６を所定の形状にパターニングした後、電子線蒸着法を用いて、厚さ３０ｎｍのＴｉ膜及び厚さ６０ｎｍのＰｔ膜を形成し、然る後、溶剤でレジスト膜２６を除去することにより、Ｔｉ膜／Ｐｔ膜からなる複数の第２の電極１５を所定の位置に形成する。
上記の方法と同じ方法で形成したＰＺＴ膜の分極特性を調べるため、ＰＺＴ膜上に直接Ｔｉ膜／Ｐｔ膜からなる電極を形成した。その結果、ＳＲＯ膜および電極間に±１０Ｖの電圧を印加して得られた残留分極値の差（２Ｐｒ）は５９μＣ／ｃｍ２であった。膜面垂直方向に対して、ＰＺＴ膜の結晶が分極方位である＜００１＞方向を向いているため、大きな残留分極値が得られている。
次に、本発明における読み出し特性について、図１９及び図２０を参照しながら説明する。
図１９は、半導体層１４と第２の電極１５との導通状態を調べるための評価用試料の構造を示した図で、（ａ）は平面図、（ｂ）は（ａ）のXIXb−XIXbに沿った断面図、（ｃ）は等価回路図を示す。
図１９（ａ）、（ｂ）に示すように、半導体層１４上に複数の第２の電極１５ａ〜１５ｄを形成し、第２の電極１５ａと１５ｄ間に流れる電流を測定することによって、半導体層１４と第２の電極１５との導通状態を調べた。なお、半導体層１４の端部にある第２の電極１５ｄは、半導体層１４とコンタクトを取るための共通電極（以下、「ＣＯＭ電極」という）としている。
まず、第１の電極１２に電圧１０Ｖを印加し、第２の電極１５ａ〜１５ｄを全て接地することによって、半導体層１４を低抵抗状態の初期状態にする。このとき、第２の電極１５ａとＣＯＭ電極（半導体層１４）との間に流れる電流値は、図２０の（Ａ）に示すように８５１ｎＡであった。
この初期状態で、第１の電極１２を接地し、第２の電極１５ａに１０Ｖの電圧を印加して、第２の電極１５ａ下方の半導体層１４の領域のみを空乏化した。このとき、第２の電極１５ａとＣＯＭ電極との間に流れる電流値は、図２０の（Ｄ）に示すように０．２７３ｎＡであった。
すなわち、半導体層１４と第２の電極１５との導通状態は、第２の電極１５ａ下方の半導体層１４の領域が低抵抗状態のときと高抵抗状態のときとで、電流値が３桁以上変化している。これにより、第２の電極１５ａ下方の半導体層１４の領域（選択セルに相当）に保持された情報（低抵抗状態または高抵抗状態）を、半導体層１４と第２の電極１５ａとの間に流れる電流値の大小によって、容易に判別することができる。
また、同様の方法で、第２の電極１５ｂ下方の半導体層１４の領域のみを空乏化したときの第２の電極１５ａとＣＯＭ電極との間に流れる電流値は、図２０の（Ｂ）に示すように３３２ｎＡであった。同じく、第２の電極１５ｃ下方の半導体層１４の領域のみを空乏化したときの第２の電極１５ａとＣＯＭ電極との間に流れる電流値は、図２０の（Ｃ）に示すように３２５ｎＡであった。
すなわち、第２の電極１５ｂまたは１５ｃ下方の半導体層１４の領域（非選択セルに相当）がたとえ高抵抗状態であっても、第２の電極１５ａとＣＯＭ電極との間は、第２の電極１５ａ〜１５ｃが形成された部位以外における半導体層（低抵抗状態にある）１４を経由する電流パスが確保されるため、第２の電極１５ａ下方の半導体層１４の領域（選択セル）に保持された情報は、第２の電極１５ｂ、１５ｃ下方の半導体層１４の領域（非選択セル）に保持された情報に影響を受けることなく読み出すことができる。
ところで、図１８（ａ）〜（ｄ）に示した本発明における半導体記憶装置の製造方法では、基板１１としてＮＳＴＯ基板を用いたが、シリコン（Ｓｉ）基板を用いても本発明における半導体記憶装置を形成することができる。以下、図２１及び図２２を参照しながら説明する。
図２１は、（１００）面に切り出されたＳｉ基板１１を用いて形成した半導体記憶装置の構成を模式的に示した図である。ＲＣＡ洗浄したＳｉ基板１１を希フッ酸で水素終端処理した後、Ｓｉ基板１１上に、バッファ層として、厚さ３０ｎｍのイットリア安定化ジルコニア（ＹＳＺ）膜２４、及び厚さ３０ｎｍの酸化セリウム（ＣｅＯ２）膜２５をＰＬＤ法を用いて堆積する。なお、ＹＳＺ膜２４の堆積時の酸素分圧は、シリコンとの界面を極力酸化させないようにするために、特に成長初期においては、低酸素分圧（３×１０−５Ｔｏｒｒ）で行うことが好ましい。
次に、バッファ層の上に、厚さ３０ｎｍのＳＲＯ膜からなる第１の電極１２、厚さ４５０ｎｍのＰＺＴ膜からなる強誘電体層１３、及び厚さ３０ｎｍのＺｎＯ膜からなる半導体層１４を積層する。
ここで、Ｓｉ基板１１からＰＺＴ膜１３までの各層は、（１００）方向にエピタキシャル成長しており、ＰＺＴ膜１３の結晶性は、ＳＴＯ基板を用いた場合と比較して遜色はなく、平坦度も同程度である。また、ＺｎＯ膜１４の結晶配向は＜１１−２０＞に制御されており、無極性面配向している。最後に、ＺｎＯ膜１４上に、厚さ３０ｎｍのＴｉ層、及び厚さ６０ｎｍのＰｔ層からなる複数の第２の電極１５が形成される。
このように、高価で口径の小さいＮＳＴＯ基板を使うことなく、安価なＳｉ基板を用いても、エピタキシャル成長した強誘電体層１３及び半導体層１４からなる半導体記憶装置を形成することができる。
図２２は、基板１１にＳｉ基板を用いるとともに、強誘電体層１３としてチタン酸ビスマス（Ｂｉ４Ｔｉ３Ｏ１２：ＢＩＴ）を用いて形成した半導体記憶装置の構成を模式的に示した図である。
Ｓｉ基板１１上に、常圧ＣＶＤ法を用いて二酸化シリコン（ＳｉＯ２）膜２６を形成し、さらに、スパッタ法を用いてＰｔ膜からなる第１の電極１２を形成する。このとき、ＳｉＯ２膜２６はアモルファスであり、Ｐｔ膜１２は（１１１）配向している。
次に、Ｐｔ膜１２上に、ＭＯＣＶＤ法を用いて、基板温度を４５０℃にした状態で、厚さ１００ｎｍのＢＩＴ膜１３を形成する。ソースは、固体であるＢｉアルコキシドおよびＴｉアルコキシドをエチルシクロヘキサンに溶解し、気化したものである。ＢｉとＴｉのソース流量比は、化学量論比から１０％程度Ｂｉリッチな範囲の比率が好ましい。ソースに、キャリアガスであるアルゴンを加えて成膜チャンバーに導入し、かつ反応ガスである酸素を導入する。ＢＩＴ膜１３を成膜した後、基板を、大気中でハロゲンランプに１分間照射することにより、５００℃の急速加熱を行う。本条件で成膜したＢＩＴ膜１３は、主に（１１０）及び（１１１）配向したグレインが混在した状態となり、表面の平均二乗粗さは３ｎｍ以下と極めて平滑である。さらに、その後、化学機械研磨（ＣＭＰ）により、表面から約５０ｎｍを研磨して薄膜化すると、表面の平均二乗粗さは１ｎｍ以下と極めて平滑になる。
その後、ＰＬＤ装置を用いて、ＢＩＴ膜１３上に、基板温度を４００℃にした状態で厚さ３０ｎｍのＺｎＯ膜からなる半導体層１４を成膜した後、ＺｎＯ膜１４上に、厚さ３０ｎｍのＴｉ層、及び厚さ６０ｎｍのＰｔ層からなる複数の第２の電極１５を形成する。
このように、高価で口径の小さいＮＳＴＯ基板を使うことなく、安価なＳｉ基板を用いても、エピタキシャル成長した強誘電体膜と同等の表面平滑性を有するＢＩＴ膜１３が得られる。しかも、ＢＩＴ膜１３は、（１１１）及び（１００）に配向しており、これらの面方位は、最も高い残留分極を示す（１００）配向に対して、それぞれ７０％、７１％という高い分極を安定して発現することができる。これにより、半導体層１４の蓄積・空乏状態における電流の変化を大きくすることができ、安定した読み出し動作が可能となる。なお、これらの高い分極を示すグレインは、ＢＩＴ膜１３の表面を占める割合が高いほど発現する。それ故、最も高い残留分極を示す面方位に対して７０％以上の残留分極を示すグレインが、ＢＩＴ膜１３の５０％以上を占めることが好ましい。上記の方法で形成したＢＩＴ膜１３はこの条件を満たしている。
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記の実施形態においては、基板１１にＮＳＴＯ基板またはＳｉ基板を用いたが、これに限定されず、例えば、サファイア、ランタン・アルミ酸化物（ＬａＡｌＯ３）等の基板を用いることができる。また、強誘電体層１３に用いる材料としては、ＰＺＴ、ＢＩＴ以外に、例えば、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４−ＸＬａＸＴｉ３Ｏ１２等を用いることができる。また、半導体層１４に用いる材料としては、ＺｎＯ以外に、例えば、ＷＯ３、ＩＴＯ（ＩｎＯ-ＳｎＯ）、ＩＧＺＯ（ＩｎＧａＯ３（ＺｎＯ）５）、ＧａＮ、ＡｌＧａＮ、ＩｎＮ、ＳｉＣ、ＳＴＯ、ＬＳＣＯ（Ｌａ２−ＸＳｒＸＣｕＯ４）、ＬＣＭＯ（Ｌａ１−ＸＣａＸＭｎＯ３）、ＰＣＭＯ（Ｐｒ１−ＸＣａＸＭｎＯ３）等の透明な材料、超伝導を示す材料、モット転移を示す材料を用いることができる。また、第１の電極１２、第２の電極１５に用いる材料としては、Ｔｉ、Ｐｔ等の金属材料以外に、ＩＴＯ、ＺＩＴＯ（Ｚｎ-Ｉｎ-Ｓｎ-Ｏ）等の材料を用いることができる。
また、上記の実施形態において、半導体記憶装置は、基板１１上に、第１の電極１２、強誘電体層１３、半導体層１４、及び複数の第２の電極１５がそれぞれ積層された構成としたが、その逆の構成にしても構わない。すなわち、基板１１上に、複数の第２の電極１５、半導体層１４、強誘電体層１３、及び第１の電極１２がそれぞれ積層された構成にしてもよい。
このような構成にすると、例えば、図２３に示すように、ＭＯＳトランジスタ３０等からなるロジック回路が形成されたＣＭＯＳ基板（Ａ）上に、本発明における半導体記憶装置（Ｂ）を積層した場合、ＣＭＯＳ基板（Ａ）に形成されたメモリ回路の配線３１を、半導体記憶装置（Ｂ）の第２の電極１５に容易に接続することができる。これにより、メモリ機能を混載した半導体集積回路の微細化が可能になる。
また、図２４に示すように、異種基板４０への貼り合わせが可能になり、この場合、下地基板を選ばなくてもすむ。
また、図２５（ａ）に示すように、単結晶基板（例えば、サファイア基板）５０上に、バッファ層（例えば、ＺｎＯ(１μｍ)／ＺｎＭｇＯ(３０ｎｍ)）５１を介して、半導体層（例えば、ＺｎＯ(３０ｎｍ)）１３をエピタキシャル成長により形成することによって、良質な半導体層１４を得ることができ、抵抗変調部の特性を向上させることができる。なお、この場合、第２の電極１５は、図２５（ｂ）に示すように、基板５０を貫通して形成することができる。
また、上記の実施形態においては、各第２の電極１５が形成された部位における半導体層１４の各領域（Ａ）を、２つの抵抗状態を保持する記憶素子として機能させたが、これを、オン／オフ状態を保持したスイッチング素子としても機能させることができる。すなわち、図１４（ｂ）を再び参照しながら説明すれば、選択されたカラム配線（半導体層）１４ｎと、選択されたロー配線１９ｍとの間に電圧を印加して、その間に流れる電流を、選択されたカラム配線１４ｎと選択されたロー配線１９ｍとが交差する部位における半導体層１４の領域（スイッチング素子）のオン／オフ状態に基づいてスイッチング制御することができる。このように、スイッチング素子を、カラム配線１４とロー配線１９とが交差するクロスポイントで接続されたクロスオーバースイッチとすることによって、４Ｆ２にまでスイッチング素子のセルサイズが微細化されたランダムアクセス型の半導体スイッチング装置を実現することができる。例えば、ＦＰＧＡ（フル・プログラマブル・ロジック・ゲート・アレイ）の配線間の接続スイッチは、現在、スタティックランダムアクセスメモリ（ＳＲＡＭ）とパストランジスタで構成されており、一般的にセルサイズが１２０Ｆ２程度であるが、本発明における半導体スイッチング装置を適用すれば、４Ｆ２にまで接続スイッチのセルサイズを縮小することが可能となる。
本発明は、高集積かつ大容量化が可能な不揮発性の半導体記憶装置に有用である。
本発明における半導体記憶装置の構成を示した断面斜視図である。 本発明における半導体記憶装置の初期状態を示した図で、（ａ）は断面斜視図、（ｂ）は等価回路図である。 本発明における半導体記憶装置の動作を示した図で、（ａ）は断面斜視図、（ｂ）は等価回路図である。 本発明における半導体層の２つの抵抗状態を示した図で、（ａ）は低抵抗状態のときの断面図、（ｂ）は高抵抗状態のときの断面図、（ｃ）は半導体層と第２の電極との間の抵抗値を示した表である。 本発明における半導体層の抵抗値の測定結果を示した図で、（ａ）は２次元電子が蓄積された低抵抗状態のときの測定図、（ｂ）は２次元電子が排斥された高抵抗状態のときの測定図、（ｃ）はそれぞれの測定結果を示した表である。 本発明における半導体層を初期状態にする方法を示した断面斜視図である。 （ａ）〜（ｃ）は、本発明における半導体層を初期状態にする方法を示した工程図である。 本発明における半導体層を初期状態にする方法を示した断面斜視図である。 本発明における第２の電極の配置を示した図で、（ａ）は断面斜視図、（ｂ）は平面図である。 本発明における第２の電極の他の配置を示した図で、（ａ）は断面斜視図、（ｂ）は平面図である。 本発明における第２の電極の他の配置を示した図で、（ａ）は断面斜視図、（ｂ）は平面図である。 本発明におけるクロスポイント型メモリの配置を示した斜視図である。 本発明におけるクロスポイント型メモリの構成を示した斜視図である。 本発明におけるクロスポイント型メモリの動作を説明した図で、（ａ）は書き込み動作を説明した図、（ｂ）は読み出し動作を説明した図である。 本発明におけるクロスポイント型メモリの誤読み出し動作を説明した図である。 本発明における誤読み出し動作の防止に用いる非線形整流素子の特性を示した図である。 本発明における誤読み出し動作の防止を図ったクロスポイント型メモリの構成を示した図で、（ａ）は斜視図、（ｂ）は等価回路図である。 （ａ）〜（ｂ）は、本発明の半導体記憶装置の製造方法を示した工程断面図である。 本発明における半導体層と第２の電極との導通状態を調べるための評価用試料の構造を示した図で、（ａ）は平面図、（ｂ）は（ａ）のXIXb−XIXbに沿った断面図、（ｃ）は等価回路図である。 本発明における半導体記憶装置の読み出し特性を示したグラフである。 本発明における半導体記憶装置の他の構成を示した断面図である。 本発明における半導体記憶装置の他の構成を示した断面図である。 本発明における半導体記憶装置の他の構成を示した断面図である。 本発明における半導体記憶装置の他の構成を示した断面図である。 （ａ）、（ｂ）は、本発明における半導体記憶装置の他の構成を示した断面図である。 従来の強誘電体メモリの構成を示した図で、（ａ）はキャパシタ型メモリの構成を示した図、（ｂ）はＦＥＴ型メモリの構成を示した図である。 従来のクロスポイント型メモリの構成を説明した図で、（ａ）は構成図、（ｂ）は強誘電体キャパシタの微細化を説明した図、（ｃ）は抵抗変調素子の微細化を説明した図である。
符号の説明
１０ 半導体記憶装置
１１ 基板
１２ 第１の電極（書き込み用のカラム配線）
１３ 強誘電体層
１４ 半導体層（読み出し用のカラム配線）
１５、１５ａ〜１５ｈ 第２の電極
１６ 分極
１７ ２次元電子
１８ 空乏化
１９ 配線（ロー配線）
２０ ダイオード
２２ 電極
２３ アシスト電極
２４、２５ バッファ層
２６ ＳｉＯ２膜
２７ レジスト膜
３０ ＭＯＳトランジスタ
３１ 配線
４０ 異種基板
５０ 基板

Claims (23)

  1. 強誘電体層と半導体層とからなる積層膜と、
    前記積層膜の前記強誘電体層側に形成された第１の電極と、
    前記積層膜の前記半導体層側に形成された複数の第２の電極と
    を備え、
    前記各第２の電極が形成された部位における前記半導体層の各領域（Ａ）は、
    前記半導体層の多数キャリアと前記強誘電体層の分極電荷とがカップリングすることによって低抵抗状態にある第１の状態、又は、
    前記半導体層の少数キャリアと前記強誘電体層の分極電荷とがカップリングすることによって高抵抗状態にある第２の状態
    の何れか一方の状態が保持され、
    前記各第２の電極が形成された部位以外における前記半導体層の領域（Ｂ）は、
    前記半導体層の多数キャリアと前記強誘電体層の分極電荷とがカップリングすることによって低抵抗状態が維持されている、半導体記憶装置。
  2. 前記半導体層の領域（Ｂ）と前記各第２の電極との間に流れる電流値を検出することによって、前記半導体層の各領域（Ａ）に保持された前記第１の状態または第２の状態が読み出される、請求項１に記載の半導体記憶装置。
  3. 前記第１の電極と前記各第２の電極との間に電圧を印加して、前記各第２の電極が形成された部位における前記強誘電体層の分極を反転させることによって、前記半導体層の各領域（Ａ）に、前記第１の状態または第２の状態が書き込まれる、請求項１に記載の半導体記憶装置。
  4. 前記第１の状態は、前記半導体層の各領域（Ａ）において、前記半導体層の多数キャリアが蓄積状態にある、請求項１に記載の半導体記憶装置。
  5. 前記半導体層の多数キャリアは、前記強誘電体層との界面近傍に蓄積している、請求項４に記載の半導体記憶装置。
  6. 前記半導体層の多数キャリアは、２次元キャリアガスよりなる、請求項５に記載の半導体記憶装置。
  7. 前記第２の状態は、前記半導体層の各領域（Ａ）において、前記半導体層が空乏状態にある、請求項１に記載の半導体記憶装置。
  8. 前記半導体層の単位面積当たりに含まれる多数キャリアの数は、前記強誘電体層の界面に誘起される単位面積当たりの分極電荷の数より小さい、請求項１に記載の半導体記憶装置。
  9. 前記半導体層は帯状に形成されており、
    前記各第２の電極は、前記帯状の半導体層の長手方向に沿って配列され、
    前記半導体層の幅は、前記各第２の電極の幅よりも大きい、請求項１に記載の半導体記憶装置。
  10. 前記各第２の電極は、前記帯状の半導体層の中心線に沿って、等間隔で配列されている、請求項９に記載の半導体記憶装置。
  11. 前記第１の電極は基板上に形成されており、
    前記積層膜は、前記第１の電極上に形成された前記強誘電体層と、該強誘電体層上に形成された前記半導体層とからなる、請求項１に記載の半導体記憶装置。
  12. 前記半導体層は、ＺｎＯからなる、請求項１に記載の半導体記憶装置。
  13. 前記強誘電体層は、ＰＺＴからなる、請求項１に記載の半導体記憶装置。
  14. 前記積層膜は帯状に複数形成され、該複数の積層膜は、基板上を列方向に配列されており、
    前記積層膜の前記半導体層側に形成された前記各第２の電極は、前記基板上を行方向に配列された複数の配線に接続されており、
    前記各半導体層と前記各配線とが交差する部位における前記半導体層の各領域（Ａ）は、アレイ状に配列されたメモリセルとして機能する、請求項１に記載の半導体記憶装置。
  15. 前記列方向に配列された複数の半導体層は、読み出し用のカラム配線を構成し、
    前記行方向に配列された複数の配線は、ロー配線を構成し、
    選択された前記読み出し用のカラム配線と、選択された前記ロー配線との間に流れる電流値を検出することによって、前記選択された読み出し用のカラム配線と前記選択されたロー配線とが交差する部位における前記メモリセルに保持された前記第１の状態または第２の状態が読み出される、請求項１４に記載の半導体記憶装置。
  16. 前記選択された読み出し用のカラム配線と、前記選択されたロー配線との間に、前記選択された読み出し用のカラム配線と前記選択されたロー配線とが交差する部位における前記強誘電体層の分極が反転しない電圧を印加することによって、前記メモリセルに保持された前記第１の状態または第２の状態が読み出される、請求項１５に記載の半導体記憶装置。
  17. 前記読み出し時に検出される電流は、前記選択された読み出し用のカラム配線を構成する前記半導体層の領域（Ｂ）を流れる、請求項１５に記載の半導体記憶装置。
  18. 前記強誘電体層側に形成された第１の電極は帯状に複数形成され、該複数の第１の電極は、前記基板上を列方向に配列された書き込み用のカラム配線を構成し、
    選択された前記書き込み用のカラム配線と、選択された前記ロー配線との間に電圧を印加して、前記選択された書き込み用のカラム配線と前記選択されたロー配線とが交差する部位における前記強誘電体層の分極を反転させることによって、前記メモリセルに、前記第１の状態または第２の状態が書き込まれる、請求項１４に記載の半導体記憶装置。
  19. 前記メモリセル部における前記半導体層の領域（Ａ）と前記第２の電極との間、又は前記第２の電極と前記ロー配線との間に、非線形整流素子が形成されている、請求項１４に記載の半導体記憶装置。
  20. 請求項１に記載の半導体記憶装置を製造する方法であって、
    基板上に第１の電極を形成する工程と、
    前記第１の電極上に、強誘電体層と半導体層とからなる積層膜を形成する工程と、
    前記半導体層上に、複数の第２の電極を形成する工程と、
    前記第１の電極と前記複数の第２の電極との間に、前記半導体層の多数キャリアと前記強誘電体層の分極電荷とがカップリングする電圧を印加することによって、前記半導体層の全領域を低抵抗状態にする工程と
    を含む、半導体記憶装置の製造方法。
  21. 強誘電体層と半導体層とからなる積層膜と、
    前記積層膜の前記強誘電体層側に形成された第１の電極と、
    前記積層膜の前記半導体層側に形成された複数の第２の電極と
    を備え、
    前記各第２の電極が形成された部位における前記半導体層の各領域（Ａ）は、
    前記半導体層の多数キャリアと前記強誘電体層の分極電荷とがカップリングすることによって低抵抗状態にあるオン状態、又は、
    前記半導体層の少数キャリアと前記強誘電体層の分極電荷とがカップリングすることによって高抵抗状態にあるオフ状態
    の何れか一方の状態が保持され、
    前記各第２の電極が形成された部位以外における前記半導体層の領域（Ｂ）は、
    前記半導体層の多数キャリアと前記強誘電体層の分極電荷とがカップリングすることによって低抵抗状態が維持されている、半導体スイッチング装置。
  22. 前記積層膜は帯状に複数形成され、該複数の積層膜は、基板上を列方向に配列されており、
    前記積層膜の前記半導体層側に形成された前記各第２の電極は、前記基板上を行方向に配列された複数の配線に接続されており、
    前記各半導体層と前記各配線とが交差する部位における前記半導体層の各領域（Ａ）は、アレイ状に配列されたスイッチング素子として機能する、請求項２１に記載の半導体スイッチング装置。
  23. 前記列方向に配列された複数の半導体層はカラム配線を構成し、
    前記行方向に配列された複数の配線はロー配線を構成し、
    選択された前記カラム配線と、選択された前記ロー配線との間に電圧を印加することによって、前記選択されたカラム配線と前記選択されたロー配線とが交差する部位における前記スイッチング素子のオン／オフを制御する、請求項２２に記載の半導体スイッチング装置。
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