CN102598511B

CN102598511B - 非易失性逻辑电路和驱动非易失性逻辑电路的方法

Info

Publication number: CN102598511B
Application number: CN201180003038.9A
Authority: CN
Inventors: 金子幸广
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2010-11-04
Filing date: 2011-05-30
Publication date: 2016-01-20
Anticipated expiration: 2031-05-30
Also published as: JP4955129B1; JPWO2012060027A1; CN102598511A; WO2012060027A1

Abstract

本发明提供驱动能够切换成从逻辑与(AND)、逻辑或(OR)、逻辑与非(NAND)、逻辑或非(NOR)或者逻辑异或(XOR)的任一种中选择出的1种逻辑非易失性逻辑电路的新方法。

Description

非易失性逻辑电路和驱动非易失性逻辑电路的方法

技术领域

本发明涉及驱动非易失性逻辑电路的方法。

背景技术

图10～图14是专利文献1的图1～图5。

如图10所示，本发明的半导体存储装置10具有由强介电体层13和半导体层14构成的层叠膜，在层叠膜的强介电体层13一侧形成第1电极12，在层叠膜的半导体层14一侧形成多个第2电极15a～15c。另外，这些层形成在基板11上。

图11A和图11B是表示半导体存储装置的初始状态的图，图11A是截面立体图，图11B表示等效电路图。

例如，在半导体层14使用n型半导体的情况下，在初始状态下，以使强介电体层13的极化16与半导体层14的电子(多数载流子(carrier))耦合的方式，制作所有的极化16都朝向同一个方向的状态。此时，在半导体层14与强介电体层13的边界附近，蓄积有由强介电体层13的极化电荷激发的二维电子17，半导体层14成为低电阻状态。因此，由于半导体层14与金属电极同样起到作为电流通道的作用，因此，能够将半导体层14视为普通的电极。此时，如图11B所示，半导体层14与第2电极15a～15c的导通状态成为短路。

在该状态下，如图12A所示，如果在任意选择的第2电极15c上，施加相对于第1电极12较高的偏置电压，仅使形成了第2电极15c的部位中的强介电体层13的极化反转，则由于极化朝向排斥半导体层14内的电子的方向，所以仅形成了第2电极15c的部位中的半导体层14的区域(A)进行耗尽18，成为高电阻状态。其结果是，如图12B所示，半导体层14与第2电极15c的导通状态成为开路(open)。

图13A～图13C表示形成了第2电极15的部位中的半导体层14的2个电阻状态，图13A是低电阻状态时的截面图，图13B是高电阻状态时的截面图，图13C是表示半导体层14与第2电极15之间的片电阻值的表。如该表所示，形成了第2电极15a～15c的部位中的半导体层14的各区域(A)，由于强介电体层13的极化促进效果，能够取得片电阻值不同的2个状态。

在图13B表示的状态中，如果在第2电极15上施加相对于第1电极12较低的偏置电压，使强介电体层13的极化再次反转，则由于极化朝向蓄积电子的方向，所以形成了第2电极15的部位中的半导体层14的区域(A)再次返回到低电阻状态。其结果是，半导体层14与第2电极15的导通状态再次成为短路。

图14A～图14C是表示用4端子法测定半导体层14的电阻值的结果的图，图14A是蓄积有二维电子的低电阻状态时的测定图，图14B是排斥了二维电子的高电阻状态时的测定图，图14C是表示各个测定结果的表。如该表所示，低电阻状态的半导体层14的片电阻值大致是1×10³Ω/□以下，高电阻状态的半导体层14的片电阻值大致是1×10⁶Ω/□以上。

从专利文献1的段落号〔0057〕和〔0062〕～〔0067〕中引用上述的记述。其与特开2009-099606号公报的段落号0028和0033～0038对应。

先行技术文献

专利文献1：美国专利申请公开第2009/0097299号说明书(与特开2009-099606号公报的内容相同)

发明内容

发明要解决的课题

本发明的目的是提供驱动利用了图10～图14所示的电阻状态切换的非易失性逻辑电路的新方法。

用于解决课题的方法

本发明的一个方式是驱动非易失性逻辑电路的方法，具有以下的工序(a)～(d)：

准备上述非易失性逻辑电路的工序(a)，

其中，上述非易失性逻辑电路具有控制电极、强介质体膜、半导体膜和电极组，

上述控制电极、上述强介质体膜、上述半导体膜和上述电极组以此顺序层叠，

上述半导体膜分割成第1～第4半导体部分，

电极组具有电源电极、输出电极、第1～第8输入电极和第1～第4逻辑设定电极，

X方向、Y方向和Z方向，分别是上述强介质体膜的长度方向、与上述长度方向正交的方向和上述层叠方向，

沿着X方向，第1～第8输入电极和第1～第4逻辑设定电极夹在上述电源电极与上述输出电极之间，

沿着Y方向，配置上述第1～第4逻辑设定电极，

沿着Y方向，配置上述第1～第4输入电极，

沿着Y方向，配置上述第5～第8输入电极，

沿着X方向，在上述第1半导体部分上配置上述第1输入电极、上述第5输入电极和上述第1逻辑设定电极，

沿着X方向，在上述第2半导体部分上配置上述第2输入电极、上述第6输入电极和上述第2逻辑设定电极，

沿着X方向，在上述第3半导体部分上配置上述第3输入电极、上述第7输入电极和上述第3逻辑设定电极，

沿着X方向，在上述第4半导体部分上配置上述第4输入电极、上述第8输入电极和上述第4逻辑设定电极，

第1绝缘部夹在上述第1半导体部分与上述第2半导体部分之间，使上述第1半导体部分与上述第2半导体部分电绝缘，

第2绝缘部夹在上述第2半导体部分与上述第3半导体部分之间，使上述第2半导体部分与上述第3半导体部分电绝缘，

第3绝缘部夹在上述第3半导体部分与上述第4半导体部分之间，使上述第3半导体部分与上述第4半导体部分电绝缘；

将上述非易失性逻辑电路设定成从AND、OR、NAND、NOR或XOR中选择出的1个逻辑的工序(b)，

其中，V1、VA、VB、VC和VD是分别施加到上述控制电极和上述第1～第4逻辑设定电极的电压，

在设定AND的情况下，施加满足下面的不等式(I)的电压，

V1＞VA、V1＜VB、V1＜VC和V1＜VD……(I)

在设定OR的情况下，施加满足下面的不等式(II)的电压，

V1＞VA、V1＞VB、V1＞VC和V1＜VD……(II)

在设定NAND的情况下，施加满足下面的不等式(III)的电压，

V1＜VA、V1＞VB、V1＞VC和V1＞VD……(III)

在设定NOR的情况下，施加满足下面的不等式(IV)的电压，

V1＜VA、V1＜VB、V1＜VC和V1＞VD……(IV)

在设定XOR的情况下，施加满足下面的不等式(V)的电压，

V1＜VA、V1＞VB、V1＞VC和V1＜VD……(V)；

将从第1～第4状态中选择出的1种状态写入到上述非易失性逻辑电路中的工序(c)，

其中，Va～Vh是分别施加到上述第1～第8输入电极的电压，

在写入上述第1状态的情况下，施加满足下面的不等式(VI)的电压V1、Va～Vh。

V1＞Va、V1＞Vb、V1＜Vc、V1＜Vd、V1＞Ve、V1＜Vf、V1＞Vg和V1＜Vh……(VI)

在写入上述第2状态的情况下，施加满足下面的不等式(VII)的电压V1、Va～Vh。

V1＜Va、V1＜Vb、V1＞Vc、V1＞Vd、V1＞Ve、V1＜Vf、V1＞Vg和V1＜Vh……(VII)

在写入上述第3状态的情况下，施加满足下面的不等式(VIII)的电压V1、Va～Vh。

V1＞Va、V1＞Vb、V1＜Vc、V1＜Vd、V1＜Ve、V1＞Vf、V1＜Vg和V1＞Vh……(VIII)

在写入上述第4状态的情况下，施加满足下面的不等式(IX)的电压V1、Va～Vh。

V1＜Va、V1＜Vb、V1＞Vc、V1＞Vd、V1＜Ve、V1＞Vf、V1＜Vg和V1＞Vh……(IX)

在上述工序(b)中当设定AND时，第1状态是低电阻状态，第2～第4状态是高电阻状态，

在上述工序(b)中当设定OR时，第1～第3状态是低电阻状态，第4状态是高电阻状态，

在上述工序(b)中当设定NAND时，第2～第4状态是低电阻状态，第1状态是高电阻状态，

在上述工序(b)中当设定NOR时，第4状态是低电阻状态，第1～第3状态是高电阻状态，

在上述工序(b)中当设定XOR时，第2状态和第3状态是低电阻状态，第1状态和第4状态是高电阻状态；和

测定通过在上述电源电极与上述输出电极之间施加电位差而产生的电流，基于上述电流决定写入到上述非易失性逻辑电路的状态是上述高电阻状态或上述低电阻状态的哪一种的工序(d)。

另外，本发明的其它方式是具有控制电极、强介质体膜、半导体膜和电极组的非易失性逻辑电路，

其中，

沿着Y方向，配置上述第1～第4逻辑设定电极，

沿着Y方向，配置上述第1～第4输入电极，

沿着Y方向，配置上述第5～第8输入电极，

沿着X方向，配置上述第1输入电极、上述第5输入电极和上述第1逻辑设定电极，

沿着X方向，配置上述第2输入电极、上述第6输入电极和上述第2逻辑设定电极，

沿着X方向，配置上述第3输入电极、上述第7输入电极和上述第3逻辑设定电极，

沿着X方向，配置上述第4输入电极、上述第8输入电极和上述第4逻辑设定电极。

发明的效果

本发明提供驱动能够切换成从逻辑与(AND)、逻辑或(OR)、逻辑与非(NAND)、逻辑或非(NOR)以及逻辑异或(XOR)的任意种中选择出的1种逻辑的非易失性逻辑电路的新方法。

附图说明

图1A表示实施方式1的非易失性逻辑电路20的俯视图。

图1B表示实施方式1的非易失性逻辑电路20的A-A’线截面图。

图1C表示实施形态1的非易失性逻辑电路20的B-B’线截面图。

图2表示在实施方式1中，输入电极17a～17h与第1和第2输入信号的关系。

图3表示实施方式1中的真值表。

图4表示5种逻辑与逻辑设定电极18a～18d之间的关系。

图5表示5种逻辑与施加于逻辑设定电极18a～18d的具体的电压之间的关系。

图6表示第1～第4状态、施加电压和5种逻辑的关系。

图7A表示在第1状态下，具体施加于逻辑设定电极18a～18d的电压。

图7B表示在第2状态下，具体施加于逻辑设定电极18a～18d的电压。

图7C表示在第3状态下，具体施加于逻辑设定电极18a～18d的电压。

图7D表示在第3状态下，具体施加于逻辑设定电极18a～18d的电压。

图8是表示与施加于电极的电压对应的极化的差异的截面图。

图9表示在实施例1中，第1和第2输入信号、5种逻辑以及在第1～第4状态下算出的最大和最小电阻值的关系。

图10表示专利文献1的图1。

图11A表示专利文献1的图2(a)。

图11B表示专利文献1的图2(b)。

图12A表示专利文献1的图3(a)。

图12B表示专利文献1的图3(b)。

图13A表示专利文献1的图4(a)。

图13B表示专利文献1的图4(b)。

图13C表示专利文献1的图4(c)。

图14A表示专利文献1的图5(a)。

图14B表示专利文献1的图5(b)。

图14C表示专利文献1的图5(c)。

具体实施方式

以下，参照附图说明本发明的实施方式。

(实施方式1)

(非易失性逻辑电路20的结构)

图1A表示实施方式1的非易失性逻辑电路20的俯视图。图1B表示图1A中的A-A’的截面图。图1C表示图1A中的B-B’线的截面图。

如图1B所示，控制电极12、强介电体膜13、半导体膜14、电极组15～18依次层叠在基板11上。

电极组具有电源电极15、输出电极16、第1～第8输入电极17a～17h和第1～第4逻辑设定电极18a～18d。

如图1A和图1B所示，X方向、Y方向和Z方向分别是上述强介电体膜(13)的长度方向、与长度方向正交的方向和层叠方向。

如图1A所示，半导体膜14分割成第1～第4半导体部分14a～14d。

第1～第4半导体部分14a～14d优选是长方形。第1～第4半导体部分14a～14d的各长度方向平行于X方向。

沿着X方向，第1～第8输入电极17a～17h和第1～第4逻辑设定电极18a～18d夹在电源电极15与输出电极16之间。

沿着Y方向，配置第1～第4逻辑设定电极18a～18d。

沿着Y方向，配置第1～第4输入电极17a～17d。

沿着Y方向，配置第5～第8输入电极17e～17d。

沿着X方向，在第1半导体部分14a上配置第1输入电极17a、第5输入电极17e和第1逻辑设定电极18a。图1A中，沿着X方向，第5输入电极17e夹在第1逻辑设定电极18a与第1输入电极17a之间。但是第1输入电极17a或第1逻辑设定电极18a的任一个也能够夹在其它的2个电极之间。

沿着X方向，在第2半导体部分14b上配置第2输入电极17b、第6输入电极17f和第2逻辑设定电极18b。图1A和图1B中，沿着X方向，第6输入电极17f夹在第2逻辑设定电极18b与第2输入电极17b之间。但是第2输入电极17b或第2逻辑设定电极18b的任一个也能够夹在其它的2个电极之间。

沿着X方向，在第3半导体部分14c上配置第3输入电极17c、第7输入电极17g和第3逻辑设定电极18c。图1A中，沿着X方向，第7输入电极17g夹在第3逻辑设定电极18c与第3输入电极17c之间。但是第3输入电极17c或第3逻辑设定电极18c的任一个也能够夹在其它的2个电极之间。

沿着X方向，在第4半导体部分14d上配置第4输入电极17d、第8输入电极17h和第4逻辑设定电极18d。图1A中，沿着X方向，第8输入电极17h夹在第4逻辑设定电极18d与第4输入电极17d之间。但是第4输入电极17d或第4逻辑设定电极18d的任一个也能够夹在其它的2个电极之间。

如图1A所示，第1绝缘部4a、第2绝缘部4b和第3绝缘部4c沿着X方向设置在半导体层14的内部。

第1绝缘部4a夹在第1半导体部分14a与第2半导体部分14b之间，使第1半导体部分14a与第2半导体部分14b电绝缘。即，第1绝缘部4a使由第1逻辑设定电极18a、第1输入电极17a和第5输入电极17e构成的3个电极与由第2逻辑设定电极18b、第2输入电极17b和第6输入电极17f构成的3个电极电绝缘。

第2绝缘部4b夹在第2半导体部分14b与第3半导体部分14c之间，使第2半导体部分14b与第3半导体部分14c电绝缘。即，第2绝缘部4b使由第2逻辑设定电极18b、第2输入电极17b和第6输入电极17f构成的3个电极与由第3逻辑设定电极18c、第3输入电极17c和第7输入电极17g构成的3个电极电绝缘。

第3绝缘部4c夹在第3半导体部分14c与第4半导体部分14d之间，使第3半导体部分14c与第4半导体部分14d电绝缘。即，第3绝缘部4c使由第3逻辑设定电极18c、第3输入电极17c和第7输入电极17g构成的3个电极与由第4逻辑设定电极18d、第4输入电极17d和第8输入电极17h构成的3个电极电绝缘。

如图1B所示，强介质体膜13的上表面露出在第1～第3绝缘部4a～4c的各底面。第1～第3绝缘部4a～4c也可以形成得更深。即，也能够强介质体膜13的内部或底面露出在第1～第3绝缘部4a～4c的各底面。

第1绝缘部4a的例子是槽或绝缘体。该槽能够是真空的。该槽能够充满像空气那样的气体。绝缘体的例子是氧化硅。第2绝缘部4b和第3绝缘部4c的例子也与第1绝缘部4a相同，是槽或者绝缘体。

在非易失性逻辑电路20中，根据强介质体膜13中的极化的方向，控制流过半导体膜14的电流。即，在强介质体膜13的极化与+Z方向一致的情况下，在半导体膜14中激发的电子使半导体膜14成为低电阻。反之，在该极化与-Z方向一致的情况下，从半导体膜14逃逸的电子使半导体膜14成为高电阻。

在输入电极17a～17h与控制电极12之间和逻辑设定电极18a～18d与控制电极12之间施加电压，控制半导体膜14的电阻值。由此，能够使电源电极15与输出电极16之间的电阻值变化。通过该电阻值的变化，非易失性逻辑电路20能够执行逻辑运算。以下，说明该逻辑运算。

(使用了非易失性逻辑电路20的逻辑运算)

接着，参照图4～图7，说明由非易失性逻辑电路20进行的逻辑运算。

非易失性逻辑电路20执行2输入1输出的逻辑运算。2个输入信号由第1输入信号和第2输入信号构成。

该逻辑运算大致分为通过逻辑设定电极18a～18d进行的逻辑设定和向输入电极17a～17h的输入写入。

首先，非易失性逻辑电路20通过逻辑设定电极18a～18d，设定成具有从由逻辑与(AND)、逻辑或(OR)、逻辑与非(NAND)、逻辑或非(NOR)和逻辑异或(XOR)构成的组中选择出的1种逻辑。当然不必说，不会在非易失性逻辑电路20中同时设定2种以上的逻辑。

接着，经由输入电极17a～17h，在非易失性逻辑电路20中输入第1输入信号和第2输入信号。

(逻辑设定)

在输入写入之前，非易失性逻辑电路20设定成具有从逻辑与(AND)、逻辑或(OR)、逻辑与非(NAND)、逻辑或非(NOR)和逻辑异或(XOR)中选择出的1种逻辑。

以下说明逻辑设定的顺序。

优选在逻辑设定之前进行第1复位动作。在第1复位动作中，对逻辑设定电极18a～18d施加电压Vin，而且对控制电极12施加满足Vin＜Vreset不等式的电压Vreset。更具体地讲，优选一边对逻辑设定电极18a～18d施加0V，一边对控制电极12施加10V。通过这样的方式，将强介电体膜13的全部极化设定成向上。

在逻辑设定时，

分别对控制电极12施加V1，

对第1逻辑设定电极18a施加VA，

对第2逻辑设定电极18b施加VB，

对第3逻辑设定电极18c施加VC，

对第4逻辑设定电极18d施加VD。

该电压施加带来使位于逻辑设定电极18a～18d下面部分的强介电体膜13的各极化向上或向下的结果。该结果又带来位于各逻辑设定电极18a～18d下面部分的各半导体膜14具有高电阻状态或低电阻状态的某一种状态的结果。通过这样的方式，非易失性逻辑电路20设定成具有从逻辑与(AND)、逻辑或(OR)、逻辑与非(NAND)、逻辑或非(NOR)和逻辑异或(XOR)中选择出的1种逻辑。

在设定了AND的情况下，施加满足以下不等式(I)的电压。

V1＞VA，V1＜VB，V1＜VC和V1＜VD……(I)

更具体地讲，一边V1保持为0V，一边施加-10V的VA、10V的VB、10V的VC和10V的VD。

在设定了OR的情况下，施加满足以下不等式(II)的电压。

V1＞VA，V1＞VB，V1＞VC和V1＜VD……(II)

更具体地讲，一边V1保持为0V，一边施加-10V的VA、-10V的VB、-10V的VC和10V的VD。

在设定了NAND的情况下，施加满足以下不等式(III)的电压。

V1＜VA，V1＞VB，V1＞VC和V1＞VD……(III)

更具体地讲，一边V1保持为0V，一边施加10V的VA、-10V的VB、-10V的VC和-10V的VD。

在设定了NOR的情况下，施加满足以下不等式(IV)的电压。

V1＜VA，V1＜VB，V1＜VC和V1＞VD……(IV)

更具体地讲，一边V1保持为0V，一边施加10V的VA、10V的VB、10V的VC和-10V的VD。

在设定了XOR的情况下，施加满足以下不等式(V)的电压。

V1＜VA，V1＞VB，V1＞VC和V1＜VD……(V)

更具体地讲，一边V1保持为0V，一边施加10V的VA、-10V的VB、-10V的VC和10V的VD。

图4归纳逻辑设定时的逻辑设定电极18a～18d的状态。图5表示逻辑设定时的具体电位。图4中的“ON”和“OFF”分别对应于-10V和10V。控制电极12的电位始终维持为一定。优选维持为0V。

(输入写入)

以下，说明输入写入的顺序。

在输入写入时，在非易失性逻辑电路20中写入从第1～第4状态中选择出的1种状态。当然不必说，不会在非易失性逻辑电路20中同时写入2种以上的状态。

优选在输入写入之前进行第2复位动作。在第2复位动作中，对输入电极17a～17h施加电压Vin，而且对控制电极12施加满足Vin＜Vreset不等式的电压Vreset。更具体地讲，优选一边对输入电极17a～17h施加0V，一边对控制电极12施加10V。通过这样的方式，将强介电体膜13的全部极化设定成向上。

如图2所示，将第1输入信号输入到第1输入电极17a和第2输入电极17b。将第1输入信号的非(否定)输入到第3输入电极17c和第4输入电极17d。将第2输入信号输入到第5输入电极17e和第7输入电极17g。将第2输入信号的非输入到第6输入电极17f和第8输入电极17h。基于图3所示的真值表，输出逻辑运算的执行结果。

在输入写入时，

分别对控制电极12施加V1，

对第1输入电极17a施加Va，

对第2输入电极17b施加Vb，

对第3输入电极17c施加Vc，

对第4输入电极17d施加Vd，

对第5输入电极17e施加Ve，

对第6输入电极17f施加Vf，

对第7输入电极17g施加Vg，

对第8输入电极17h施加Vh。

由于将第1输入信号输入到第1输入电极17a和第2输入电极17b，所以优选满足Va＝Vb的等式。出于同样的理由，优选Vc＝Vd，Ve＝Vg和Vf＝Vh。

该电压施加带来了使位于各输入电极17a～17h下面部分的强介电体膜13的各极化向上或向下的结果。该结果又带来了位于输入电极17a～17h下面的各半导体膜14的部分具有高电阻状态或低电阻状态的某一种状态的结果。通过这样的方式，在非易失性逻辑电路20中写入从第1～第4状态中选择出的1种状态。

在写入第1状态的情况下，施加满足以下不等式(VI)的V1、Va～Vh。

V1＞Va，V1＞Vb，V1＜Vc，V1＜Vd，V1＞Ve，V1＜Vf，V1＞Vg和V1＜Vh……(VI)

更具体地讲，一边保持V1为0V，一边施加-10V的Va、-10V的Vb、10V的Vc、10V的Vd、-10V的Ve、10V的Vf、-10V的Vg和10V的Vh。

在-10V和+10V分别与真(1)和假(0)对应的情况下，在第1状态下，对第1～第8输入电极17a～17h分别输入真(1)、真(1)、假(0)、假(0)、真(1)、假(0)、真(1)和假(0)。

在写入第2状态的情况下，施加满足以下不等式(VII)的V1、Va～Vh。

V1＜Va，V1＜Vb，V1＞Vc，V1＞Vd，V1＞Ve，V1＜Vf，V1＞Vg和V1＜Vh……(VII)

更具体地讲，一边保持V1为0V、一边施加10V的Va、10V的Vb、-10V的Vc、-10V的Vd、-10V的Ve、10V的Vf、-10V的Vg和10V的Vh。

即，在第2状态下，对第1～第8输入电极17a～17h分别输入假(0)、假(0)、真(1)、真(1)、真(1)、假(0)、真(1)和假(0)。

在写入第3状态的情况下，施加满足以下不等式(VIII)的V1、Va～Vh。

V1＞Va，V1＞Vb，V1＜Vc，V1＜Vd，V1＜Ve，V1＞Vf，V1＜Vg和V1＞Vh……(VIII)

更具体地讲，一边保持V1为0V，一边施加-10V的Va、-10V的Vb、10V的Vc、10V的Vd、10V的Ve、-10V的Vf、10V的Vg和-10V的Vh。

即，在第3状态下，对第1～第8输入电极17a～17h分别输入真(1)、真(1)、假(0)、假(0)、假(0)、真(1)、假(0)和真(1)。

在写入第4状态的情况下，施加满足以下不等式(IX)的V1、Va～Vh。

V1＜Va，V1＜Vb，V1＞Vc，V1＞Vd，V1＜Ve，V1＞Vf，V1＜Vg和V1＞Vh……(IX)

更具体地讲，一边保持V1为0V，一边施加10V的Va、10V的Vb、-10V的Vc、-10V的Vd、10V的Ve、-10V的Vf、10V的Vg和-10V的Vh。

即，在第4状态下，对第1～第8输入电极17a～17h分别输入假(0)、假(0)、真(1)、真(1)、假(0)、真(1)、假(0)和真(1)。

图6归纳输入写入时的输入电极17a～17h的电位。图3所示的第1和第2输入信号中的“1”和“0”分别对应于图6所示的输入电压的-10V和10V。控制电极12的电位始终维持为一定。优选维持为0V。

图7A～图7D分别对应于第1～第4状态。

图8表示施加-10V和10V到逻辑设定电极18a～18d和输入电极17a～17h时的强介电体膜13的极化状态和半导体膜14的状态。施加了-10V的位于输入电极33下面的半导体31，由于因强介电体膜13的极化30a产生的电子的蓄积，所以具有低的电阻。施加了10V的位于输入电极34下面的半导体32，由于因强介电体膜13的极化30b产生的电子逃逸，所以具有高的电阻。

写入输入之后，能够切断非易失性逻辑电路的电源。

(读出)

以下，说明来自非易失性逻辑电路20的读出。

在电源电极15与输出电极16之间施加电位差，测定流过半导体膜14的电流。在该电流的测定时，优选对控制电极12、逻辑设定电极18a～18d和输入电极17a～17h施加0V。

施加于电源电极15与输出电极16之间的电位差，优选在逻辑运算时施加于控制电极12逻辑与设定电极18a～18d之间和控制电极12与输入电极17a～17h的电位差的1/5。电源电极15与输出电极16之间的电位差的1个例子是0.1V。

根据该电流决定电阻值。即，基于所测定的电流的大小，决定非易失性逻辑电路20的状态是高电阻状态或低电阻状态的哪一种。

在非易失性逻辑电路20中设定了逻辑与(AND)的情况下，第一状态是低电阻状态。第二状态、第三状态和第四状态是高电阻状态。

在非易失性逻辑电路20中设定了逻辑或(OR)的情况下，第一状态、第二状态和第三状态是低电阻状态。第四状态是高电阻状态。

在非易失性逻辑电路20中设定了逻辑与非(NAND)的情况下，第二状态、第三状态和第四状态是低电阻状态。第一状态是高电阻状态。

在非易失性逻辑电路20中设定了逻辑或非(NOR)的情况下，第四状态是低电阻状态。第一状态、第二状态和第三状态是高电阻状态。

在非易失性逻辑电路20中设定了逻辑异或(XOR)的情况下，第二状态和第三状态是低电阻状态。第一状态和第四状态是高电阻状态。

高电阻状态和低电阻状态分别与基于第1输入信号和第2输入信号的逻辑的假和真对应。通过这样的方式，非易失性逻辑电路20作为具有从由非易失性逻辑与(AND)、非易失性逻辑或(OR)、非易失性逻辑与非(NAND)、非易失性逻辑或非(NOR)、非易失性逻辑异或(XOR)构成的组中选择出的1种逻辑的电路的发挥作用。

(实施例)

以下记述的实施例更详细地说明本发明。

(实施例1)

(1)在具有由硅氧化膜覆盖的表面的硅基板11上，使用电子枪蒸镀法，依次形成具有5nm厚度的钛膜和具有30nm厚度的铂膜。进而，用脉冲激光沉积法形成具有10nm厚度的SrRuO₃(以下，记为SRO)膜。通过这样的方式，在硅基板11上形成控制电极12。

(2)使用脉冲激光沉积法将基板加热到700℃，形成具有450nm厚度的由Pb(Zr，Ti)O₃构成的强介电体膜13。

(3)将基板的温度设定成400℃，形成具有30nm厚度的由ZnO构成的半导体膜14。

(4)在半导体膜14上，通过光刻形成抗蚀剂的图案。之后，通过使用硝酸的蚀刻，除去没有被抗蚀剂覆盖的部分的半导体膜14。

(5)之后，在半导体膜14上，通过光刻，再一次对抗蚀剂进行图案形成。在此基础上，通过电子枪蒸镀法形成具有5nm厚度的Ti膜和具有30nm厚度的Pt膜。除去抗蚀剂，形成电源电极15、输出电极16、逻辑设定电极18a～18d和输入电极17a～17h。

所得到的非易失性逻辑电路20，具有100平方微米的逻辑设定电极18a～18d、100平方微米的输入电极17a～17h和10微米的电极间隔。

在非易失性逻辑电路20中，基于图6和图7写入从第一～第四状态中选择出的1种状态。之后，在电源电极15与输出电极16之间施加0.1V的电位差，基于在电源电极15与输出电极16之间流过的电流，算出非易失性逻辑电路20的电阻值。

图9表示在第一～第四状态下算出的电阻值。“0”和“1”分别是指所得到的电阻值的最大值和最小值。

根据图9可以理解，在设定了逻辑与(AND)的情况下，第一状态是“1”，第二状态、第三状态和第四状态是“0”。

在设定了逻辑或(OR)的情况下，第一状态、第二状态和第三状态是“1”，第四状态是“0”。

在设定了逻辑与非(NAND)的情况下，第二状态、第三状态和第四状态是“1”，第一状态是“0”。

在设定了逻辑或非(NOR)的情况下，第四状态是“1”，第一状态、第二状态和第三状态是“0”。

在设定了逻辑异或(XOR)的情况下，第二状态和第三状态是“1”，第一状态和第四状态是“0”。

产业上的可利用性

本发明提供驱动能够切换成逻辑与(AND)、逻辑或(OR)、逻辑与非(NAND)、逻辑或非(NOR)或者逻辑异或(XOR)的任一种的非易失性逻辑电路的新方法。

符号的说明

11基板

12控制电极

13强介质体膜

14半导体膜

14a第1半导体部分

14b第2半导体部分

14c第3半导体部分

14d第4半导体部分

15电源电极

16输出电极

17a第1输入电极

17b第2输入电极

17c第3输入电极

17d第4输入电极

17e第5输入电极

17f第6输入电极

17g第7输入电极

17h第8输入电极

18a第1逻辑设定电极

18b第2逻辑设定电极

18c第3逻辑设定电极

18d第4逻辑设定电极

20非易失性逻辑电路

30a强介质体膜13中的向上极化

30b强介质体膜13中的向上极化

31半导体膜14中的低电阻部分

32半导体膜14中的高电阻部分

33输入信号“1”的电极

34输入信号“0”的电极

4a第1绝缘部

4b第2绝缘部

4c第3绝缘部

Claims

1.一种驱动非易失性逻辑电路的方法，其特征在于：

具有以下的工序(a)～(d)：

准备所述非易失性逻辑电路的工序(a)，

其中，所述非易失性逻辑电路具有控制电极、强介质体膜、半导体膜和电极组，

所述控制电极、所述强介质体膜、所述半导体膜和所述电极组以此顺序层叠，

所述半导体膜分割成第1～第4半导体部分，

X方向、Y方向和Z方向，分别是所述强介质体膜的长度方向、与所述长度方向正交的方向和所述层叠方向，

沿着X方向，第1～第8输入电极和第1～第4逻辑设定电极夹在所述电源电极与所述输出电极之间，

沿着Y方向，配置所述第1～第4逻辑设定电极，

沿着Y方向，配置所述第1～第4输入电极，

沿着Y方向，配置所述第5～第8输入电极，

沿着X方向，在所述第1半导体部分上配置所述第1输入电极、所述第5输入电极和所述第1逻辑设定电极，

沿着X方向，在所述第2半导体部分上配置所述第2输入电极、所述第6输入电极和所述第2逻辑设定电极，

沿着X方向，在所述第3半导体部分上配置所述第3输入电极、所述第7输入电极和所述第3逻辑设定电极，

沿着X方向，在所述第4半导体部分上配置所述第4输入电极、所述第8输入电极和所述第4逻辑设定电极，

第1绝缘部夹在所述第1半导体部分与所述第2半导体部分之间，使所述第1半导体部分与所述第2半导体部分电绝缘，

第2绝缘部夹在所述第2半导体部分与所述第3半导体部分之间，使所述第2半导体部分与所述第3半导体部分电绝缘，

第3绝缘部夹在所述第3半导体部分与所述第4半导体部分之间，使所述第3半导体部分与所述第4半导体部分电绝缘；

将所述非易失性逻辑电路设定成从AND、OR、NAND、NOR或XOR中选择出的1个逻辑的工序(b)，

其中，V1、VA、VB、VC和VD是分别施加到所述控制电极和所述第1～第4逻辑设定电极的电压，

在设定AND的情况下，施加满足下面的不等式(Ⅰ)的电压，

V1>VA、V1<VB、V1<VC和V1<VD……(Ⅰ)

在设定OR的情况下，施加满足下面的不等式(Ⅱ)的电压，

V1>VA、V1>VB、V1>VC和V1<VD……(Ⅱ)

在设定NAND的情况下，施加满足下面的不等式(Ⅲ)的电压，

V1<VA、V1>VB、V1>VC和V1>VD……(Ⅲ)

在设定NOR的情况下，施加满足下面的不等式(Ⅳ)的电压，

V1<VA、V1<VB、V1<VC和V1>VD……(Ⅳ)

在设定XOR的情况下，施加满足下面的不等式(Ⅴ)的电压，

V1<VA、V1>VB、V1>VC和V1<VD……(Ⅴ)；

将从第1～第4状态中选择出的1种状态写入到所述非易失性逻辑电路中的工序(c)，

其中，Va～Vh是分别施加到所述第1～第8输入电极的电压，

在写入所述第1状态的情况下，施加满足下面的不等式(Ⅵ)的电压V1、Va～Vh，

V1>Va、V1>Vb、V1<Vc、V1<Vd、V1>Ve、V1<Vf、V1>Vg和V1<Vh……(Ⅵ)

在写入所述第2状态的情况下，施加满足下面的不等式(Ⅶ)的电压V1、Va～Vh，

V1<Va、V1<Vb、V1>Vc、V1>Vd、V1>Ve、V1<Vf、V1>Vg和V1<Vh……(Ⅶ)

在写入所述第3状态的情况下，施加满足下面的不等式(Ⅷ)的电压V1、Va～Vh，

V1>Va、V1>Vb、V1<Vc、V1<Vd、V1<Ve、V1>Vf、V1<Vg和V1>Vh……(Ⅷ)

在写入所述第4状态的情况下，施加满足下面的不等式(Ⅸ)的电压V1、Va～Vh，

V1<Va、V1<Vb、V1>Vc、V1>Vd、V1<Ve、V1>Vf、V1<Vg和V1>Vh……(Ⅸ)

在所述工序(b)中当设定AND时，第1状态是低电阻状态，第2～第4状态是高电阻状态，

在所述工序(b)中当设定OR时，第1～第3状态是低电阻状态，第4状态是高电阻状态，

在所述工序(b)中当设定NAND时，第2～第4状态是低电阻状态，第1状态是高电阻状态，

在所述工序(b)中当设定NOR时，第4状态是低电阻状态，第1～第3状态是高电阻状态，

在所述工序(b)中当设定XOR时，第2状态和第3状态是低电阻状态，第1状态和第4状态是高电阻状态；和

测定通过在所述电源电极与所述输出电极之间施加电位差而产生的电流，基于所述电流决定写入到所述非易失性逻辑电路的状态是所述高电阻状态或所述低电阻状态的哪一种的工序(d)。

2.如权利要求1所述的方法，其特征在于：

在所述工序(c)中，

对所述第1和第2输入电极都输入作为真或假的任一个的第1输入信号，

对所述第3和第4输入电极都输入所述第1输入信号的非，

对所述第5和第7输入电极都输入作为真或假的任一个的第2输入信号，

对所述第6和第8输入电极都输入所述第2输入信号的非，

所述高电阻状态和所述低电阻状态，分别与基于所述第1输入信号和第2输入信号的所述1种逻辑的假和真对应。

3.如权利要求1所述的方法，其特征在于：

在所述工序(a)与所述工序(b)之间还具有以下的工序(e)：

对所述第1～第4逻辑设定电极施加电压Vin，而且对所述控制电极施加电压Vreset的工序(e)，其中，Vreset>Vin。

4.如权利要求1所述的方法，其特征在于：

在所述工序(b)与所述工序(c)之间还具有以下的工序(f)：

对所述第1～第8输入电极施加电压Vin，而且对所述控制电极施加电压Vreset的工序(f)，其中，Vreset>Vin。

5.如权利要求3所述的方法，其特征在于：

在所述工序(b)与所述工序(c)之间还具有以下的工序(f)：

6.如权利要求1所述的方法，其特征在于：

在所述工序(c)与所述工序(d)之间还具有以下的工序(g)：

切断所述非易失性逻辑电路的电源的工序(g)。

7.如权利要求1所述的方法，其特征在于：

所述强介质体膜的内部或上表面露出在所述第1～第3绝缘部的各底面。

8.如权利要求1所述的方法，其特征在于：

所述第1～第3绝缘部的任一个都由槽构成。

9.如权利要求8所述的方法，其特征在于：

所述槽是真空的。

10.如权利要求8所述的方法，其特征在于：

所述槽被空气充满。

11.如权利要求1所述的方法，其特征在于：

所述第1～第3绝缘部的任一个都由绝缘体构成。

12.如权利要求11所述的方法，其特征在于：

所述绝缘体是氧化硅。

13.一种非易失性逻辑电路，其特征在于：

具有控制电极、强介质体膜、半导体膜和电极组，

其中，

所述半导体膜分割成第1～第4半导体部分，

沿着Y方向，配置所述第1～第4逻辑设定电极，

沿着Y方向，配置所述第1～第4输入电极，

沿着Y方向，配置所述第5～第8输入电极，

第3绝缘部夹在所述第3半导体部分与所述第4半导体部分之间，使所述第3半导体部分与所述第4半导体部分电绝缘。

14.如权利要求13所述的非易失性逻辑电路，其特征在于：

15.如权利要求13所述的非易失性逻辑电路，其特征在于：

所述第1～第3绝缘部的任一个都由槽构成。

16.如权利要求15所述的非易失性逻辑电路，其特征在于：

所述槽是真空的。

17.如权利要求15所述的非易失性逻辑电路，其特征在于：

所述槽被空气充满。

18.如权利要求13所述的非易失性逻辑电路，其特征在于：

所述第1～第3绝缘部的任一个都由绝缘体构成。

19.如权利要求18所述的非易失性逻辑电路，其特征在于：

所述绝缘体是氧化硅。