JP4245158B2 - Fet型強誘電体メモリセルおよびfet型強誘電体メモリ - Google Patents
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Description
エム・ダブリュ・ジェー・プリンス(M.W.J.Prins)他、「強誘電体絶縁薄膜を備えたデプレッション型トランジスタ(Depletion-type thin-film transistors with a ferroelectric insulator)」、アプライド フィジックス レター(Applied Physics Letters)、オランダ、VOL.4、1997年1月、P.459
また、本発明に係るFET型強誘電体メモリセルにおいて、上部電極の個数がnであり、下部電極と上部電極との間に正又は負の書き込み電圧を個別に印加するとした場合、2のn乗とおりの印加電圧の組み合わせに対し、半導体層の各領域の合成抵抗値が全て異なっていてもよい。
また、本発明に係る強誘電体メモリは、上部電極に電圧を印加する電圧供給手段をさらに備え、電圧供給手段は、データ書き込み時に、下部電極と上部電極との間に強誘電体層の分極方向を変化させる正又は負の書き込み電圧を、上部電極毎に印加するようになっていてもよい。
図1(a)は、本発明の第1の実施形態に係るFET型強誘電体メモリセル100の平面図を示している。図1(b)は、図1(a)に示すFET型強誘電体メモリセル100におけるA−A’線断面図を示している。また、図1(c)は、半導体層140の平面図である。FET型強誘電体メモリセル100は、基板110、下部電極120、強誘電体層130、半導体層140および、上部電極150、160を備えている。
R=ρ・L/S …(1)
強誘電体層130が形成されていることを考慮しないでよい場合、上式(1)から半導体領域140aにおける抵抗値Ra’は、次式(2)で表される。ここで、半導体層の抵抗率をρ、半導体層の厚みをDとしている。
Ra’=(ρ/D)・La/Wa …(2)
また、半導体領域140bの抵抗値Rb’は、次式(3)で表される。
Rb’=(ρ/D)・Lb/Wb …(3)
ただし、(La/Wa)≠(Lb/Wb)とする。
I00=Vread/(Ra+Rb) …(4)
I01=Vread/(Ra+rb) …(5)
I01=Vread/(ra+Rb) …(6)
I11=Vread/(ra+rb) …(7)
M=Cr/Cp×100 …(8)
図7(a)は、本発明の第2の実施形態に係るFET型強誘電体メモリセル700の平面図を示している。また、図7(b)は、図2(a)に示すFET型強誘電体メモリセル700におけるB−B’線断面図を示している。また、図7(c)は、半導体層740の平面図である。FET型強誘電体メモリは、このFET型強誘電体メモリセル700を、行および列方向に配置したものである。
Ra’=(L/W)・ρa/Da …(9)
また、半導体領域740bの抵抗値Rb’は、次式(10)で表される。
Rb’=(L/W)・ρb/Db …(10)
ただし、(ρa/Da)≠(ρb/Db)である。
このように、本実施形態に係るFET型強誘電体多値メモリでは、上部電極150の下方に形成された半導体領域740aと、上部電極150の下方に形成された半導体領域740bとの抵抗値が互いに異なっている。
図9(a)は、本発明の第3の実施形態に係るFET型強誘電体メモリセル900の平面図を示している。また、図9(b)は、図9(a)に示すFET型強誘電体メモリセル900におけるC−C’線断面図を示している。図9(c)は、半導体層940の平面図を示している。FET型強誘電体メモリは、複数のFET型強誘電体メモリセル900を、行および列方向に配置したものである。
Ra=(ρ・L/D)/Wa …(11)
Rb=(ρ・L/D)/Wb …(12)
Rc=(ρ・L/D)/Wc …(13)
このように、本実施形態に係るFET型強誘電体メモリセル900では、上部電極950の下方と、上部電極960の下方と、上部電極970の下方とで半導体層940の抵抗値が異なっている。また、第1の実施形態で説明したように、各半導体領域940a、940b、940cの下方における強誘電体層130の分極方向が上向きの場合と、下向きの場合とでは、上記Ra、Rb、Rcの値は変化する。よって、本実施形態のFET型強誘電体メモリセル900では、分極状態数もチャネル変調数も8値になる。したがって、FET型強誘電体メモリセル900は、3ビットのバイナリデータの書き込みと読み出しとができる不揮発性の多値メモリとなる。
110 基板
120 下部電極
130 強誘電体層
140 半導体層
140a 半導体領域
140b 半導体領域
150 上部電極
160 上部電極
Claims (11)
- 強誘電体層の分極状態を制御することによりデータの書き込みが行われ、半導体層を流れる電流値を検出することによりデータの読み出しが行われるFET型強誘電体メモリセルであって、
下部電極と、
前記下部電極上に形成された強誘電体層と、
前記強誘電体層上に形成された半導体層と、
前記半導体層上に形成された2以上の上部電極とを備え、
前記半導体層中における前記各上部電極直下の2以上の領域において、データ書き込み後における前記半導体層の前記各領域の抵抗値が、互いに異なることを特徴とするFET型強誘電体メモリセル。 - 前記2以上の上部電極に電圧を印加し、当該2以上の上部電極間の前記半導体層を流れる電流値を検出することによりデータの読み出しが行われ、
前記電流が流れる経路に沿って、前記半導体層の前記各領域の抵抗値が互いに異なることを特徴とする、請求項1に記載のFET型強誘電体メモリセル。 - 前記上部電極の個数がnであり、前記下部電極と前記上部電極との間に正又は負の書き込み電圧を個別に印加するとした場合、2のn乗とおりの印加電圧の組み合わせに対し、前記半導体層の前記各領域の合成抵抗値が全て異なることを特徴とする、請求項1又は2のいずれかに記載のFET型強誘電体メモリセル。
- 前記半導体層の前記各領域で、平面形状が互いに異なることを特徴とする、請求項1又は2のいずれかに記載のFET型強誘電体メモリセル。
- 前記半導体層の前記各領域で、幅が異なることを特徴とする、請求項4に記載のFET型強誘電体メモリセル。
- 前記半導体層の前記各領域で、長さが異なることを特徴とする、請求項4に記載のFET型強誘電体メモリセル。
- 前記半導体層の前記各領域で、膜厚が異なることを特徴とする、請求項1又は2のいずれかに記載のFET型強誘電体メモリセル。
- 前記半導体層の前記各領域で、不純物濃度が異なることを特徴とする、請求項1又は2のいずれかに記載のFET型強誘電体メモリセル。
- 下部電極と、前記下部電極上に形成された強誘電体層と、前記強誘電体層上に形成された半導体層と、前記半導体層上に形成された2以上の上部電極とを含むFET型強誘電体メモリセルを複数備え、
前記半導体層は、前記各上部電極直下に複数の領域を有し、データ書き込み後における前記各領域の抵抗値が互いに異なることを特徴とするFET型強誘電体メモリ。 - 前記2以上の上部電極に電圧を印加し、当該2以上の上部電極間の前記半導体層を流れる電流値を検出することによりデータの読み出しが行われ、
前記電流が流れる経路に沿って、前記半導体層の各領域の抵抗値が互いに異なることを特徴とする、請求項9に記載のFET型強誘電体メモリ。 - 前記上部電極に電圧を印加する電圧供給手段をさらに備え、
前記電圧供給手段は、データ書き込み時に、前記下部電極と前記上部電極との間に前記強誘電体層の分極方向を変化させる正又は負の書き込み電圧を、前記上部電極毎に印加することを特徴とする、請求項9又は10のいずれかに記載のFET型強誘電体メモリ。
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