KR20210130090A - 초고밀도 메모리 및 멀티레벨 메모리 소자, 및 그 제조 방법 - Google Patents

초고밀도 메모리 및 멀티레벨 메모리 소자, 및 그 제조 방법 Download PDF

Info

Publication number
KR20210130090A
KR20210130090A KR1020210018617A KR20210018617A KR20210130090A KR 20210130090 A KR20210130090 A KR 20210130090A KR 1020210018617 A KR1020210018617 A KR 1020210018617A KR 20210018617 A KR20210018617 A KR 20210018617A KR 20210130090 A KR20210130090 A KR 20210130090A
Authority
KR
South Korea
Prior art keywords
ferroelectric
thin film
ferroelectric thin
width
substrate
Prior art date
Application number
KR1020210018617A
Other languages
English (en)
Inventor
이준희
이현재
김창훈
Original Assignee
울산과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 울산과학기술원 filed Critical 울산과학기술원
Priority to PCT/KR2021/002083 priority Critical patent/WO2021215638A1/ko
Priority to US17/233,608 priority patent/US11855204B2/en
Publication of KR20210130090A publication Critical patent/KR20210130090A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H01L27/11585—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties

Abstract

메모리 소자 제공된다. 상기 메모리 소자는, 기판, 상기 기판 상의 게이트 절연막, 상기 게이트 절연막 상에 배치된 강유전 박막, 상기 강유전 박막 상의 블록킹막, 및 상기 블록킹막 상의 게이트 패턴을 포함하되, 상기 강유전 박막은, 외부에서 인가된 전기장으로부터 고정된 분극을 갖는 스페이서, 및 외부에서 인가된 전기장에 의해 분극이 제어되는 강유전 도메인을 포함하되, 복수의 상기 스페이서 및 복수의 상기 강유전 도메인은, 상기 기판의 상부면과 평행한 방향(b-lattice 방향)으로, 교대로 그리고 반복적으로 제공되는 것을 포함할 수 있다.

Description

초고밀도 메모리 및 멀티레벨 메모리 소자, 및 그 제조 방법{Ultrahigh-density memory and multi-level memory device, and method fabricating of the same}
본 출원은 메모리 소자, 및 그 제조 방법에 관련된 것으로, 보다 상세하게는, 초고밀도 메모리 및 멀테레벨 메모리 소자 및 그 제조 방법에 관련된 것이다.
글로벌 반도체 시장에서 메모리 소자는 전체 반도체 시장의 30% 이상을 차지하고 있으며, 구체적으로, 시장조사업체에 따르면 메모리 소자 시장규모는 1천105억달러(약 131조원)를 기록해 전체 반도체 시장(3천683억달러)의 30%를 차지할 것으로 예측된다.
메모리 소자 시장의 성장에 따라서, 다양한 특성을 갖는 메모리 소자들이 개발되고 있다.
예를 들어, 대한민국 특허 공개공보 10-2016-0119659에는, 워드라인 및 바디바이어스라인에 각각 연결되는 컨트롤게이트단자 및 바디단자를 갖는 모스 커패시터 구조의 전하저장 소자; 상기 워드라인에 연결되는 제1 선택게이트단자와, 비트라인에 연결되는 제1 불순물접합단자를 가지며, 상기 바디단자를 공유하는 제1 하프-모스 선택트랜지스터; 및 상기 워드라인에 연결되는 제2 선택게이트단자와, 소스라인에 연결되는 제2 불순물접합단자를 가지며, 상기 바디단자를 공유하는 제2 하프-모스 선택트랜지스터를 포함하며, 상기 제1 하프-모스 선택트랜지스터 및 제2 하프-모스 선택트랜지스터는, 상기 전하저장 소자의 양쪽에서 상호 직렬 연결되도록 배치되는 불휘발성 메모리소자가 개시되어 있다.
다른 예를 들어, 대한민국 특허 공개공보 10-2019-0101798에는 복수개의 단위셀들을 포함하되, 상기 복수개의 단위셀들 각각은, 기판의 내에서 제1 방향을 따라 길게 연장되도록 배치되는 제1 액티브; 상기 제1 액티브와 교차하도록 제2 방향을 따라 길게 연장되도록 배치되는 단일층의 플로팅게이트; 상기 플로팅게이트의 제1 측면과 인접한 상기 제1 액티브와 교차하도록 상기 플로팅게이트와 나란하게 배치되는 제1 선택게이트; 상기 플로팅게이트의 제2 측면과 인접한 상기 제1 액티브와 교차하도록 상기 플로팅게이트와 나란하게 배치되는 제2 선택게이트; 상기 플로팅게이트의 제1 측면 및 상기 제1 선택게이트의 제1 측면 사이에 배치되는 제1 유전체층; 및 상기 플로팅게이트의 제2 측면 및 상기 제2 선택게이트의 제1 측면 사이에 배치되는 제2 유전체층을 포함하는 불휘발성 메모리소자가 개시되어 있다.
본 출원이 해결하고자 하는 일 기술적 과제는, 물질 (예를 들어, 사방정계 HfO2 또는 (Hf, Zr)O2) 내에 내재적으로 형성된 b-lattice 방향으로 배열된 유닛셀 폭 (예를 들어, 0.5nm)의 line-type의 자연적인 강유전 도메인에 정보를 저장할 수 있는 초고밀도 메모리 및 멀티레벨 메모리 소자, 및 그 제조 방법을 제공하는 데 있다.
본 출원이 해결하고자 하는 또 다른 기술적 과제는, 사이즈 및 분포(배열)이 임의적이지 않고, 물질(예를 들어, HfO2 또는 (Hf, Zr)O2) 내에 실질적으로 규칙적으로 자연 패터닝된 유닛셀의 폭(예를 들어, 0.5nm)에 대응하는 최소 유닛에 정보를 저장할 수 있는 고신뢰성의 deterministic 멀티레벨 메모리 소자, 및 그 제조 방법을 제공하는 데 있다.
본 출원이 해결하고자 하는 또 다른 기술적 과제는, 고집적화된 멀티레벨 메모리 소자, 및 그 제조 방법을 제공하는 데 있다.
본 출원이 해결하고자 하는 또 다른 기술적 과제는, 제조 비용을 절감할 수 있고, 정보 저장 용량을 획기적으로 증대시킬 수 있고, 제조 공정을 간소화할 수 있는 멀티레벨 메모리 소자, 및 그 제조 방법을 제공하는 데 있다.
본 출원이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
상기 기술적 과제를 해결하기 위해, 본 출원은 메모리 소자를 제공한다.
일 실시 예에 따르면, 상기 메모리 소자는, 기판, 상기 기판 상의 게이트 절연막, 상기 게이트 절연막 상에 배치된 강유전 박막, 상기 강유전 박막 상의 블록킹막, 및 상기 블록킹막 상의 게이트 패턴을 포함하되, 상기 강유전 박막은, 외부에서 인가된 전기장으로부터 고정된(예를 들어, zero(o)의) 분극을 갖는 스페이서, 및 외부에서 인가된 전기장에 의해 분극(예를 들어, 20~60uC/cm2)이 제어되는 강유전 도메인(예를 들어, 유닛셀의 절반의 폭을 가질 수 있음)을 포함하되, 복수의 상기 스페이서 및 복수의 상기 강유전 도메인은, 상기 기판의 상부면과 평행한 방향으로, 교대로 그리고 반복적으로 제공되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 기판의 상기 상부면에 평행한 방향으로(예를 들어, 사방정계 HfO2의 b-lattice 방향), 상기 게이트 패턴의 폭은, 상기 강유전 도메인의 폭 이상이고, 상기 강유전 도메인의 폭 및 상기 스페이서의 폭의 합보다 좁은 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 기판 상에 상기 게이트 패턴은 복수로 제공되고, 상기 게이트 패턴의 각각은, 하나의 상기 강유전 도메인과 중첩되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 기판의 상기 상부면에 평행한 방향으로, 상기 게이트 패턴의 폭은, 상기 강유전 도메인의 폭 및 상기 스페이서의 폭의 합보다 넓은 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 게이트 패턴은, 복수의 상기 강유전 도메인과 중첩되는 것을 포함할 수 있다.
일 실시 예에 따르면, 하나의 상기 스페이서 및 하나의 상기 강유전 도메인이 하나의 메모리 셀을 구성하는 것을 포함할 수 있다.
일 실시 예에 따르면, 복수의 상기 강유전 도메인들 사이에 복수의 상기 스페이서가 제공되어, 복수의 상기 강유전 도메인의 분극이 독립적으로 제어되는 것을 포함할 수 있다. (예를 들어, b-lattice 방향으로 0.5nm 폭 이내에서 제어될 수 있다)
상기 기술적 과제를 해결하기 위해, 본 출원은 반도체 소자를 제공한다.
일 실시 예에 따르면, 상기 반도체 소자는, 기판, 상기 기판 상에 배치되고, 분극이 독립적으로 제어되는 복수의 강유전 도메인이 서로 이격되어 있는 강유전 박막, 및 상기 강유전 박막 상의 게이트 패턴을 포함할 수 있다.
일 실시 예에 따르면, 복수의 상기 강유전 도메인은, 옆으로(laterally) 서로 이격되는 것을 포함할 수 있다. (예를 들어, 복수의 상기 강유전 도메인은, 사방정계(orthorhombic) 구조의 b-lattice 방향을 따라 이격될 수 있다)
일 실시 예에 따르면, 상기 게이트 패턴은, 적어도 하나 이상의 상기 강유전 도메인과 중첩되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 강유전 박막은, 도핑 원소가 도핑된 금속 산화물을 포함하고, 상기 도핑 원소는, 상기 기판의 상부면에 평행한 방향으로, 상기 강유전 박막 내에서, 농도 구배를 갖는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 도핑 원소는, Si, Al, Ge, La, Y, Ba, Sr, Ti, Zr, Sn, Sc, Ta, Nb, Fe, Pr, 또는 Sb 중에서 적어도 어느 하나를 포함할 수 있다.
본 출원의 실시 예에 따른 메모리 소자는, 기판, 상기 기판 상의 게이트 절연막, 상기 게이트 절연막 상에 배치된 강유전 박막, 상기 강유전 박막 상의 블록킹막, 및 상기 블록킹막 상의 게이트 패턴을 포함하되, 상기 강유전 박막은, 외부에서 인가된 전기장으로부터 고정된 분극을 갖는 스페이서, 및 외부에서 인가된 전기장에 의해 분극이 제어되는 강유전 도메인을 포함하되, 복수의 상기 스페이서 및 복수의 상기 강유전 도메인은, 상기 기판의 상부면과 평행한 방향으로, 교대로 그리고 반복적으로 제공되는 것을 포함할 수 있다. 예를 들어, 상기 강유전 박막이 HfO2인 경우, b-lattice 방향일 수 있다.
상기 스페이서에 의해, 복수의 상기 강유전 도메인의 분극은 독립적으로 제어될 수 있고(예를 들어, b-lattice의 방향에 따라 0.5nm 폭으로), 이에 따라, 상기 강유전 박막을 이용하여, 고집적화된 메모리 소자, 멀티 레벨 메모리 소자가 제공될 수 있다.
도 1은 본 출원의 실시 예에 따른 y-방향으로 배열된 강유전 박막(예를 들어, 사방정계 HfO2인 경우 b-lattice 방향)을 설명하기 위한 도면이다.
도 2는 본 출원의 실시 예에 따른 강유전 박막의 스페이서 및 강유전 도메인 현상 및 이에 대한 원인을 설명하기 위한 것으로, 구체적으로 예를 들어, b-lattice 방향으로 총 0.5nm 폭의 스페이서 및 강유전 도메인을 설명하기 위한 것이다.
도 3은 본 출원의 실시 예에 따른 강유전 박막의 분극 특성을 설명하기 위한 것으로, 구체적으로 예를 들어, 강유전 박막의 b-lattice 방향으로 0.5nm 폭 안에 존재하는 초국소적 강유전 분극의 안정적인 스위칭을 설명하기 위한 것이다.
도 4는 본 출원의 실시 예에 따른 강유전 박막의 멀티 레벨 동작을 설명하기 위한 것으로, 구체적으로 예를 들어, Y 방향 (즉, b-lattice 방향)의 유닛셀 수 만큼 레벨의 개수를 늘릴 수 있는 멀티레벨 동작을 설명하기 위한 것이다.
도 5는 본 출원의 실시 예에 따른 강유전 박막의 Y 방향 (즉, b-lattice 방향)으로 정렬된 0.5nm 폭의 분극들을 임의로 스위칭할 수 있는 특성 제어 및 푸리에 분석 결과를 설명하기 위한 것으로, FeRAM 및 NAND 플래쉬 메모리에 사용될 수 있다.
도 6은 본 출원의 실시 예에 따른 강유전 박막의 유닛셀의 독립적인 분극 스위칭을 설명하기 위한 개념도로, 구체적으로 예를 들어, Y 방향 즉, 강유전 박막의 b-lattice 방향으로 0.24nm 폭의 스페이서와 0.27nm 폭의 강유전 도메인이 존재하는 자연 패터닝이 선천적으로 형성되어 유닛셀 폭의 독립적인 분극 스위칭을 설명하기 위한 것이다.
도 7 및 도 8은 본 출원의 제1 실시 예에 따른 강유전 박막을 포함하는 메모리 소자를 설명하기 위한 것으로, 도 7은 b-lattice 방향의 평평한 띠에 의해 임의의 유닛셀 폭의 강유전 분극을 스위칭하는 메모리 소자를 설명하기 위한 것이고, 도 8은 y방향(예를 들어, 사방정계 HfO2의 b-lattice 방향)으로 0.3nm 폭의 게이트 패턴으로 강유전 도메인에 개별적으로 정보를 저장하는 초고집적 메모리를 설명하기 위한 것이다.
도 9 및 도 10은 본 출원의 제2 실시 예에 따른 강유전 박막을 포함하는 메모리 소자를 설명하기 위한 것으로, 구체적으로 예를 들어, b-lattice 방향으로 이격된 line-type 메모리 소자를 설명하기 위한 것이며, b-lattice 방향으로 배열된 line-type의 전극을 사용할 경우 수 nm 폭의 전극도 사용이 가능하다.
도 11은 본 출원의 제1 실시 예에 따른 도핑된 강유전 박막을 설명하기 위한 도면이다.
도 12는 본 출원의 제2 실시 예에 따른 도핑된 강유전 박막을 설명하기 위한 도면이다.
도 13은 본 출원의 제1 실시 예에 따른 b-lattice 방향으로 lateral한 도핑 농도 구배를 갖는 멀티레벨 강유전 박막의 제조 방법을 설명하기 위한 도면이다.
도 14는 본 출원의 제2 실시 예에 따른 b-lattice 방향으로 lateral한 도핑 농도 구배를 갖는 멀티레벨 강유전 박막의 제조 방법을 설명하기 위한 도면이다.
도 15는 본 출원의 실시 예에 따른 강유전 박막을 포함하는 반도체 소자의 멀티레벨 메모리 특성을 설명하기 위한 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1은 본 출원의 실시 예에 따른 강유전 박막을 설명하기 위한 도면이고, 도 2는 본 출원의 실시 예에 따른 강유전 박막의 스페이서 및 강유전 도메인을 설명하기 위한 것으로, 도 2의 (a)는 본 출원의 실시 예에 따른 강유전 박막의 큐빅 구조에서 평평한 포논 밴드를 설명하기 위한 것이고, 도 2의 (b) 내지 (d)는 본 출원의 실시 예에 따른 강유전 박막의 큐빅 구조에서 포논 모드를 설명하기 위한 것이고, 도 2의 (e)는 본 출원의 실시 예에 따른 강유전 박막의 사방정계 구조에서 평평한 밴드에 의한 초국소적 강유전 분극 특성을 설명하기 위한 원자 구조이다. 도 2의 (a)에서, ⓑ, ⓒ, ⓓ는 각각 도 2의 (b), (c), (d)의 포논 모드에 대응된다.
도 1 및 도 2를 참조하면, 본 출원의 실시 예에 따른 강유전 박막(100)은 복수의 스페이서(110) 및 복수의 강유전 도메인(120)을 포함할 수 있다. 복수의 상기 스페이서(110) 및 복수의 상기 강유전 도메인(120)은, 교대로 그리고 반복적으로 옆으로(laterally) 적층될 수 있다. 예를 들어, b-lattice 방향인 옆으로 형성(적층)될 수 있다.
일 실시 예에 따르면, 상기 강유전 도메인(120)은 외부에서 인가된 전기장에 의해 분극이 제어될 수 있고, 상기 스페이서(110)는 외부에서 인가된 전기장에 실질적으로 전혀 반응하지 않는 0의 고정된 분극을 가질 수 있다. 복수의 상기 스페이서(110)에 의해 복수의 상기 강유전 도메인(120)이 서로 물리적으로 이격되는 것은 물론, 전기적으로 분리되어, 서로 인접한 상기 강유전 도메인(120)의 분극 특성이 실질적으로 완전히 서로 독립적으로 제어될 수 있다. 예를 들어, 서로 인접한 강유전 도메인(120) 중 어느 하나는 일 방향(+Z)의 분극을 갖고 다른 하나는 상기 일 방향(+Z) 방향과 반평행한 방향(-Z) 방향의 분극을 가질 수 있다.
일 실시 예에 따르면, 상기 강유전 도메인(120)은, 제1 축(Z) 방향으로 변위를 가질 수 있는 포논(phonon)을 가질 수 있다. 이에 따라, 외부에서 인가되는 전기장에 의해, 상기 강유전 도메인(120)의 포논은 상기 제1 축(Z) 방향을 따라 상기 일 방향(+z) 또는 상기 일 방향의 반평행(-Z) 방향으로 변위를 가질 수 있다.
반면, 상기 스페이서(110)는 실질적으로 포논에 의한 변위를 전혀 포함하지 않을 수 있다. 이에 따라, 상기 스페이서(110)는 상기 강유전 도메인(120)의 포논 간의 탄성 상호 작용(elastic interaction)을 실질적으로 완전히 차단할 수 있고, 또한, 상기 스페이서(110)는 외부에서 인가되는 전기장에 의해 분극화(polarization)되지 않을 수 있다.
일 실시 예에 따르면, 상기 강유전 박막(100)은 사방정계 결정 구조를 갖는 하프늄 산화물일 수 있다. 일반적으로, 하프늄 산화물은 상온에서 사방정계 결정 구조를 가질 수 있으나, 온도가 증가함에 따라 정방정계(tetragonal) 결정 구조, 및 입방정계(cubic) 결정 구조를 차례로 가질 수 있다. 예를 들어, 상기 하프늄 산화물은 2870K의 온도에서 정방정계 결정 구조를 가질 수있고, 2870K 초과의 온도에서 입방정계 결정 구조를 가질 수 있다.
구체적으로 예를 들어, 상기 강유전 박막(100)이 하프늄 산화물인 경우, 하프늄 산화물은 기판 상에 800℃ 이상의 온도에서 펄스 레이저 증착법(PLD)에 의해 제조될 수 있다. 펄스 레이저 증착법 직후, 상기 하프늄 산화물은 상온으로 냉각될 수 있고, 이에 따라, 하프늄 산화물은 상기 사방정계 결정상을 주로 포함할 수 있다. 이 때, 하프늄 산화물에 포함된 상기 사방정계 결정상의 양이 증가될수록, 하프늄 산화물은 상기 스페이서(110) 및 강유전 도메인(120)이 교대로 그리고 반복적으로 적층된 상기 강유전 박막(100) 구조를 가질 수 있다.
상술된 바와 같이, 상기 강유전 박막(100)이 하프늄 산화물인 경우, 상기 강유전 박막(100)이 증착되는 기판은, 하프늄 산화물보다 작거나, 또는 큰 격자 상수를 가질 수 있다. 예를 들어, 상기 강유전 박막(100)은, 약 5.12Å의 격자 상수를 갖는 이트리아 안정화 지르코니아(YSZ), 또는 TiN, W 등의 기판 상에 증착될 수 있다 이에 따라, 상기 강유전 박막(100) 내에, 상기 스페이서(110) 및 상기 강유전 도메인(120)이 용이하게 생성될 수 있다.
상술된 바와 같이, 상기 강유전 박막(100)이 하프늄 산화물인 경우, 입방정계 결정 구조에서 냉각되면 정방정계 및 단사정계(monoclinic) 결정구조로 차례로 변환되고, 상온에서 사방정계 결정 구조로 안정화될 수 있다.
고온의 입방정계 결정 구조에서, 가장 에너지가 낮은 도 2의 (b)에 도시된 포논 모드, 즉, 상기 제1 축(Z 축) 및 제2 축(Y 축)에 평행한 평면(YZ 평면)을 기준으로, 제3 축 방향(X 방향)으로 평행(+X) 및 반평행(-X) 방향으로 변위를 갖는 산소 원자가 제공되는 포논 모드가 주로 제공될 수 있다. 이때, 상기 제1 내지 제3 축은 서로 직각일 수 있다.
도 2의 (b)에 도시된 포논 모드의 condensation(응축)으로 입방정계 구조가 정방정계 구조로 상전이 된다, 이후, 정방정계에서 평평한 띠 (밴드) 안에 있는 도 2의 (c) 포논 (제1 포논 모드, Γ15 Z)과 도 2의 (d) 포논 (제2 포논 모드, Y5 Z)이 동시에 condensation 되어, 사방정계로 변환된다. 이때, 도 2의 (c)와 도 2의 (d) 포논 모드가 실질적으로 완전히 동일한 진폭으로 응축 및 혼합되어, 도 2의 (e)에 도시된 것과 같이, 상기 스페이서(110) 및 상기 강유전 도메인(120, FE)를 포함하는 상기 강유전 박막(100)이 제공될 수 있다.
다시 말하면, 상기 제1 포논 모드는 상기 제1 축(Z)을 포함하는 평면(즉, XZ평면)을 중심으로 상기 제1 축(Z)에 평행한 방향(+Z)으로 이동 가능한 산소 원소를 포함할 수 있다. 즉, 상기 XZ 평면을 중심으로 입방정계 결정 구조를 갖는 상기 강유전 박막(100)의 유닛셀이 제1 반-유닛셀(half-unit-cell), 및 제2 반-유닛셀을 포함하는 경우, 상기 제1 포논 모드는 상기 제1 반-유닛셀 내의 상기 산소 원소와 상기 제2 반-유닛셀 내의 상기 산소 원소가 동일한 방향(+Z)으로 변위를 가질 수 있다. 반면, 상기 제2 포논 모드는 상기 XZ평면을 중심으로 상기 제1 축(Z)에 평행(+Z) 및 반평행(-Z) 방향으로 이동 가능한 산소 원소를 포함할 수 있다. 즉, 상기 제2 포논 모드는 상기 제1 반-유닛셀 내의 상기 원소(-Z)와 상기 제2 반-유닛셀 내의 상기 산소 원소(+Z)가 서로 반평행한 방향으로 변위를 가질 수 있다. 이 때, 상기 제2 포논 모드에서 산소 원소의 변위 크기는 상기 제1 포논 모드에서 산소 원소의 변위와 실질적으로 서로 동일할 수 있다. 즉, 상기 제1 포논 모드와 상기 제2 포논 모드에서 산소 원소 내에 포함된 포논은 동일한 진폭으로 이동될 수 있다. 이에 따라, 입방정계 결정 구조를 갖는 하프늄 산화물이 플랫 밴드에 해당하는 에너지를 갖는 경우, 동일한 진폭을 갖는 상기 제1 포논 모드와 상기 제2 포논 모드가 선형 결합(linear combination)될 수 있고, 상술된 바와 같이, 하프늄 산화물은 온도가 감소함에 따라 입방정계 결정 구조에서 결정 격자가 응축(condense)되며, 정방정계 결정 구조, 및 사방정계 결정 구조를 차례로 가질 수 있고, 도 1을 참조하여 상술된 바와 같이, 상기 강유전 박막(100)은 상기 스페이서(110), 및 상기 강유전 도메인(120)이 교대로 그리고 연속적으로 배열된 구조를 가질 수 있다.
상기 강유전 박막(100)의 상기 스페이서(110)는 산소 원자의 변위가 0으로, 상기 강유전 도메인(120, FE) 사이의 탄성 상호 작용을 실질적으로 완전히 차단할 수 있고, 상기 강유전 도메인(120, FE)의 산소 원자는 상기 제1 축(Z축) 방향으로, 변위를 가질 수 있다. 또한, 상기 강유전 박막(100)에서, 상기 강유전 도메인(120) 및 상기 스페이서(110)는 유닛 셀의 절반의 폭을 가질 수 있다. 다시 말하면, 하나의 상기 강유전 도메인(120) 및 하나의 상기 스페이서(110)가 유닛 셀을 구성할 수 있다. 상기 스페이서(110)는 메모리 소자에서 자연 패터닝의 역할을 할 수 있다.
도 2의 (e)에서 상기 강유전 도메인(120, FE)은 상기 제1 축(Z)을 따라 상기 일 방향(+Z)으로 변위를 갖는 제1 상, 또는 상기 일 방향과 반평행한(-Z) 방향으로 변위를 갖는 제2 상을 가질 수 있다.
구체적으로, 상기 강유전 도메인(120)이 상기 제1 상을 갖는 경우, 포논은 위쪽(up) 방향으로 입체 공간을 가질 수 있고, 또한, 상기 강유전 도메인(120)이 상기 제2 상을 갖는 경우, 포논은 아래쪽(down) 방향으로 입체 공간을 가질 수 있다. 상술된 바와 같이, 포논은 입체 공간으로 이동될 수 있고, 이에 따라, 외부에서 인가되는 전기장에 따라, 상기 제1 상을 갖는 상기 강유전 도메인(120)은 위쪽 방향의 분극(up polarization)을 가질 수 있고, 또한, 제2 상을 갖는 상기 강유전 도메인(120b)은 아래쪽 방향의 분극(down polarization)을 가질 수 있다.
도 3은 본 출원의 실시 예에 따른 강유전 박막의 분극 특성을 설명하기 위한 것으로, 도 3의 (a)는 본 출원의 실시 예에 따른 강유전 박막의 원자 구조 및 0.5nm 폭 국소 분극 특성을 설명하기 위한 것이고, 도 3의 (b)는 본 출원의 실시 예에 따른 강유전 박막의 원자 구조 및 분극에 따른 에너지를 설명하기 위한 것이고, 도 3의 (c)는 본 출원의 비교 예에 따른 PbTiO3 박막의 원자 구조 및 분극 특성을 설명하기 위한 것이고, 도 3의 (d)는 본 출원의 비교 예에 따른 PbTiO3 박막의 원자 구조 및 분극에 따른 에너지를 설명하기 위한 것이다.
도 3을 참조하면, 도 3의 (a)에 도시된 바와 같이, 상기 스페이서 및 상기 강유전 도메인이 교대로 배치되며, 국부적으로 0.5nm 폭으로 어느 하나의 강유전 도메인에 대해서 분극이 실질적으로 완전히 안정적으로 스위칭되는 것을 확인할 수 있다.
또한, 도 3의 (b)에 도시된 것과 같이, 하나의 유닛셀(하나의 강유전 도메인)의 분극을 스위칭하기 위해 필요한 에너지는 1.34eV로 안정적으로 분극 상태를 유지하는 것을 확인할 수 있으며, 두번째 인접한 상기 강유전 도메인의 분극에 대한 스위칭은, b-lattice 방향으로 상기 스페이서를 사이에 두고 옆에 유닛셀에 포함된 강유전체층으로 구성된 도메인을 형성하여, 1.38eV의 에너지 베리어가 형성된 것을 확인할 수 있다. b-lattice 방향의 임의의 위치에 유닛셀 폭의 도메인을 스위칭해도 1.38eV의 스위칭 베리어는 실질적으로 바뀌지 않는다. 이처럼 0.5nm 폭의 분극을 b-lattice 방향으로 하나씩 스위칭하더라도, 베리어는 바뀌지 않아, 안정적으로 멀티 레벨을 b-lattice 방향의 유닛셀 숫자만큼 구현할 수 있다.
반면, 도 3의 (c) 및 (d)에 도시된 것과 같이, 비교 예에 따른 PbTiO3 박막의 경우, 분극이 점진적으로 변화되는 도메인 영역을 갖는 것을 알 수 있고, 하나의 유닛셀이 분극되는 데에 필요한 에너지는 0.76eV이며, 이에 따라, 상기 스페이서를 포함하는 상기 강유전 박막에 비하여, 상기 스페이서를 포함하지 않는 PbTiO3 박막의 낮은 활성화 에너지(다시 말하면, 하나의 유닛셀이 분극되는 데에 필요한 에너지)를 갖는 것을 알 수 있다.
또한, 분극화된 영역의 확장에 필요한 에너지는 감소하여, 0.024eV의 값을 갖는 것을 알 수 있다. 따라서, 본 출원의 비교 예에 따른 PbTiO3 박막에서 분극화된 영역의 확장 속도는 본 출원의 실시 예에 따른 상기 강유전 박막에서 분극화된 영역의 확장 속도에 비하여 빠른 것을 알 수 있다. 이에 따라, 비교 예에 따른 PbTiO3는 이러한 에너지 차이들로 인해 멀티레벨 소자로 부적절함을 알 수 있다.
결론적으로, 본 출원의 실험 예에 따른 상기 강유전 박막은 하나의 상기 강유전 도메인의 분극 방향만을 선택적으로 그리고 안정적으로 변화시킬 수 있고, 분극된 하나의 상기 강유전 도메인을 포함하는 분극화된 영역의 전파에 높은 에너지가 소모되어 분극 영역이 전파되지 않는다. 따라서, 국소적인 0.5nm 폭에 정보를 저장하는 고집적 메모리 및 이 자연 패터닝된 스페이서 사이의 유닛셀 사이즈의 최소폭의 강유전 도메인들에만 균일한 에너지를 사용하여 정보를 저장하는 deterministic 멀티레벨 소재로 사용 가능하다. 즉, 분극된 하나의 상기 강유전 도메인은 안정적으로 분극 방향이 유지될 수 있고, 이에 따라, 상기 강유전 도메인의 분극 방향이 독립적으로 제어되어, 상기 강유전 박막이 멀티 레벨 특성을 가질 수 있다.
도 4는 본 출원의 실시 예에 따른 강유전 박막의 멀티 레벨 동작을 설명하기 위한 것으로, 도 4의 (a)는 다양한 강유전 물질에 대한 활성화 필드 및 보자력(coercive) 필드를 측정한 것이고, 도 4의 (b) 및 (c)는 본 출원의 실시 예에 따른 강유전 박막 및 비교 예에 따른 PbTiO3의 유닛셀 분극 특성 스위칭을 위한 에너지를 설명하기 위한 것이고, 도 4이 (d)는 본 출원의 실시 예에 따른 강유전 박막의 스페이서 및 강유전 도메인의 폭 및 분극 특성을 설명하기 위한 것이다. 활성화 필드는 개별적으로 분극시키는 데 필요한 필드 값이고, 보자력 필드는 전체 분극 상태를 제거하는데 필요한 필드 값이다.
도 4의 (a)도시된 것과 같이, 분극 스위칭이 강유전 도메인의 핵생성 및 성장에 따라 발생함에 따라서, 종래 강유전 물질의 경우, 일반적으로, 보자력 필드는 활성화 필드의 1/10에 불과하다. 이와 같은 집합적인 거동에 의해, 보자력 필드는 도메인 벽의 폭에 비례하여 감소한다. 반면, 본 출원의 실시 예에 따른 강유전 박막의 경우, 도메인 벽이 무시할 수 있을 정도로 얇고 이에 따라 보자력 필드의 감소가 현저하게 적다. 이로 인해 도메인 벽이 효율적으로 전파되지 않아, 도 3이 (b)에서 설명된 것과 같이 1.38eV의 높은 에너지 장벽을 극복해야 하는 것을 알 수 있다. 도메인 벽이 전파되지 않으므로, 0.5nm 폭의 국소적인 분극 스위칭이 가능하며 안정적인 멀티 레벨 소자에 적합한 것을 확인할 수 있다. 반면, 비교 예에 따른 PbTiO3 박막의 경우, 0.024eV의 에너지 장벽으로, 도메인 벽이 빠르게 확장되어 bi-level 소자로서만 기능하는 것을 알 수 있다.
도 4의 (b)에 도시된 것과 같이, 본 출원의 실시 예에 따른 강유전 박막의 경우, 균일한 분극 및 국소 분극을 비교하면, 스케일-프리(scale fee)의 고유한 분극 스위칭 특성을 확인할 수 있다. 다시 말하면, 본 출원의 실시 예에 따른 강유전 박막의 경우, 균일한 분극 스위칭 에너지 및 국소적인 유닛셀 폭 분극 스위칭 에너지가 실질적으로 유사한 것을 확인할 수 있다. 반면, 비교 예에 따른 PbTiO3의 경우, 유닛 셀 단위의 분극 스위칭이 에너지적으로 불가능한 것을 확인할 수 있다.
또한, 도 4의 (c)에 도시된 것과 같이, 본 출원의 실시 예에 따른 강유전 박막의 경우, b-lattice 방향으로 임의의 유닛셀 폭의 도메인을 한 개씩 차례차례로 뒤집어도 전체 에너지 및 뒤집히는 베리어들은 거의 바뀌지 않음을 확인할 수 있다. 유닛 셀의 강유전 도메인의 분극 스위칭이 강유전 도메인의 개수와 무관하게 안정적으로 제어될 수 있음을 확인할 수 있다. 즉, b-lattice 방향의 유닛 셀의 개수에 해당하는 deterministic하고, 재생 가능한(reproducible) 멀티 비트 특성을 가질 수 있음을 확인할 수 있다. 이는 FeRAM 나 FeFET 등 기존 강유전 메모리에 멀티레벨 특성을 부과하거나, 멀티레벨이 필요한 NAND Flash 메모리 등의 대체용으로 사용 가능하다. 반면, 비교 예에 따른 PbTiO3의 경우, 2개의 분극 상태만을 안정적을 갖는 것을 확인할 수 있다.
도 4의 (d)에 도시된 것과 같이, 본 출원의 실시 예에 따른 강유전 박막에서, 스페이서의 두게는 0.24nm이고, 강유전 도메인의 두께는 0.27nm이며, 0.51nm의 수직 두께 및 0.75nm의 측면 두께 이상을 갖는 경우, 유닛 셀 내에서 강유전 도메인의 분극 특성이 안정적으로 유지될 수 있다.
결론적으로, 본 출원의 실시 예에 따른 강유전 박막의 경우, 유닛 셀에 포함된 강유전 도메인이 스페이서에 의해 개별적으로 분극 특성이 안정적으로 조절되는 것을 확인할 수 있으며, 따라서, b-lattice 방향의 유닛 셀의 개수에 대응하는 멀티 비트의 구현이 가능함을 확인할 수 있다.
도 5는 본 출원의 실시 예에 따른 강유전 박막의 분극 특성 제어 및 푸리에 분석 결과를 설명하기 위한 것이다.
도 5를 참조하면, 가령 6개의 유닛 셀에 대해서, 유닛 셀 각각이 독립적으로 분극 스위칭되는 경우, 플랫 밴드(flat band)애 속하는 포논의 선형적인 결합에 대응하는 것을, 푸리에 분석을 통해 확인할 수 있다. 구체적으로 도 5의 (a)와 같이 6개의 유닛 셀이 동일하게 분극 스위칭되는 경우, Γ 및 Y 포논 모드의 선형 결합인 것을 알 수 있으며, 도 5의 (b)와 같이 어느 하나의 강유전 도메인이 반전 분극 스위칭된 경우, Γ 및 Y 포논 모드가 주로 기여하고, 다른 포논 모드의 기여가 낮은 것을 알 수 있으며, 도 5의 (c)와 같이 6개의 유닛 셀의 강유전 도메인들이 교대로 반전되며 분극 스위칭되는 경우, Γ 및 Y의 중간 지점의 하나의 포논 모드가 기여하는 것을 확인할 수 있으며, 도 5의 (d)와 같이 우측 3개의 유닛 셀의 강유전 도메인들이 반전되며 분극 스위칭되는 경우, 플랫 밴드의 복수의 포논 모드들이 기여하는 것을 확인할 수 있다. 이처럼 b-lattice 방향의 유닛셀의 개수만큼의 멀티 레벨 구현이 가능하다.
결론적으로, 복수의 유닛 셀 내의 복수의 강유전 도메인들이 각각 독립적으로 분극 스위칭되며, 이를 이용하여 멀티 비트를 구연할 수 있음을 확인할 수 있다.
도 6은 본 출원의 실시 예에 따른 강유전 박막의 유닛셀의 독립적인 분극 스위칭을 설명하기 위한 개념도이다.
도 6을 참조하면, 본 출원의 실시 예에 따른 강유전 박막의 스페이서 및 강유전 도메인(FE layer)는 각각 2.4Å 및 2.7Å을 가지며, 상기 스페이서 및 상기 강유전 도메인이 유닛 셀을 구성할 수 있다.
제1 축(Y축) 방향으로, 상기 스페이서 및 상기 강유전 도메인이 복수로 그리고 교대로 배치될 수 있으며, 상기 스페이서에 의해, 각각의 상기 강유전 도메인은 인접한 다른 상기 강유전 도메인은 영향을 받지 않고, 각각 개별적으로 분극 스위칭이 조절될 수 있다.
이에 따라, 상기 강유전 도메인은 하나의 벌크 막과 같이 분극 특성이 제어되어, 상기 강유전 박막을 이용하여 멀티 레벨 특성이 구현될 수 있다.
도 7 및 도 8은 본 출원의 제1 실시 예에 따른 강유전 박막을 포함하는 초고집적 메모리 소자를 설명하기 위한 도면이다.
도 7 및 도 8을 참조하면, 도 1 내지 도 6을 참조하여 설명된, 스페이서(110, 도 8의 Dead layer) 및 강유전 도메인(120, 도 8의 active layer)을 갖는 강유전 박막(100)을 포함하는 메모리 소자가 제공된다.
상기 메모리 소자는, 기판(200), 상기 기판(200) 상의 게이트 절연막(210), 상기 게이트 절연막(210) 상의 상기 강유전 박막(100), 상기 강유전 박막(100) 상의 블록킹막(220), 및 상기 블록킹막(220) 상의 게이트 패턴(230)을 포함할 수 있다.
상기 기판(200), 상기 게이트 절연막(210), 상기 블록킹막(220), 및 상기 게이트 패턴(230)은, 본 출원의 우선일 전에 공개된 공지의 물질 및 공지의 제조 공정을 이용하여 제조될 수 있음은 당업자에게 자명하다.
상기 강유전 박막(100)에서, 복수의 상기 스페이서(110) 및 복수의 상기 강유전 도메인(120)은 상기 기판(200)의 상부면과 평행한 방향으로, 옆으로(laterally), 교대로 그리고 반복적으로 배치될 수 있다. 예를 들어, b-lattice 방향을 따라서 옆으로 교대로 그리고 반복적으로 배치될 수 있다.
상기 게이트 패턴(230)의 폭(230W)은, 상기 강유전 도메인(120)의 폭(120W) 이상이고, 상기 강유전 도메인(120)의 폭(120W) 및 상기 스페이서의 폭의 합보다는 좁을 수 있다. 이에 따라, 상기 게이트 패턴(230)은 하나의 상기 강유전 도메인(120)과 중첩될 수 있다. 다시 말하면, 하나의 상기 강유전 도메인(120) 및 하나의 상기 게이트 패턴(230)이 서로 중첩되어, 하나의 메모리 셀에 포함될 수 있다.
결론적으로, 상기 강유전 박막(100) 내에 존재하는 유닛 셀의 개수, 즉, 상기 강유전 도메인(120)의 개수만큼의 초고집적 메모리 셀이 상기 기판(200)에 정의될 수 있다. 즉, 멀티 레벨을 갖는 상기 강유전 박막(100)을 이용하여, 상기 강유전 박막(100)의 유닛 셀에 각각 대응하는 상기 게이트 패턴(230)을 복수로 형성하는 방법으로, 상기 강유전 박막(100)의 유닛 셀의 개수에 대응하는, 실질적인 스케일 프리의 메모리 셀이 상기 기판(200)에 정의될 수 있다. 다시 말하면, 도 8에 도시된 바와 같이, 복수의 게이트 패턴이 제공되는 경우, 어느 하나의 게이트 패턴에 동작 전압(ex. 5V)을 선택적으로 인가하여, 상기 어느 하나의 게이트 패턴과 중첩되는 상기 강유전 도메인(120, active layer)의 분극 특성을 개별적으로 스위칭하여 반전시킬 수 있다.
도 7에 도시된 메모리 소자에서, 상기 블록킹막(220)은 상기 게이트 패턴(230)의 측벽과 동일하게 패터닝되어 실질적인 공면을 가질 수 있다. 상기 블록킹막(220), 및 상기 게이트 절연막(210)의 구조 및 형태가 다양하게 변경될 수 있음은 당업자에게 자명하다.
도 9 및 도 10은 본 출원의 제2 실시 예에 따른 강유전 박막을 포함하는 메모리 소자를 설명하기 위한 도면이다.
도 9 및 도 10을 참조하면, 도 1 내지 도 6을 참조하여 설명된, 스페이서(110) 및 강유전 도메인(120)을 갖는 강유전 박막(100)을 포함하는 메모리 소자가 제공된다.
상기 메모리 소자는, 기판(200), 상기 기판(200) 상의 게이트 절연막(210), 상기 게이트 절연막(210) 상의 상기 강유전 박막(100), 상기 강유전 박막(100) 상의 블록킹막(220), 및 상기 블록킹막(220) 상의 게이트 패턴(230)을 포함할 수 있다.
상기 기판(200), 상기 게이트 절연막(210), 상기 블록킹막(220), 및 상기 게이트 패턴(230)은, 도 7 및 도 8을 참조하여 설명된 것과 같이, 본 출원의 출원일 전에 공개된 공지의 물질 및 공지의 제조 공정을 이용하여 제조될 수 있음은 당업자에게 자명하다.
상기 기판(200)의 상부면에 평행한 방향(b-lattice 방향)으로, 상기 게이트 패턴(230)의 폭(230W)은 상기 강유전 도메인(120)의 폭(120W)보다 넓을 수 있다. 또한, 상기 게이트 패턴(230)의 폭(230W)은 상기 강유전 도메인(120)의 폭(120W) 및 상기 스페이서(110)의 폭의 합보다 넓을 수 있다. 이에 따라, 상기 게이트 패턴(230)은 복수의 상기 강유전 도메인(120)과 중첩될 수 있다. 다시 말하면, 하나의 상기 게이트 패턴(230)은 1개 초과의 상기 강유전 도메인(120)과 중첩될 수 있다. 일 실시 예에 따르면, 하나의 상기 게이트 패턴(230)이 2개 이상의 상기 강유전 도메인(120)과 중첩될 수 있고, 또는, 다른 실시 예에 따르면, 하나의 상기 게이트 패턴(230)이 1개의 상기 강유전 도메인(120)과 중첩되고, 동시에, 다른 1개의 상기 강유전 도메인(120)의 적어도 일부와 중첩될 수 있다. 다시 말하면, 1개 초과의 상기 강유전 도메인(120) 및 하나의 상기 게이트 패턴(230)이 서로 중첩되어, 하나의 메모리 셀에 포함될 수 있다.
도 10에 도시된 바와 같이, 복수의 상기 게이트 패턴은 b축 방향(도 9에서 Y축 방향)으로 line-type으로 서로 이격되어 배열될 수 있다. 또한, 상기 게이트 패턴의 선폭에 따라서, 상기 기판(200)에 정의되는 메모리 셀의 개수가 제어될 수 있고, 복수의 메모리 셀이 상기 기판(200)에 생성될 수 있다. 즉, 멀티 레벨을 갖는 상기 강유전 박막(100)을 이용하여, 상기 강유전 박막(100)의 복수의 유닛 셀과 각각 중첩된 상기 게이트 패턴(230)을 복수로 형성하는 방법으로, lateral 방향에 따라 수nm 단위로 고집적화된 메모리 셀이 상기 기판(200)에 정의될 수 있다.
도 11은 본 출원의 제1 실시 예에 따른 도핑된 강유전 박막을 설명하기 위한 도면이고, 도 12는 본 출원의 제2 실시 예에 따른 도핑된 강유전 박막을 설명하기 위한 도면이다.
도 11 및 도 12를 참조하면, 도 1 내지 도 6을 참조하여 설명된, 스페이서(110, 도 8의 Dead layer) 및 강유전 도메인(120, 도 8의 active layer)을 갖는 강유전 박막(100) 내에 도핑 원소가 도핑될 수 있다.
상기 도핑 원소는, Si, Al, Ge, La, Y, Ba, Sr, Ti, Zr, Sn, Sc, Ta, Nb, Fe, Pr, 또는 Sb 중에서 적어도 어느 하나를 포함할 수 있다. 상기 도핑 원소는 상기 스페이서(110) 및 상기 강유전 도메인(120)이 교대로 배열된 방향(Y축 방향)을 따라서, 농도 구배를 갖도록 도핑될 수 있다.
제1 실시 예에 따르면, 도 11에 도시된 바와 같이, 상기 도핑 원소의 도핑 농도에 따라서, 제1 내지 제5 영역(100a~100e)이 상기 강유전 박막(100) 내에 제공될 수 있고, 상기 제1 내지 제5 영역(100a~100e)은 순차적으로 도핑 농도가 낮을 수 있다.
상기 강유전 박막(100) 내에 상기 도핑 원소가 도핑되는 경우, 상기 도핑 원소의 농도에 따라서, 상기 강유전 박막(100) 내의 상기 강유전 도메인(120)의 분극이 스위칭되는 작동 전압 값이 제어될 수 있다. 구체적으로, 상기 도핑 원소의 농도가 높을수록, 작동 전압 값이 감소될 수 있다. 예를 들어, 상기 제1 영역(110a) 내의 상기 강유전 도메인(120), 상기 제2 영역(110b) 내의 상기 강유전 도메인(120), 상기 제3 영역(110c) 내의 상기 강유전 도메인(120), 상기 제4 영역(110d) 내의 상기 강유전 도메인(120), 및 상기 제5 영역(110e) 내의 상기 강유전 도메인(120)의 순서로, 작동 전압 값이 낮을 수 있다.
이에 따라, 복수의 상기 강유전 도메인(120)이 서로 다른 작동 전압 값을 가질 수 있고, 하나의 게이트 패턴이 복수의 상기 강유전 도메인(120)과 중첩되는 경우에도, 메모리 셀의 멀티 레벨 특성이 구현될 수 있다.
제2 실시 예에 따르면, 도 11에서 설명된 것과 달리, 상기 도핑 원소가 상기 강유전 박막(100) 내에서 농도 구배를 갖되, 도핑 농도가 점차적으로 다시 말하면 연속적으로 감소될 수 있다. 이에 따라, 도핑 농도에 따라서, 명확하게 도 11과 같이 상기 제1 내지 제5 영역(100a~100e)이 구분되지 않을 수도 있다. 이 경우에도, 상기 도핑 원소의 도핑 농도에 따라서, 상기 강유전 도메인(120)의 작동 전압 값이 제어될 수 있고, 이로 인해, 하나의 게이트 패턴으로도 멀티 레벨 메모리 셀이 구현될 수 있다. 한편 제조방식에 따라 도핑 농도가 불연속적으로 discrete 하게 감소될 수 있고, 이 경우 멀티레벨 소자에서 레벨 간의 작동 전압을 더욱 명확하게 구분할 수 있는 장점이 있다.
도 13은 본 출원의 제1 실시 예에 따른 도핑 농도 구배를 갖는 강유전 박막의 제조 방법을 설명하기 위한 도면이고, 도 14는 본 출원의 제2 실시 예에 따른 도핑 농도 구배를 갖는 강유전 박막의 제조 방법을 설명하기 위한 도면이다.
도 13을 참조하면, 제1 실시 예에 따라서, 본 출원의 실시 예에 따른 강유전 박막은 펄스 레이저 증착법으로 증착될 수 있다. 펄스 레이저 증착법으로 증착되는 과정에서, 상기 강유전 박막은 단층(mono layer)씩 증착될 수 있고, 증착 과정에서 레이저가 조사되는 타겟이 다른 농도의 도핑 원소를 포함할 수 있고, 이로 인해, 도 13에 도시된 것과 같이, 예를 들어, 6%의 실리콘이 도핑된 제1 단층, 4%의 실리콘이 도핑된 제2 단층, 2%의 실리콘이 도핑된 제3 단층, 실리콘이 도핑되지 않은 제4 단층을 갖는 상기 강유전 박막이 형성될 수 있다.
상기 강유전 박막은 도 13의 b축 방향(도 1에서 Y축 방향)으로, 상기 도핑 원소(실리콘)의 농도 구배를 가질 수 있고, 이로 인해, 작동 전압 값이 제어될 수 있다. 구체적으로, 상기 도핑 농도가 높을수록, 낮은 작동 전압 값을 가질 수 있다. 이 방식은 도핑 농도를 불연속적으로 discrete 하게 조절할 수 있고, 이 경우 멀티레벨 소자에서 레벨 간의 작동 전압을 더욱 명확하게 구분할 수 있다.
또는, 이와 달리, 도 14를 참조하면, 제2 실시 예에 따라서, 상기 강유전 박막이 증착된 이후, 이동하는 마스크를 이용하여 CVD 또는 스퍼터링 방법으로 실리콘이 상기 강유전 박막으로 증착될 수 있다. 도 14에서 좌측의 상기 강유전 박막의 일 영역은 가장 오랜시간 노출되어 가장 높은 농도의 상기 도핑 원소(실리콘)이 상기 강유전 박막에 도핑될 수 있고, 우측의 상기 강유전 박막의 일 영역은 가장 짧은 시간 노출되어 가장 낮은 농도의 상기 도핑 원소가 도핑되거나, 상기 도핑 원소가 도핑되지 않을 수 있다. 이 방식도 노출 시간을 잘 조절할 경우, 도핑 농도를 불연속적으로 discrete 하게 조절할 수 있고, 이 경우 멀티레벨 소자에서 레벨 간의 작동 전압을 더욱 명확하게 구분할 수 있다.
도 13 및 도 14를 참조하여, 설명된 것 외에, 다양한 방법으로, 상기 강유전 박막 내에 상기 도핑 원소가 농도 구배를 갖도록, 도핑될 수 있음은 자명하다.
도 15는 본 출원의 실시 예에 따른 강유전 박막을 포함하는 반도체 소자의 멀티레벨 특성을 설명하기 위한 도면이다.
도 15를 참조하면, 본 출원의 실시 예에 따라, 상기 강유전 도메인 및 상기 스페이서를 포함하는 상기 강유전 박막을 이용하여, 9개의 state가 구현되었다. 도 15에 도시된 것과 같이, -2MV/cm 이상의 전압을 주어서 강유전 분극이 모두 아래쪽을 향해 포화된 state 1이 구현되었고, 반도체 소자에 인가되는 활성화 필드가 점차적으로 증가함(0~2MV/cm)에 따라서, b-lattice 방향의 유닛셀 단위, 즉 복수의 상기 강유전 도메인이 각각 독립적으로 분극 방향이 스위칭되면서, state 2~state 8이 구현되며, 최종적으로 2MV/cm 이상의 활성화 필드 조건에서 state 9가 구현되었다. b-lattice 방향의 유닛셀이 늘어나는 만큼의 추가적인 멀티레벨 구현이 가능하다.
결론적으로, 복수의 상기 강유전 도메인의 분극 방향이 각각 독립적으로 스위칭되어, 멀티 레벨을 구현할 수 있음을 확인할 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
100: 강유전 박막
110: 스페이서
120: 강유전 도메인
200: 기판
210: 게이트 절연막
220: 블록킹막
230: 게이트 패턴

Claims (12)

  1. 기판;
    상기 기판 상의 게이트 절연막;
    상기 게이트 절연막 상에 배치된 강유전 박막;
    상기 강유전 박막 상의 블록킹막; 및
    상기 블록킹막 상의 게이트 패턴을 포함하되,
    상기 강유전 박막은, 외부에서 인가된 전기장으로부터 고정된 분극을 갖는 스페이서, 및 외부에서 인가된 전기장에 의해 분극이 제어되는 강유전 도메인을 포함하되,
    복수의 상기 스페이서 및 복수의 상기 강유전 도메인은, 상기 기판의 상부면과 평행한 방향으로, 교대로 그리고 반복적으로 제공되는 것을 포함하는 메모리 소자.
  2. 제1 항에 있어서,
    상기 기판의 상기 상부면에 평행한 방향으로, 상기 게이트 패턴의 폭은, 상기 강유전 도메인의 폭 이상이고, 상기 강유전 도메인의 폭 및 상기 스페이서의 폭의 합보다 좁은 것을 포함하는 메모리 소자.
  3. 제1 항에 있어서,
    상기 기판 상에 상기 게이트 패턴은 복수로 제공되고,
    상기 게이트 패턴의 각각은, 하나의 상기 강유전 도메인과 중첩되는 것을 포함하는 메모리 소자.
  4. 제1 항에 있어서,
    상기 기판의 상기 상부면에 평행한 방향으로, 상기 게이트 패턴의 폭은, 상기 강유전 도메인의 폭 및 상기 스페이서의 폭의 합보다 넓은 것을 포함하는 메모리 소자.
  5. 제1 항에 있어서,
    상기 게이트 패턴은, 복수의 상기 강유전 도메인과 중첩되는 것을 포함하는 메모리 소자.
  6. 제1 항에 있어서,
    하나의 상기 스페이서 및 하나의 상기 강유전 도메인이 하나의 메모리 셀을 구성하는 것을 포함하는 메모리 소자.
  7. 제1 항에 있어서,
    복수의 상기 강유전 도메인들 사이에 복수의 상기 스페이서가 제공되어, 복수의 상기 강유전 도메인의 분극이 독립적으로 제어되는 것을 포함하는 메모리 소자.
  8. 기판;
    상기 기판 상에 배치되고, b-lattice 방향으로 분극이 독립적으로 제어되는 복수의 강유전 도메인이 서로 이격되어 있는 강유전 박막; 및
    상기 강유전 박막 상의 게이트 패턴을 포함하는 반도체 소자.
  9. 제8 항에 있어서,
    복수의 상기 강유전 도메인은, b-lattice 방향으로 옆으로(laterally) 서로 이격되는 것을 포함하는 반도체 소자.
  10. 제8 항에 있어서,
    상기 게이트 패턴은, 적어도 하나 이상의 상기 강유전 도메인과 중첩되는 것을 포함하는 반도체 소자.
  11. 제8 항에 있어서,
    상기 강유전 박막은, 도핑 원소가 도핑된 금속 산화물을 포함하고,
    상기 도핑 원소는, 상기 기판의 상부면에 b-lattice 방향으로 평행한 방향으로, 상기 강유전 박막 내에서, 농도 구배를 갖는 것을 포함하는 반도체 소자.
  12. 제11 항에 있어서,
    상기 도핑 원소는, Si, Al, Ge, La, Y, Ba, Sr, Ti, Zr, Sn, Sc, Ta, Nb, Fe, Pr, 또는 Sb 중에서 적어도 어느 하나를 포함하는 반도체 소자.
KR1020210018617A 2020-04-20 2021-02-09 초고밀도 메모리 및 멀티레벨 메모리 소자, 및 그 제조 방법 KR20210130090A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
PCT/KR2021/002083 WO2021215638A1 (ko) 2020-04-20 2021-02-18 초고밀도 메모리 및 멀티레벨 메모리 소자, 및 그 제조 방법
US17/233,608 US11855204B2 (en) 2020-04-20 2021-04-19 Ultra high-density memory and multi-level memory device and method of fabricating the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20200047206 2020-04-20
KR1020200047206 2020-04-20

Publications (1)

Publication Number Publication Date
KR20210130090A true KR20210130090A (ko) 2021-10-29

Family

ID=78231549

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210018617A KR20210130090A (ko) 2020-04-20 2021-02-09 초고밀도 메모리 및 멀티레벨 메모리 소자, 및 그 제조 방법

Country Status (2)

Country Link
KR (1) KR20210130090A (ko)
WO (1) WO2021215638A1 (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4785180B2 (ja) * 2004-09-10 2011-10-05 富士通セミコンダクター株式会社 強誘電体メモリ、多値データ記録方法、および多値データ読出し方法
JP5106031B2 (ja) * 2007-10-12 2012-12-26 パナソニック株式会社 半導体記憶装置及びその製造方法並びに半導体スイッチング装置
KR20180109309A (ko) * 2017-03-27 2018-10-08 울산과학기술원 초격자 구조를 가지는 유전체 소재, 전자 소자 및 전자 소자의 제조 방법
KR20200021276A (ko) * 2018-08-20 2020-02-28 삼성전자주식회사 전자 소자 및 그 제조방법
KR20200024067A (ko) * 2018-08-20 2020-03-06 삼성전자주식회사 로직 스위칭 소자 및 그 제조방법

Also Published As

Publication number Publication date
WO2021215638A1 (ko) 2021-10-28

Similar Documents

Publication Publication Date Title
Banerjee et al. Hafnium oxide (HfO2)–a multifunctional oxide: a review on the prospect and challenges of hafnium oxide in resistive switching and ferroelectric memories
Müller et al. Ferroelectric hafnium oxide based materials and devices: Assessment of current status and future prospects
Kohlstedt et al. Current status and challenges of ferroelectric memory devices
US20160118404A1 (en) Three-dimensional non-volatile ferroelectric random access memory
EP0616726B1 (en) Layered superlattice material applications
KR20180105530A (ko) 강유전성 메모리 소자 및 이를 포함하는 크로스 포인트 어레이 장치
CN108369956A (zh) 铁电电容器、铁电场效应晶体管及在形成包含导电材料与铁电材料的电子组件时使用的方法
US11721377B2 (en) Method for reading and writing memory cells in three-dimensional FeRAM
WO2021112247A1 (ja) 不揮発性記憶装置、不揮発性記憶素子及びその製造方法
Mikolajick et al. Next generation ferroelectric memories enabled by hafnium oxide
US11871584B1 (en) Multi-level hydrogen barrier layers for memory applications
US11855204B2 (en) Ultra high-density memory and multi-level memory device and method of fabricating the same
CN111033738A (zh) 铁电电容器、铁电场效应晶体管以及用于形成包括导电材料和铁电材料的电子装置的方法
TWI795867B (zh) 記憶體的底部電極介面結構及其形成方法
Hwang et al. Ferroelectric memories
KR102433698B1 (ko) 커패시터 절연체를 사이에 갖는 전도성 커패시터 전극 쌍을 포함하는 커패시터의 적어도 하나의 전도성 커패시터 전극의 적어도 일 부분을 형성하는데 사용되는 방법 및 커패시터를 형성하는 방법
KR20210130090A (ko) 초고밀도 메모리 및 멀티레벨 메모리 소자, 및 그 제조 방법
Müller Development of HfO2-based ferroelectric memories for future CMOS technology nodes
Siannas et al. Electronic Synapses Enabled by an Epitaxial SrTiO3‐δ/Hf0. 5Zr0. 5O2 Ferroelectric Field‐Effect Memristor Integrated on Silicon
Schroeder et al. Nonvolatile Field-Effect transistors using Ferroelectric-Doped HfO 2 films
Persson Integration of ferroelectric hfo2 onto a iii-v nanowire platform
US20230054171A1 (en) Ferroelectric tunnel junction devices with internal biases for long retention
US20240113043A1 (en) Embedded memory device with reduced plasma-induced damage and methods of forming the same
US20050199924A1 (en) Optimized ferroelectric material crystallographic texture for enhanced high density feram
Kämpfe Electron Devices Based On Ferroelectric Hafnium Oxide Thin Films

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal