CN116133413A - 存储器件及其制造方法、电子设备 - Google Patents

Abstract

本申请实施例提供了一种存储器件及其制造方法、电子设备。在本申请实施例提供的存储器件中，存储单元包括串联的第一晶体管和第二晶体管，相较于只设置有一个晶体管的存储单元而言，施加于一个晶体管的电压差被分担到串联的第一晶体管和第二晶体管上，从而能够显示降低第一晶体管的漏极电压，从而能够降低本申请存储单元中的泄漏电流。

Description

存储器件及其制造方法、电子设备

技术领域

本申请涉及半导体技术领域，具体而言，本申请涉及一种存储器件及其制造方法、电子设备。

背景技术

随着半导体器件集成化技术的发展，对于以存储器件为代表的半导体器件而言，为了提高存储器件的存储密度，存储器件中存储单元的尺寸越来越小。

随着存储单元尺寸的减小，存储单元中晶体管的泄漏电流会明显增大，不利于提升存储器件性能的稳定性。

发明内容

本申请提出一种存储器件及其制造方法、电子设备，至少用以改善背景技术中的不足。

第一个方面，本申请实施例提供了一种存储器件，包括：多个存储单元、字线和位线；

存储单元包括：

第一晶体管，第一晶体管的第一源极与位线电连接；

第二晶体管，与第一晶体管串联；

电容，与第二晶体管的第二漏极电连接；

共用电极，为第一晶体管的第一漏极和第二晶体管的第二源极，通过共用电极将第一晶体管和第二晶体管串联；

第一晶体管和第二晶体管均为n型晶体管或均为p型晶体管，且第一晶体管的第一栅极和第二晶体管的第二栅极与字线电连接。

可选地，第一晶体管和第二晶体管分别为垂直晶体管，且第一晶体管和第二晶体管沿着垂直于衬底的方向叠层设置。

可选地，第一晶体管的第一半导体层和第二晶体管的第二半导体层沿着垂直于衬底的方向叠层设置，且第一半导体层和第二半导体层之间设置有共用电极，第一半导体层和第二半导体层分别与共用电极连接；

第一栅极和第二栅极沿着垂直于衬底的方向叠层设置；

第一栅极环绕第一半导体层的外侧壁设置且与第一半导体层相绝缘，第二栅极环绕第二半导体层的外侧壁设置且与第二半导体层相绝缘；或者，第一半导体层环绕第一栅极的外侧壁且与第一栅极相绝缘，第二半导体层环绕第二栅极的外侧壁设置且与第二栅极相绝缘。

可选地，字线在平行于衬底的方向延伸同时与第一栅极和第二栅极连接。

可选地，第一半导体层、第二半导体层以及共用电极为柱状结构；

第一晶体管的第一源极、共用电极，以及第二晶体管的第二漏极依次沿着远离衬底的方向叠层且间隔设置，第二晶体管的第二漏极设置于第二半导体层的顶端或侧壁；

第一晶体管的第一源极设置于第一半导体层的底端或侧壁。

可选地，第一晶体管的第一源极、共用电极，以及第二晶体管的第二漏极的外轮廓在衬底上的投影围设第一半导体层和第二半导体层的外轮廓在衬底上的投影，使得第一晶体管的第一源极、共用电极、第二晶体管的第二漏极相对于第一半导体层和第二半导体层向外凸出；

第一栅极位于第一半导体层的外侧壁上，第二栅极位于第二半导体层的外侧壁上；存储单元包括连接电极，连接电极与第一栅极和第二栅极接触，并环绕设置于第一栅极和第二栅极的外侧壁。

可选地，电容位于第二晶体管的第二漏极远离衬底的一侧，电容的第一电极的部分与第二晶体管的第二漏极接触。

可选地，字线包括多个依次连接的子段，每个子段环绕第一栅极、共用电极、第二栅极以及第二晶体管的第二漏极的外侧壁设置，且子段的上表面与第二晶体管的第二漏极的上表面平齐。

第二个方面，本申请实施例提供了一种电子设备，包括：如上述第一个方面所提供的任一存储器件。

第三个方面，本申请实施例提供了一种存储器件的制造方法，包括：

基于图案化工艺在衬底的一侧形成多个相互间隔设置的重复单元；每个重复单元包括叠层设置的第一源极、第一半导体层、共用电极、第二半导体层和第二漏极；

在第一源极、第一半导体层、共用电极、第二半导体层和第二漏极的外侧壁形成第一绝缘层，在第一绝缘层的外侧壁形成第一栅极和第二栅极；

形成与第一源极连接的位线；

形成与第一栅极和第二栅极连接的字线；

在第二漏极远离衬底的一侧形成与漏极电连接的电容。

可选地，基于图案化工艺在衬底的一侧形成多个相互间隔设置的重复单元，包括：

基于图案化工艺在衬底的一侧形成多个相互间隔设置初始重复单元，初始重复单元包括叠层设置的第一源极、第一初始半导体层、共用电极、第二初始半导体层和第二漏极；

侧向刻蚀初始重复单元的第一初始半导体层和第二初始半导体层，形成重复单元。

可选地，形成与第一栅极和第二栅极连接的字线，包括：

形成填充于所有重复单元之间的初始字线层；

图案化初始字线层形成平行于衬底方向延伸的字线。

本申请实施例提供的技术方案带来的有益技术效果包括：

在本申请实施例提供的存储器件中，存储单元包括串联的第一晶体管和第二晶体管，相较于只设置有一个晶体管的存储单元而言，施加于一个晶体管的电压差被分担到串联的第一晶体管和第二晶体管上，从而能够显示降低第一晶体管的漏极电压，从而能够降低本申请存储单元中的泄漏电流，从而能够保障本申请存储器件的工作性能。

同时，由于第一晶体管和第二晶体管共用同一个共用电极，从而能够减小第一晶体管和第二晶体管所占的体积，能够保障存储器件的单元存储密度。

本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为本申请实施例提供的一种存储器件中一种存储单元的电路原理结构示意图；

图2为本申请实施例提供的一种存储器件中一种存储单元的结构示意图；

图3为本申请实施例提供的另一种存储器件的俯视结构示意图；

图4为本申请实施例提供的图3所示存储器件AA向的剖视结构示意图；

图5为本申请实施例提供的图3所示存储器件BB向的剖视结构示意图；

图6为本申请实施例提供的又一种存储器件中一种存储单元的结构示意图；

图7为本申请实施例提供的一种存储器件的制备方法的流程示意图；

图8a为本申请实施例提供的存储器件的制备方法中制备得到第一掺杂层后的俯视结构示意图；

图8b为本申请实施例提供的图8a所示结构的AA向剖视结构示意图；

图8c为本申请实施例提供的图8a所示结构的BB向剖视结构示意图；

图9a为本申请实施例提供的存储器件的制备方法中制备得到的第一中间基板的俯视结构示意图；

图9b为本申请实施例提供的图9a所示第一中间基板的AA向剖视结构示意图；

图9c为本申请实施例提供的图9a所示第一中间基板的BB向剖视结构示意图；

图10a为本申请实施例提供的存储器件的制备方法中制备得到的第一掩膜结构后的俯视结构示意图；

图10b为本申请实施例提供的图10a所示结构的AA向剖视结构示意图；

图10c为本申请实施例提供的图10a所示结构的BB向剖视结构示意图；

图11a为本申请实施例提供的存储器件的制备方法中制备得到第二沟槽和中间重复单元后的俯视结构示意图；

图11b为本申请实施例提供的图11a所示结构的AA向剖视结构示意图；

图11c为本申请实施例提供的图11a所示结构的BB向剖视结构示意图；

图12a为本申请实施例提供的存储器件的制备方法中制备得到第二掩膜结构后的俯视结构示意图；

图12b为本申请实施例提供的图12a所示结构的AA向剖视结构示意图；

图12c为本申请实施例提供的图12a所示结构的BB向剖视结构示意图；

图13a为本申请实施例提供的存储器件的制备方法中制备初始重复单元后的俯视结构示意图；

图13b为本申请实施例提供的图13a所示结构的AA向剖视结构示意图；

图13c为本申请实施例提供的图13a所示结构的BB向剖视结构示意图；

图14a为本申请实施例提供的存储器件的制备方法中制备第一半导体层和第二半导体层后的俯视结构示意图；

图14b为本申请实施例提供的图14a所示结构的AA向剖视结构示意图；

图14c为本申请实施例提供的图14a所示结构的BB向剖视结构示意图；

图15a为本申请实施例提供的存储器件的制备方法中制备得到第一栅极和第二栅极后的俯视结构示意图；

图15b为本申请实施例提供的图15a所示结构的AA向剖视结构示意图；

图15c为本申请实施例提供的图15a所示结构的BB向剖视结构示意图；

图16a为本申请实施例提供的存储器件的制备方法中制备得到位线后的俯视结构示意图；

图16b为本申请实施例提供的图16a所示结构的BB向剖视结构示意图；

图17a为本申请实施例提供的存储器件的制备方法中制备得到第三绝缘层后的俯视结构示意图；

图17b为本申请实施例提供的图17a所示结构的AA向剖视结构示意图；

图17c为本申请实施例提供的图17a所示结构的BB向剖视结构示意图；

图18a为本申请实施例提供的存储器件的制备方法中制备得到初始字线后的俯视结构示意图；

图18b为本申请实施例提供的图18a所示结构的AA向剖视结构示意图；

图18c为本申请实施例提供的图18a所示结构的BB向剖视结构示意图；

图19a为本申请实施例提供的存储器件的制备方法中制备得到第三掩膜结构后的俯视结构示意图；

图19b为本申请实施例提供的图19a所示结构的AA向剖视结构示意图；

图19c为本申请实施例提供的图19a所示结构的BB向剖视结构示意图；

图20a为本申请实施例提供的存储器件的制备方法中制备得到字线后的俯视结构示意图；

图20b为本申请实施例提供的图20a所示结构的AA向剖视结构示意图；

图20c为本申请实施例提供的图20a所示结构的BB向剖视结构示意图；

图21a为本申请实施例提供的存储器件的制备方法中制备得到第一子介质层后的俯视结构示意图；

图21b为本申请实施例提供的图21a所示结构的AA向剖视结构示意图；

图21c为本申请实施例提供的图21a所示结构的BB向剖视结构示意图；

图22a为本申请实施例提供的存储器件的制备方法中制备得到第二中间基板后的俯视结构示意图；

图22b为本申请实施例提供的图22a所示第二中间基板的AA向剖视结构示意图；

图22c为本申请实施例提供的图22a所示第二中间基板的BB向剖视结构示意图。

附图表示说明：

10-衬底；11-第一隔离层；12-第三绝缘层；13-第一介质层；131-第一子介质层；132-第二子介质层；

20-第一晶体管；21-第一源极；22-第一半导体层；23-共用电极；24-第一绝缘结构；25-第一栅极；

30-第二晶体管；32-第二半导体层；33-第二漏极；34-第二绝缘结构；35-第二栅极；

40-电容；41-第一电极；42-第二介质层；43-第二电极；

50-字线；60-位线；70-连接电极；

101-第一掺杂层；102-第一掺杂半导体层；103-第二掺杂层；104-第二掺杂半导体层；105-第三掺杂层；106-第一保护层；

107-第一掩膜结构；108-第二沟槽；109-中间重复单元；110-第二绝缘层；111-第二掩膜结构；112-第一沟槽；

113-初始重复单元；1131-初始位线；1132-第一初始半导体层；1133-第二初始半导体层；1134-第一保护结构；

114-第一绝缘层；116-初始字线层；117-第三掩膜结构；118-中间字线。

具体实施方式

下面结合本申请中的附图描述本申请的实施例。应理解，下面结合附图所阐述的实施方式，是用于解释本申请实施例的技术方案的示例性描述，对本申请实施例的技术方案不构成限制。

本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤和/或操作，但不排除实现为本技术领域所支持其他特征、信息、数据、步骤、操作和/或它们的组合等这里使用的术语“和/或”指该术语所限定的项目中的至少一个，例如“A和/或B”可以实现为“A”，或者实现为“B”，或者实现为“A和B”。

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。

首先对本申请涉及的几个名词进行介绍和解释：

DRAM：Dynamic Random Access Memory，动态随机存取存储器。

泄露电流：指的是DRAM中晶体管在关断状态下通过沟道的暗电流。该暗电流会随着晶体管尺寸的减小、沟道的缩短呈指数增长。

目前，DRAM中的存储单元往往由一个晶体管和一个电容组成，随着存储单元尺寸的减小，存储单元中晶体管的泄漏电流会明显增大。

本申请提供的存储器件及其制造方法、电子设备，旨在解决现有技术的如上技术问题。

下面以具体地实施例对本申请的技术方案进行详细说明。

本申请实施例提供了一种存储器件，该存储器件包括多个存储单元，字线和位线。该存储器件中一种存储单元的电路原理结构示意图如图1所示，一种存储单元的结构示意图如图2所示。

存储单元包括：第一晶体管20，第一晶体管20的第一源极21与位线60电连接；第二晶体管30，与第一晶体管20串联；电容40，与第二晶体管30的第二漏极33电连接；共用电极23，为第一晶体管20的第一漏极和第二晶体管30的第二源极，通过共用电极23将第一晶体管20和第二晶体管30串联；第一晶体管20和第二晶体管30均为n型晶体管或均为p型晶体管，且第一晶体管20的第一栅极25和第二晶体管30的第二栅极35与字线50电连接。

在本申请实施例提供的存储器件中，存储单元包括串联的第一晶体管20和第二晶体管30，相较于只设置有一个晶体管的存储单元而言，施加于一个晶体管的电压差被分担到串联的第一晶体管20和第二晶体管30上，从而能够显示降低第一晶体管20的漏极电压，从而能够降低本申请存储单元中的泄漏电流，从而能够保障本申请存储器件的工作性能。

同时，由于第一晶体管20和第二晶体管30共用同一个共用电极23，从而能够减小第一晶体管20和第二晶体管30所占的体积，能够保障存储器件的单元存储密度。

本领域技术人员理解的是，对于晶体管而言，晶体管的泄露电流主要源于漏极附近P-N结的带间隧道效应，在晶体管尺寸固定的情况下，泄露电流随着漏极电压的升高而呈指数级增大。

本申请实施例中，如图1所示，存储单元包括串联的第一晶体管20和第二晶体管30，由于第一晶体管20和第二晶体管30串联，相较于只设置有一个晶体管的存储单元而言，施加于一个晶体管的电压差被分担到串联的第一晶体管20和第二晶体管30上，从而能够显示降低第一晶体管20的漏极电压，由于泄露电流随着漏极电压的降低而呈指数减小，进而能够降低本申请存储单元中的泄漏电流，从而能够保障存储单元的工作性能。

本领域技术人员理解的是，每个晶体管的电流主要取决于施加于栅极的电压，本申请实施例中，由于第一晶体管20的第一栅极25和第二晶体管30的第二栅极35与字线50电连接，从而使得流经第一晶体管20和第二晶体管30的电流值相同，通过控制第二晶体管30的栅极电压，能够进一步降低第一晶体管20的分压，从而能够进一步降低第一晶体管20的漏极电压，从而能够降低本申请存储单元中的泄漏电流，从而能够保障存储单元的工作性能。

本申请实施例中，如图1和图2所示，第一晶体管20的第一源极21与位线60电连接，第一晶体管20的第一漏极和第二晶体管30的第二源极构成共用电极23，通过共用电极23将第一晶体管20和第二晶体管30串联；电容40，与第二晶体管30的第二漏极33电连接；第一晶体管20的第一栅极25和第二晶体管30的第二栅极35与字线50电连接。

本申请实施例中，第一晶体管20和第二晶体管30均为n型晶体管或均为p型晶体管。

在本申请的一个实施例中，第一晶体管20和第二晶体管30分别为垂直晶体管，且第一晶体管20和第二晶体管30沿着垂直于衬底10的方向叠层设置。

本申请实施例中，如图2以及图4-图5所示，沿第一方向，第一晶体管20、第二晶体管30和电容40依次叠置在衬底10的一侧，第一晶体管20、第二晶体管30和电容40串联连接。

可选地，第一晶体管20和第二晶体管30均为垂直晶体管。可选地，垂直晶体管指的是具有垂直结构的晶体管，指的是VGAA(Vertical gate-all-around，垂直全环栅)晶体管。

如图2以及图3-图5所示，第一晶体管20和第二晶体管30沿着垂直于衬底10的方向叠层设置，具体的，第一晶体管20设置于衬底10的一侧，第二晶体管30设置于第一晶体管20远离衬底10的一侧。

在本申请的一个实施例中，第一晶体管20的第一半导体层22和第二晶体管30的第二半导体层32沿着垂直于衬底10的方向叠层设置，且第一半导体层22和第二半导体层32之间设置有共用电极23，第一半导体层22和第二半导体层32分别与共用电极23连接；第一栅极25和第二栅极35沿着垂直于衬底10的方向叠层设置；第一栅极25环绕第一半导体层22的外侧壁设置且与第一半导体层22相绝缘，第二栅极35环绕第二半导体层32的外侧壁设置且与第二半导体层32相绝缘；或者，第一半导体层22环绕第一栅极25的外侧壁且与第一栅极25相绝缘，第二半导体层32环绕第二栅极35的外侧壁设置且与第二栅极32相绝缘。

本申请实施例中，如图2、图4、图5和图6所示，沿垂直于衬底10的第一方向，第一半导体层22和第二半导体层32叠层设置，共用电极23位于第一半导体层22和第二半导体层32之间，且第一半导体层22和第二半导体层32分别与共用电极23连接，可选地，第一半导体层22与共用电极23的一侧面连接，第二半导体层32与共用电极23的另一侧面连接。

如图2、图4、图5和图6所示，沿垂直于衬底10的第一方向，第一栅极25和第二栅极35也叠层设置。

可选地，如图2、图4和图5所示，第一栅极25环绕第一半导体层22的外侧壁设置且与第一半导体层22相绝缘，可选地，第一栅极25和第一半导体层22之间设置有第一绝缘结构24；第二栅极35环绕第二半导体层32的外侧壁设置且与第二半导体层32相绝缘，可选地，第二栅极35和第二半导体层32之间设置有第二绝缘结构34。

本申请实施例中，第一方向为垂直于衬底10的方向，第三方向为平行于衬底10的方向。

可选地，本申请实施例中，共用电极23可以包括层叠的两个子电极，下层子电极充当第一晶体管20第一漏极，上层子电极充当第二晶体管30的第二源极。可选地，共用电极23可以仅是单层电极，既充当第一晶体管20第一漏极，又充当第二晶体管30的第二源极。

当共用电极23是单层电极时，由于第一晶体管20和第二晶体管30共用同一个共用电极23，从而能够减小第一晶体管20和第二晶体管30所占的厚度，有利于提升存储单元的竖直堆叠密度；而且能够简化第一晶体管20和第二晶体管30的结构，简化制备工艺。

在本申请的一个实施例中，字线50在平行于衬底10的方向延伸同时与第一栅极25和第二栅极35连接。

本申请实施例，如图2、图4、图5和图6所示，字线50在平行于衬底10的第二方向延伸，且与第一栅极25和第二栅极35连接，从而通过同一条字线50能够同时驱动串联连接的第一晶体管10和第二晶体管20。

在本申请的一个实施例中，第一半导体层22、第二半导体层32以及共用电极23为柱状结构；第一晶体管20的第一源极21、共用电极23，以及第二晶体管30的第二漏极33依次沿着远离衬底10的方向叠层且间隔设置，第二晶体管30的第二漏极设33置于第二半导体层32的顶端或侧壁；第一晶体管20的第一源极21设置于第一半导体层22的底端或侧壁。

本申请实施例中，第一半导体层22、第二半导体层32以及共用电极23为柱状结构，可选地，柱状结构可以是圆形柱、方形柱、矩形柱、圆角方形柱等。

可选地，如图2、图4和图5所示，第一晶体管20的第一源极21、共用电极23，以及第二晶体管30的第二漏极33依次沿着远离衬底10的方向叠层且间隔设置，且第二漏极设33置于第二半导体层32的顶端，第一源极21设置于第一半导体层22的底端。

可选地，如图6所示，第一晶体管20的第一源极21、共用电极23，以及第二晶体管30的第二漏极33依次沿着远离衬底10的方向叠层且间隔设置，且第二漏极设33置于第二半导体层32的侧壁，第一源极21的部分设置于第一半导体层22的侧壁。

在本申请的一个实施例中，第一晶体管20的第一源极21、共用电极23，以及第二晶体管30的第二漏极33的外轮廓在衬底10上的投影围设第一半导体层22和第二半导体层32的外轮廓在衬底10上的投影，使得第一晶体管20的第一源极21、共用电极23、第二晶体管30的第二漏极33相对于第一半导体层22和第二半导体层32向外凸出；第一栅极25位于第一半导体层22的外侧壁上，第二栅极35位于第二半导体层32的外侧壁上；存储单元包括连接电极70，连接电极70与第一栅极25和第二栅极35接触，并环绕设置于第一栅极25和第二栅极35的外侧壁。

本申请实施例中，如图2、图4和图5所示，第一晶体管20的第一源极21、共用电极23，以及第二晶体管30的第二漏极33的外轮廓在衬底10上的投影围设第一半导体层22和第二半导体层32的外轮廓在衬底10上的投影，使得第一晶体管20的第一源极21、共用电极23、第二晶体管30的第二漏极33相对于第一半导体层22和第二半导体层32向外凸出。

本申请实施例中，如图2、图4和图5所示，第一晶体管20中，第一栅极25位于第一半导体层22的外侧壁上，可选地，第一半导体层22沿平行于衬底10的第三方向相对于第一源极21和共用电极23缩进从而形成第一侧向凹槽，第一绝缘结构24和第一栅极25设置于第一侧向凹槽中。

本申请实施例中，如图2、图4和图5所示，第二晶体管30中，第二栅极35位于第二半导体层32的外侧壁上，可选地，第二半导体层32沿第三方向相对于共用电极23和第二漏极33缩进从而形成第二侧向凹槽，第二绝缘结构34和第二栅极35设置于第二侧向凹槽中。

本申请实施例中，如图4和图5所示，存储单元包括连接电极70，连接电极70与第一栅极25和第二栅极35接触，并环绕设置于第一栅极25和第二栅极35的外侧壁。通过设置连接电极70，能够实现第一栅极25和第二栅极35与字线50的电连接。

可选地，连接电极70、第一栅极25和第二栅极35可以采用同种材料制成，以便于同时形成。

在本申请的一个实施例中，电容40位于第二晶体管30的第二漏极33远离衬底10的一侧，电容40的第一电极41的部分与第二晶体管30的第二漏极33接触。

本申请实施例中，如图2、图4、图5和图6所示，电容40位于第二晶体管30的第二漏极33远离衬底10的一侧，可选地，电容40至少部分设置于第二晶体管30远离衬底10一侧的第一介质层13的第一过孔中，电容40包括第一电极41、第二电极43和夹设于第一电极41与第二电极43之间的第二介质层42，第一电极41的一部分与第二漏极33接触。

在本申请的一个实施例中，字线50包括多个依次连接的子段51，每个子段51环绕第一栅极25、共用电极23、第二栅极35以及第二晶体管30的第二漏极33的外侧壁设置，且子段51的上表面与第二晶体管30的第二漏极33的上表面平齐。

本申请实施例中，如图4所示，第一晶体管10和第二晶体管30构成一个叠置结构，相邻两个叠置之间设置有字线50的子段51，子段51环绕第一栅极25、共用电极23、第二栅极35以及第二漏极33的外侧壁，且子段51的上表面与第二晶体管30的第二漏极33的上表面平齐。

在本申请的一个实施例中，沿第一方向，第一半导体层22和第二半导体层32的尺寸相等。即第一半导体层22和第二半导体层32的厚度相同，在能够降低本申请存储单元中的泄漏电流的同时，能够降低制造难度。

本申请实施例中，与只设置有一个晶体管的存储单元而言，假设该晶体管中半导体层的厚度为2L，本申请实施例中，第一半导体层22厚度为L的第一晶体管20和第二半导体层32厚度为L的第二晶体管30串联连接，由于每个晶体管中的电流主要取决于各自的栅极电压和漏极电压，在栅极电压、第一半导体层22和第二半导体层32相同的情况下，从而能够显示降低第一晶体管20的漏极电压，由于泄露电流随着漏极电压的降低而呈指数减小，进而能够降低本申请存储单元中的泄漏电流，从而能够保障存储单元的工作性能。

应该说明的是，本申请实施例中，第一晶体管20的第一源极21和共用电极23的功能可以相互转换，即第一源极21可以充当源极、漏极中的一种，共用电极23可以充当源极、漏极中的另一种。第二晶体管30同理，此处不再赘述。

本申请实施例中，多个存储单元阵列排布，位线60设置于衬底10的一侧，平行于第三方向，沿第三方向位于同一行的存储单元与同一条位线60连接；字线50平行于第二方向，沿第二方向位于同一列的存储单元与同一条字线50连接；第二方向和第三方向均平行于衬底10，且第二方向垂直于第三方向。

本申请实施例中，阵列排布的存储单元位于位线60远离衬底10的一侧，位线60与沿第三方向排布的第一晶体管20的第一源极21连接。可选地，位线60与第一源极21由同一导电层制备得到，具体的制备工艺流程会在后续存制造方法中进行详细说明，此处不再赘述。

基于同一发明构思，本申请实施例提供了一种电子设备，包括：安装有上述存储器件的终端设备存储器件，比如，智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。

应该说明的是，电子设备并不局限于上述几种，本领域技术人员可以根据实际的应用需求，在不同的设备中设置本申请上述各个实施例所提供的任一种存储器件，从而得到本申请实施例所提供的电子设备。

基于同一发明构思，本申请实施例提供了一种存储器件的制造方法，该方法的流程示意图如图7所示，该方法包括如下步骤S701-S705：

S701，基于图案化工艺在衬底的一侧形成多个相互间隔设置的重复单元；每个重复单元包括叠层设置的第一源极、第一半导体层、共用电极、第二半导体层和第二漏极。

S702，在第一源极、第一半导体层、共用电极、第二半导体层和第二漏极的外侧壁形成绝缘层，在绝缘层的外侧壁形成第一栅极和第二栅极。

S703，形成与第一源极连接的位线。

S704，形成与第一栅极和第二栅极连接的字线。

S705，在第二漏极远离衬底的一侧形成与漏极电连接的电容。

在本申请实施例提供的存储器件的制造方法中，通过制备得到串联连接的第一晶体管20和第二晶体管30，相较于只设置有一个晶体管的存储单元而言，施加于一个晶体管的电压差被分担到串联的第一晶体管20和第二晶体管30上，从而能够显示降低第一晶体管20的漏极电压，从而能够降低本申请存储单元中的泄漏电流，从而能够保障本申请存储器件的工作性能。

同时，制备得到的第一晶体管20和第二晶体管30共用一个共用电极23，从而能够减小第一晶体管20和第二晶体管30所占的体积，能够保障存储器件的单元存储密度。

为了便于读者直观了解本申请实施例所提供的存储器件的制造方法以及采用该方法制造得到的存储器件的优点，下面将结合图8a-图22c进行具体说明。

在本申请的一个实施例中，上述步骤S701中基于图案化工艺在衬底的一侧形成多个相互间隔设置的重复单元，包括：基于图案化工艺在衬底的一侧形成多个相互间隔设置初始重复单元113，初始重复单元113包括叠层设置的第一源极21、第一初始半导体层1132、共用电极23、第二初始半导体层1133和第二漏极33；侧向刻蚀初始重复单元113的第一初始半导体层1132和第二初始半导体层1133，形成重复单元。具体包括以下步骤：

首先，在衬底10的一侧形成第一隔离层11，在第一隔离层11的一侧形成掺杂的半导体层，得到第一掺杂层101；采用外延工艺在第一掺杂层101远离衬底10的一侧，依次形成第一掺杂半导体层102、第二掺杂层103、第二掺杂半导体层104和第三掺杂层105；在第三掺杂层105远离衬底10的一侧形成得到第一保护层106，得到第一中间基板。

可选地，可以采用CVD(Chemical Vapor Deposition，化学气相沉积)、PVD(Physical Vapor Deposition，物理气相沉积)或ALD(Atomic Layer Deposition，原子层沉积)等沉积工艺在衬底10的一侧沉积形成得到第一隔离层11。可选地，本申请实施例中，衬底10为P型掺杂。

然后，采用沉积工艺在第一隔离层11远离衬底10的一侧形成掺杂的半导体层，使得该半导体层具有良好的导电性，得到第一掺杂层101，如图8a-图8c所示。可选地，第一掺杂层101为重度掺杂；第一掺杂层101既可以是N型掺杂，也可是P型掺杂。

接着，采用外延工艺在第一掺杂层101远离衬底10的一侧，依次形成得到第一掺杂半导体层102、第二掺杂层103、第二掺杂半导体层104和第三掺杂层105。接着，在第三掺杂层105远离衬底10的一侧形成得到第一保护层106，得到第一中间基板，如图9a-图9c所示。

可选地，第二掺杂层103和第三掺杂层105均为N型掺杂。可选地，第二掺杂层103和第三掺杂层105为原位掺杂。

本申请实施例中，第一掺杂半导体层102和第二掺杂半导体层104的形成材料包括SiGe(硅锗)，第一保护层106的形成材料包括氮化硅，由于氮化硅具有良好的耐刻蚀行，因此能够避免后续形成工序影响位于第一保护层106下面的膜层结构。

接下来，图案化第一中间基板，形成至少两个间隔且平行于第三方向的第一沟槽和初始重复单元，具体包括以下步骤：

首先，在第一中间基板形成至少两个间隔的第一掩膜结构107，第一掩膜结构107沿第三方向延伸。

可选地，在第一中间基板中第一保护层106远离衬底10的一侧涂覆光刻胶层，通过曝光、显影等工艺处理光刻胶层后得到至少两个间隔的第一掩膜结构107，如图10a-图10c所示，第一掩膜结构107沿第三方向延伸。

然后，以第一掩膜结构107为掩膜刻蚀第一中间基板，并去除第一掩膜结构107，形成至少两个间隔且平行于第三方向的第二沟槽108和中间重复单元109；第二沟槽108的底部贯穿第一掺杂层101。

可选地，刻蚀第一中间基板中未被第一掩膜结构107遮盖的部分，直至部分第一隔离层11出露，形成间隔设置的第二沟槽108和中间重复单元109，如图11a-图11c所示。本申请实施例中，第二沟槽108的底部贯穿第一掺杂层101，可选地，第二沟槽108的底部可以探入部分第一隔离层11，以保障相邻的中间重复单元109能够相互隔离。

接着，在第二沟槽108内形成第二绝缘层110，使得第二绝缘层110与中间重复单元109的表面平齐；在中间重复单元109的一侧形成第二掩膜结构111；第二掩膜结构111在衬底的正投影，位于中间重复单元109在衬底10的正投影内。

可选地，采用PVD、CVD或ALD等沉积工艺在第二沟槽108内沉积形成得到氧化硅层，在沉积形成得到氧化硅层后，采用CMP(Chemical Mechanical Polishing，化学机械抛光)工艺处理氧化硅层，使得中间重复单元109出露，得到与中间重复单元109的表面平齐的第二绝缘层110。

可选地，在中间重复单元109和第二绝缘层110远离衬底10的一侧涂覆光刻胶层，通过曝光、显影等工艺处理光刻胶层后得到至少两个间隔的第二掩膜结构111，如图12a-图12c所示，第二掩膜结构111在衬底的正投影，位于中间重复单元109在衬底10的正投影内，可选地，第二掩膜结构111沿第二方向的两个侧边与中间重复单元109的侧边平齐。

然后，以第二掩膜结构111为掩膜，刻蚀未被第二掩膜结构111覆盖的部分，形成至少两个间隔且平行于第三方向的第一沟槽112和初始重复单元113；初始重复单元113包括初始位线1131，初始位线1131包括第一源极21。

可选地，刻蚀未被第二掩膜结构111遮盖的部分，直至部分第一隔离层11出露，形成间隔设置的第一沟槽112和初始重复单元113，如图12a-图12c所示。本申请实施例中，第一沟槽112的底部可以探入部分第一隔离层11，以保障相邻的初始重复单元113能够相互隔离。

可选地，如图13a-图13c所示，初始重复单元113包括沿第一方向叠置的初始位线1131、第一初始半导体层1132、共用电极23、第二初始半导体层1133、第二漏极33和第一保护结构1134。结合图13a-图13c可知，初始位线1131沿第三方向延伸，且初始位线1131包括第一源极21，具体的，沿第三方向，初始位线1131中与共用电极23相重叠的部分为第一源极21。

接着，侧向刻蚀初始重复单元113的第一初始半导体层1132和第二初始半导体层1133，形成重复单元，具体包括：侧向刻蚀所有初始重复单元113中的第一初始半导体层1132和第二初始半导体层1133，得到第一半导体层22和第二半导体层32，使得第一半导体层22的周面沿平行于衬底10的方向相对于第一源极21和共用电极23缩进，第二半导体层32的周面沿平行于衬底10的方向相对于共用电极23和第二漏极33缩进，即第一源极21、第一半导体层22和共用电极23围合形成第一侧向凹槽，共用电极23、第二半导体层32和第二漏极33围合形成第二侧向凹槽，如图14a-图14c所示所示。

本申请实施例中，结合图14a-图14c所示可知，第一侧向凹槽沿第一半导体层22的周向环绕，第二侧向凹槽沿第二半导体层32的周向环绕。

应该说明的是，图13c和图14c中，用虚线表示初始位线1131中第一源极21的部分，实际产品中并不存在上述虚线；后续附图中的虚线同理。图14a中用虚线表示被遮挡的第二半导体层32。

在本申请的一个实施例中，上述步骤S702中在第一源极21、第一半导体层22、共用电极23、第二半导体层32和第二漏极33的外侧壁形成第一绝缘层114，在第一绝缘层114的外侧壁形成第一栅极25和第二栅极35，包括：

在叠置的第一源极21、第一半导体层22、共用电极23、第二半导体层32和第二漏极33的周面形成与周面随形的第一绝缘层114，得到位于第一侧向凹槽中的第一绝缘结构24和位于第二侧向凹槽中的第二绝缘结构34。

然后，在第一绝缘层114的侧面沉积形成得到位于第一侧向凹槽中的第一栅极25和位于第二侧向凹槽中的第二栅极35，从而得到沿第一方向叠置的第一晶体管20和第二晶体管30，如图15a-图15c所示。

在本申请的一个实施例中，在上述步骤S703中形成与第一源极21连接的位线60，包括：采用退火工艺处理初始位线1131除第一源极21之外的部分，得到位线60。

可选地，在初始位线1131除第一源极21之外的部分的一侧形成钛金属层，然后采用退火工艺处理初始位线1131除第一源极21之外的部分，即采用退火工艺处理初始位线1131未被第一绝缘层114所覆盖的部分，使得钛金属层与初始位线1131中的硅材料发生反应，并去除钛金属层剩余未反应的部分，从而得到金属化的位线60，如图16a-图16b所示。

应该说明的是，图16a的AA向剖视结构示意图与图15b相同，因此未示出。

在本申请的一个实施例中，上述步骤S704中形成与第一栅极25和第二栅极35连接的字线50，包括：形成填充于所有重复单元之间的初始字线层116；图案化初始字线层116形成平行于衬底方向延伸的字线50。具体包括以下步骤：

首先，在衬底10的一侧形成第三绝缘层12，使得第三绝缘层12覆盖位线60，并使得至少部分第一栅极25出露。

可选地，采用PVD、CVD或ALD等沉积工艺在衬底10的一侧形成氧化硅层，氧化硅层覆盖位线60，并通过刻蚀工艺使得至少部分第一栅极25出露，从而形成得到第三绝缘层12，如图17a-图17c所示。

然后，在第三绝缘层12的一侧形成初始字线层116，使得初始字线层116与第一栅极25和第二栅极35连接。

可选地，采用PVD、CVD或ALD等沉积工艺在第三绝缘层12的一侧形成初始位线金属层，初始位线金属层与第一栅极25和第二栅极35连接，然后，采用CMP工艺处理初始位线金属层，得到与第一保护结构1134的上表面平齐的初始字线层116，如图18a-图18c所示。

接着，图案化初始字线层116，得到字线50；字线50包括字段51，字段51环绕包裹至少部分第一晶体管20和至少部分第二晶体管30。具体包括：

在初始字线层116和第一保护结构1134远离衬底10的一侧涂覆光刻胶层，通过曝光、显影等工艺处理光刻胶层后得到至少两个间隔的第三掩膜结构117，如图19a-图19c所示，第三掩膜结构117在衬底的正投影，完全覆盖第一保护结构1134在衬底10的正投影，并覆盖部分初始字线层116。

接着，刻蚀未被第三掩膜结构117所覆盖的部分初始字线层116，直至部分第三绝缘层12出露，得到中间字线118，如图20a-图20c所示，中间字线118与第一栅极25和第二栅极35均连接。

然后，回刻中间字线118，得到字线50，使得字线50的表面低于第一保护结构1134的表面，字线50与第一栅极25和第二栅极35均连接，如图21a-图21c所示。可选地，字线50的表面与第二漏极33的上表面平齐。

接着，形成覆盖第一晶体管20、第二晶体管30、字线50和第三绝缘层12的第一子介质层131，使得第一子介质层131与第一保护结构1134的表面平齐，这可以通过CMP工艺处理得到，如图20a-图21c所示。本申请实施例中，第一子介质层131起到绝缘和平坦化的作用，有利于降低后续形成得到的第一电容40的第一电极41与第二晶体管30之间产生寄生电容40的影响，从而保障形成得到的存储单元的性能。

然后，在第一子介质层131远离衬底10的一侧形成得到第二子介质层132，得到第一介质层13，得到第二中间基板，如图22a-图22c所示。

在本申请的一个实施例中，上述步骤S705中在第二漏极远离衬底的一侧形成与漏极电连接的电容，包括：图案化第二中间基板，得到使得至少部分第二漏极33出露的第一过孔，在第一介质层13和第一过孔内的第二漏极33的一侧依次形成第一电极41、第二介质层42和第二电极43，得到第一电容40。具体包括以下步骤：

首先，刻蚀在第一介质层13的部分第二子介质层132，形成得到第一过孔，使得至少部分第二漏极33出露；然后，在第二子介质层132和第一过孔内沉积形成得到第一电极41，部分第一电极41与第一过孔的内壁随形；接着，在第一电极41和第二子介质层132的一侧形成得到第二介质层42，部分第二介质层42与第一电极41随形；然后，在第二介质层42和第二子介质层132的一侧形成得到第二电极43，得到第一电容40，如图2、图4、图5以及图6所示。

应用本申请实施例，至少能够实现如下有益效果：

在本申请实施例提供的存储器件中，存储单元包括串联的第一晶体管20和第二晶体管30，相较于只设置有一个晶体管的存储单元而言，施加于一个晶体管的电压差被分担到串联的第一晶体管20和第二晶体管30上，从而能够显示降低第一晶体管20的漏极电压，由于泄露电流随着漏极电压的降低而呈指数减小，进而能够降低本申请存储单元中的泄漏电流，从而能够保障存储单元的工作性能。

本申请实施例中，共用电极23可以仅是单层电极，既充当第一晶体管第一漏极，又充当第二晶体管的第二源极。由于第一晶体管和第二晶体管共用同一个共用电极23，从而能够减小第一晶体管和第二晶体管所占的厚度，有利于提升存储单元的竖直堆叠密度；而且能够简化第一晶体管和第二晶体管的结构，简化制备工艺。

本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。

在本申请的描述中，词语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方向或位置关系，为基于附图所示的示例性的方向或位置关系，是为了便于描述或简化描述本申请的实施例，而不是指示或暗示所指的装置或部件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤的实施顺序并不受限于箭头所指示的顺序。除非本文中有明确的说明，否则在本申请实施例的一些实施场景中，各流程中的步骤可以按照需求以其他的顺序执行。而且，各流程图中的部分或全部步骤基于实际的实施场景，可以包括多个子步骤或者多个阶段。这些子步骤或者阶段中的部分或全部可以在同一时刻被执行，也可以在不同的时刻被执行在执行时刻不同的场景下，这些子步骤或者阶段的执行顺序可以根据需求灵活配置，本申请实施例对此不限制。

以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请的方案技术构思的前提下，采用基于本申请技术思想的其他类似实施手段，同样属于本申请实施例的保护范畴。

Claims (12)

1.一种存储器件，其特征在于，包括：多个存储单元、字线和位线；

所述存储单元包括：

第一晶体管，所述第一晶体管的第一源极与所述位线电连接；

第二晶体管，与所述第一晶体管串联；

电容，与所述第二晶体管的第二漏极电连接；

共用电极，为所述第一晶体管的第一漏极和所述第二晶体管的第二源极，通过所述共用电极将所述第一晶体管和所述第二晶体管串联；

所述第一晶体管和所述第二晶体管均为n型晶体管或均为p型晶体管，且所述第一晶体管的第一栅极和所述第二晶体管的第二栅极与所述字线电连接。

2.根据权利要求1所述的存储器件，其特征在于，所述第一晶体管和所述第二晶体管分别为垂直晶体管，且所述第一晶体管和所述第二晶体管沿着垂直于衬底的方向叠层设置。

3.根据权利要求2所述的存储器件，其特征在于，所述第一晶体管的第一半导体层和所述第二晶体管的第二半导体层沿着垂直于衬底的方向叠层设置，且所述第一半导体层和所述第二半导体层之间设置有所述共用电极，所述第一半导体层和所述第二半导体层分别与所述共用电极连接；

所述第一栅极和所述第二栅极沿着垂直于衬底的方向叠层设置；

所述第一栅极环绕所述第一半导体层的外侧壁设置且与所述第一半导体层相绝缘，所述第二栅极环绕所述第二半导体层的外侧壁设置且与所述第二半导体层相绝缘；或者，所述第一半导体层环绕所述第一栅极的外侧壁且与所述第一栅极相绝缘，所述第二半导体层环绕所述第二栅极的外侧壁设置且与所述第二栅极相绝缘。

4.根据权利要求3所述的存储器件，其特征在于，所述字线在平行于衬底的方向延伸同时与所述第一栅极和所述第二栅极连接。

5.根据权利要求4所述的存储器件，其特征在于，

所述第一半导体层、所述第二半导体层以及所述共用电极为柱状结构；

所述第一晶体管的第一源极、所述共用电极，以及所述第二晶体管的第二漏极依次沿着远离衬底的方向叠层且间隔设置，所述第二晶体管的第二漏极设置于所述第二半导体层的顶端或侧壁；

所述第一晶体管的第一源极设置于所述第一半导体层的底端或侧壁。

6.根据权利要求5所述的存储器件，其特征在于，

所述第一晶体管的第一源极、所述共用电极，以及所述第二晶体管的第二漏极的外轮廓在衬底上的投影围设所述第一半导体层和所述第二半导体层的外轮廓在衬底上的投影，使得所述第一晶体管的第一源极、所述共用电极、所述第二晶体管的第二漏极相对于所述第一半导体层和第二半导体层向外凸出；

所述第一栅极位于所述第一半导体层的外侧壁上，所述第二栅极位于所述第二半导体层的外侧壁上；所述存储单元包括连接电极，所述连接电极与所述第一栅极和所述第二栅极接触，并环绕设置于所述第一栅极和所述第二栅极的外侧壁。

7.根据权利要求1所述的存储器件，其特征在于，所述电容位于所述第二晶体管的第二漏极远离衬底的一侧，所述电容的第一电极的部分与所述第二晶体管的第二漏极接触。

8.根据权利要求1所述的存储器件，其特征在于，所述字线包括多个依次连接的子段，每个所述子段环绕所述第一栅极、所述共用电极、所述第二栅极以及所述第二晶体管的第二漏极的外侧壁设置，且所述子段的上表面与所述第二晶体管的第二漏极的上表面平齐。

9.一种电子设备，其特征在于，包括：如上述权利要求1-8中任一项所述的存储器件。

10.一种存储器件的制造方法，其特征在于，包括：

基于图案化工艺在衬底的一侧形成多个相互间隔设置的重复单元；每个所述重复单元包括叠层设置的第一源极、第一半导体层、共用电极、第二半导体层和第二漏极；

在所述第一源极、所述第一半导体层、所述共用电极、所述第二半导体层和所述第二漏极的外侧壁形成第一绝缘层，在所述第一绝缘层的外侧壁形成第一栅极和第二栅极；

形成与所述第一源极连接的位线；

形成与所述第一栅极和所述第二栅极连接的字线；

在所述第二漏极远离所述衬底的一侧形成与所述漏极电连接的电容。

11.根据权利要求10所述的制造方法，其特征在于，所述基于图案化工艺在衬底的一侧形成多个相互间隔设置的重复单元，包括：

基于图案化工艺在所述衬底的一侧形成多个相互间隔设置初始重复单元，所述初始重复单元包括叠层设置的所述第一源极、第一初始半导体层、所述共用电极、第二初始半导体层和所述第二漏极；

侧向刻蚀所述初始重复单元的所述第一初始半导体层和所述第二初始半导体层，形成所述重复单元。

12.根据权利要求10所述的制造方法，其特征在于，所述形成与所述第一栅极和所述第二栅极连接的字线，包括：

形成填充于所有所述重复单元之间的初始字线层；

图案化所述初始字线层形成平行于所述衬底方向延伸的所述字线。

Images