CN115832007B - 垂直晶体管及其制造方法、存储单元 - Google Patents

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Abstract

本申请实施例提供了一种垂直晶体管及其制造方法、存储单元。在本申请实施例提供的垂直晶体管中，通过设置半导体层包括间隔设置的第一半导体层和第二半导体层，且第一半导体层和第二半导体层分布在第一栅极的侧壁，从而通过第一栅极能够同时向第一半导体层和第二半导体层施加电场，能够同时驱动第一半导体层和第二半导体层，从而能够提高垂直晶体管的开态电流，进而能够提升垂直晶体管的性能。

Description

垂直晶体管及其制造方法、存储单元
技术领域
本申请涉及半导体技术领域，具体而言，本申请涉及一种垂直晶体管及其制造方法、存储单元。
背景技术
随着半导体器件集成化技术的发展，对于以存储器为代表的半导体器件而言，存储器中存储单元结构的尺寸越来越小，以提高存储器的存储密度。但是，现有垂直晶体管的性能较低。
发明内容
本申请提出一种垂直晶体管及其制造方法、存储单元，器件结构可以提高器件性能，制造方法可以简化工艺。
本申请一些实施例提供了一种垂直晶体管，包括：
源极，位于衬底上；
漏极，位于源极上方与源极叠层设置；
栅极和半导体层均位于源极和漏极之间，分别与源极和漏极叠层设置；
其中，栅极至少包括位于源极和漏极之间呈柱状沿着垂直于衬底的方向延伸且具有侧壁的第一栅极；
半导体层包括在源极上相互间隔设置的第一半导体层和第二半导体层，第一半导体层和第二半导体层分布在第一栅极的侧壁并与第一栅极相绝缘；第一半导体层从源极至漏极的方向延伸并分别与源极和漏极连接，第二半导体层从源极至漏极的方向延伸并分别与源极和漏极连接。
本申请一些实施例提供了一种存储单元，包括上述任一种垂直晶体管，存储单元还包括字线和位线，字线与第一栅极或栅极连接；
位线位于源极与衬底之间；
位线包括相连的第一部分和第二部分，第一部分位于垂直晶体管的第一半导体层的下方，第一部分和第一半导体层在衬底上的投影具有重叠区域，第一部分与垂直晶体管的第二半导体层在衬底上的投影无重叠区域；第二部分位于第二半导体层的下方，第二部分和第二半导体层在衬底上的投影具有重叠区域，第二部分与第一半导体层在衬底上的投影无重叠区域。
本申请一些实施例提供了一种垂直晶体管的制造方法，包括：
在衬底上依次形成未图案化的第一硅掺杂导电层、牺牲层和第二硅掺杂导电层；
通过图案化工艺在第一硅掺杂导电层上形成多个第一沟槽以区分多个晶体管行区域，每个第一沟槽的侧面为叠层设置的第一硅掺杂导电层形成的源极行、牺牲层形成的第一牺牲结构行和第二硅掺杂导电层形成的漏极行；
每个晶体管行区域，对第一沟槽侧壁的第一牺牲结构行进行回刻处理，形成源极行、第一牺牲结构行形成的牺牲结构行和漏极行的侧壁组合成的U型沟槽；
每个晶体管行区域，通过镀膜工艺在U型沟槽内填充半导体材料，通过图案化工艺在衬底上形成多个垂直于第一沟槽的第二沟槽以区分多个晶体管区域，形成截面与U型沟槽相一致的U型沟槽半导体层或形成截面为柱状的半导体层；每个第二沟槽的侧面为叠层设置的源极行形成的源极、第一牺牲结构行形成的牺牲结构和漏极行形成的漏极，其中，半导体层围绕牺牲结构有两部分，两部分在衬底上的投影无交叠，且两部分中的每部分同时与源极和漏极相连；
去除牺牲结构形成孔，保留源极、漏极和半导体层；
在孔内以及半导体层的侧壁形成绝缘层；
通过镀膜工艺在孔内和半导体层的侧壁填充导电材料，对导电材料进行图案化形成栅极。
本申请实施例提供的技术方案带来的有益技术效果包括：
在本申请实施例提供的垂直晶体管中，通过设置半导体层包括间隔设置的第一半导体层和第二半导体层，且第一半导体层和第二半导体层分布在第一栅极的侧壁，从而通过第一栅极能够同时向第一半导体层和第二半导体层施加电场，能够同时驱动第一半导体层和第二半导体层，从而能够提高垂直晶体管的开态电流，进而能够提升垂直晶体管的性能。
本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本申请一些实施例提供的一种垂直晶体管的结构示意图；
图2为图1所示垂直晶体管的AA向剖面结构示意图；
图3为本申请一些实施例提供的另一种垂直晶体管的结构示意图；
图4为本申请一些实施例提供的一种存储单元的结构示意图；
图5为本申请一些实施例提供的另一种存储单元的结构示意图；
图6为本申请一些实施例提供的一种存储器的制造方法的流程示意图；
图7为本申请一些实施例提供存储器的制造方法中得到第一光刻胶结构和第一掩膜结构后的结构示意图；
图8为本申请一些实施例提供存储器的制造方法中得到初始叠置结构行后的结构示意图；
图9为本申请一些实施例提供存储器的制造方法中得到保护层后的结构示意图；
图10为本申请一些实施例提供存储器的制造方法中得到弧形槽后的结构示意图；
图11为本申请一些实施例提供存储器的制造方法中得到金属层后的结构示意图；
图12为本申请一些实施例提供存储器的制造方法中得到初始位线层后的结构示意图；
图13为本申请一些实施例提供存储器的制造方法中得到第一平坦层后的结构示意图；
图14为本申请一些实施例提供存储器的制造方法中得到第一平坦结构后的结构示意图；
图15为本申请一些实施例提供存储器的制造方法中得到叠置结构行后的结构示意图；
图16为本申请一些实施例提供存储器的制造方法中得到半导体行后的结构示意图；
图17为本申请一些实施例提供存储器的制造方法中得到第二平坦层后的结构示意图；
图18为本申请一些实施例提供存储器的制造方法中在图14所示结构制备得到掩膜结构后的BB向剖面结构示意图；
图19为本申请一些实施例提供存储器的制造方法中得到位线后的结构示意图；
图20为本申请一些实施例提供存储器的制造方法中得到初始字线层后的结构示意图；
图21为本申请一些实施例提供存储器的制造方法中得到第一子栅极和第二子栅极后的结构示意图；
图22为本申请一些实施例提供存储器的制造方法中得到第三介质层后的结构示意图。
附图标记说明：
100-衬底；
10-晶体管；
11-源极；12-半导体层；121-第一半导体层；122-第二半导体层；13-栅极；131-第一子栅极；132-第二子栅极；14-漏极；15-栅极绝缘层；151-第一栅极绝缘层；152-第二栅极绝缘层；
20-位线；21-第一部分；22-第二部分；23-第三部分；
30-连接结构；31-硅化物结构；32-金属结构；
40-介质结构；
101-第一硅掺杂导电层；102-牺牲层；103-第二硅掺杂导电层；104-第一光刻胶结构；105-第一掩膜结构；
106-初始叠置结构行；1011-源极行；1021-第一牺牲结构行；1031-漏极行；
107-保护层；1071-保护结构；
108-弧形槽；109-金属层；110-初始位线层；111-第一平坦层；1111-第一平坦结构；1112-第三平坦结构；
112-叠置结构行；1121-牺牲半导体行；113-半导体行；
114-第二平坦层；1141-第二平坦结构；
115-掩膜结构；1151-第一子掩膜结构；1152-第二子掩膜结构；
116-叠置结构；117-初始字线层；118-第三介质层。
具体实施方式
下面结合本申请中的附图描述本申请的实施例。应理解，下面结合附图所阐述的实施方式，是用于解释本申请的示例性描述，对本申请发明构思技术方案不构成限制。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但不排除实现为本技术领域所支持其他特征、信息、数据、步骤、操作、元件、组件和/或它们的组合等。
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
本申请实施例涉及垂直结构晶体管，具体涉及垂直环栅晶体管(Vertical gate-all-around，VGAA)晶体管。
由于DRAM(Dynamic Random Access Memory，动态随机存取存储器)、MRAM(Magnetoresistive Random Access Memory，磁性随机存储器)等存储器的集成化程度越来越高，从而应用于存储器中晶体管的尺寸需要越来越小。相对于传统的平面晶体管，垂直晶体管具有在衬底上更小的投影面积，因此在未来的高密度DRAM和MRAM等存储器中具有广泛的应用空间。
但垂直结构晶体管面临驱动电流进一步提升的瓶颈。比如，随着垂直结构晶体管尺寸的减小，垂直结构晶体管的开态电流减小，进而晶体管的驱动性能降低、开启速度较慢，进而影响存储器的性能。
而且，在现有存储器的制造过程中，垂直晶体管的半导体结构、栅极的制造精度较低，从而导致存储器中垂直晶体管的性能存在差异，影响存储器的性能。
本申请提供的垂直晶体管及其制造方法、存储单元，旨在解决现有技术的如上技术问题。
下面以具体地实施例对本申请的技术方案进行详细说明。
本申请实施例提供了一种垂直晶体管，该晶体管可用于存储器或逻辑器件。
以下将具体介绍本申请实施例提供的垂直晶体管。为了更好地理解该方案，将结合位线一起介绍本申请的垂直晶体管。
如图1所示，垂直晶体管10和位线20连接，位线20为埋入式布线。可选地，垂直晶体管10还与字线连接，字线为填充式布线，在该纵截面图中难以看到字线，因此未做介绍。
如图1所示，源极11位于衬底100上，漏极14位于源极11上方并与源极11叠层设置，栅极13和半导体层12均位于源极11和漏极14之间，分别与源极11和漏极14叠层设置。
本申请实施例中，如图1所示，栅极13至少包括位于源极11和漏极14之间呈柱状沿垂直于衬底100的方向延伸且具有侧壁的第一栅极131。
如图1所示，半导体层12包括在源极11上相互隔离设置的第一半导体层121和第二半导体层122，第一半导体层121和第二半导体层122分布在第一栅极131的侧壁，并与第一栅极131相绝缘；第一半导体层121从源极11至漏极14的方向延伸并分别与源极11和漏极14连接，第二半导体层121从源极11至漏极14的方向延伸并分别与源极11和漏极14连接。
在本申请实施例提供的垂直晶体管10中，通过设置半导体层12包括间隔设置的第一半导体层121和第二半导体层122，且第一半导体层121和第二半导体层122分布在第一栅极131的侧壁，从而通过第一栅极131能够同时向第一半导体层121和第二半导体层122施加电场，能够同时驱动第一半导体层121和第二半导体层122，从而能够提高垂直晶体管10的开态电流，进而能够提升垂直晶体管10的性能。
本申请实施例中，如图1所示，垂直晶体管10的半导体层12中，第一半导体层121和第二半导体层122沿平行于衬底100的第一方向(例如，图1中自左向右的方向)间隔设置，第一半导体层121和第二半导体层122之间设置有第一栅极131，从而通过向第一栅极131施加开启电平，第一栅极131能够同时驱动第一半导体层121和第二半导体层122，从而能够提高垂直晶体管10的开态电流，能够提升垂直晶体管10的驱动能力和开启速度。
本申请实施例中，间隔设置的第一半导体层121和第二半导体层122为物理上不直接连接，可以在工艺制作时通过整体镀膜和刻蚀工艺隔离得到。
在本申请的一个实施例中，垂直晶体管10还包括：第二栅极132，第二栅极132围绕第一半导体层121和第二半导体层122的外侧表面设置，第二栅极132与第一半导体层121和第二半导体层122相互绝缘，第二栅极132与第一栅极131相连。
本申请实施例中，如图1和图2所示，第二栅极132围绕第一半导体层121和第二半导体层122的外侧表面设置，且第二栅极132与第一半导体层121和第二半导体层122均相互绝缘。
本申请实施例中，第二栅极132与第一栅极131连接，从而在向第一栅极131施加开启电平的同时，第二栅极132也被施加了同样的开启电平，从而使得第一栅极131和第二栅极132均能够同时向第一半导体层121和第二半导体层122施加电场，从而能够进一步提高垂直晶体管10的开态电流，能够提升垂直晶体管10的驱动能力和开启速度，进而能够提升垂直晶体管10的性能。
在本申请的一个实施例中，垂直晶体管10中，第一栅极131和第二栅极132构成的整体结构为栅极13。栅极13为柱状，栅极13的上表面的不同区域具有分别延伸到下表面的两个相互独立的开口；两个开口中分别填充有第一半导体层121和第二半导体层122，第一半导体层121和第二半导体层122与所在的开口中的栅极13之间通过栅极绝缘层15相绝缘。
本申请实施例中，结合图1和图2所示，栅极13为第一栅极131和第二栅极132构成的整体结构。
栅极13中开设有两个相互独立的开口，栅极13中位于两个开口之间的结构为第一栅极131，位于开口外侧的结构为第二栅极132。两个开口中一个填充有第一半导体层121，另一个填充有第二半导体层122。
本申请实施例中，如图1和图2所示，两个开口内均填充有栅极绝缘层15，栅极绝缘层15包括第一栅极绝缘层151和第二栅极绝缘层152，第一栅极绝缘层151位于开口靠近第一栅极131的侧壁，第二栅极绝缘层152位于开口靠近第二栅极132的侧壁。第一半导体层121和第二半导体层122位于对应开口内，并通过第一栅极绝缘层151和第二栅极绝缘层152与栅极13相绝缘。
可选地，第一栅极绝缘层151和第二栅极绝缘层152均采用高k值介质材料制成，以保障绝缘性能的同时，能够降低第一栅极绝缘层151和第二栅极绝缘层152的厚度，能够有利于垂直晶体管10体积的进一步减小。
在本申请的一个实施例中，第一半导体层121和第二半导体层122在衬底100的投影，位于源极11或漏极14在衬底100的投影内。
本申请实施例中，如图1所示，第一半导体层121在衬底100的投影位于源极11或漏极14在衬底100的投影内，即源极11或漏极14覆盖第一半导体层121。
第二半导体层122在衬底100的投影位于源极11或漏极14在衬底100的投影内，即源极11或漏极14覆盖第二半导体层122。
在本申请的一个实施例中，第一半导体层121和第二半导体层122在衬底100的投影无交叠区域。
本申请实施例中，如图1和图3所示，第一半导体层121和第二半导体层122沿平行于衬底100的第一方向间隔设置，且第一半导体层121和第二半导体层122在衬底100的投影无交叠区域，即第一半导体层121和第二半导体层122在沿垂直与衬底100的方向上也不存在重叠部分。
在本申请的一个实施例中，第一栅极131和第二栅极132在衬底100的投影均位于源极11或漏极14在衬底100的投影内。
本申请实施例中，如图1和图3所示，第一栅极131在衬底100的投影位于源极11或漏极14在衬底100的投影内，即源极11或漏极14覆盖第一栅极131。
第二栅极132在衬底100的投影位于源极11或漏极14在衬底100的投影内，即源极11或漏极14覆盖第二栅极132。
在本申请的一个实施例中，第一半导体层121或第二半导体层122在垂直于衬底100方向截取的截面图形为柱状。
本申请实施例中，如图3所示，第一半导体层121的截面图像为柱状，第二半导体层122的截面图形也为柱状。
本申请实施例中，通过设置第二半导体层122的截面图形为柱状，从而能够增大第二栅极132与第二半导体层122的正对面积，从而能够增大第二栅极132施加的电场对第二半导体层122的影响，能够进一步提高垂直晶体管10的开态电流。
本申请实施例中，如图3所示，第一栅极绝缘层151与源极11、第一半导体层121的内侧壁、第二半导体层122的内侧壁以及漏极14围合形成的腔室的周壁随形；第二栅极绝缘层152与源极11、第一半导体层121的外侧壁、第二半导体层122的外侧壁以及漏极14围合形成的凹槽的周壁随形。
如图3所示，第一栅极131设置于第一栅极绝缘层151围合形成的腔室内，以使得第一栅极131与半导体层12、源极11和漏极14相绝缘。
如图3所示，第二栅极132设置于第二栅极绝缘层152围合形成的凹槽内，以使得第二栅极132与半导体层12、源极11和漏极14相绝缘。
在本申请的一个实施例中，第一半导体层121或第二半导体122在垂直于衬底100方向截取的截面图形为U型状，第一半导体层121或第二半导体层122为U型沟槽，U型沟槽的两个相对的外侧壁分别与源极11和漏极14接触，U型沟槽的槽底部朝向第一栅极131设置。
本申请实施例中，如图1所示，第一半导体层121和第二半导体122在垂直于衬底100方向截取的截面图形均为U型状，第一半导体层121和第二半导体层122均为U型沟槽，采用U型沟槽的第一半导体层121和第二半导体层122，能够降低半导体层12的制备难度，从而能够降低垂直晶体管10的制造成本。
本申请实施例中，如图1和图3所示，源极11和漏极14的外轮廓在衬底100上的正投影，围设第一半导体层121、第二半导体层122和第一栅极131的外轮廓在衬底100上的正投影，使得源极11、漏极14相对于第一栅极131向外凸出。如图3所示，源极11、第一半导体层121、第二半导体层122、第一栅极131和漏极14组合形成的剖面图形为工字形。
本申请实施中，如图1和图3所示，源极11和漏极14的外轮廓在衬底100上的正投影，与第二子栅极132的外轮廓在衬底100上的正投影相重叠，使得源极11、漏极14的外侧壁与第二子栅极132的外侧壁相平齐。
应该说明的是，本申请实施例中，所提及的外和内，均是相对于垂直晶体管10的中心而言，相对靠近垂直晶体管10的中心为内，相对远离垂直晶体管10的中心为外。
在本申请的一个实施例中，第二栅极132位于第一半导体层121或第二半导体层122的U型沟槽内。
本申请实施例中，如图1所示，两个U型沟槽的槽底部均朝向第一栅极121设置，使得U型沟槽的槽口相背离，第二栅极132位于U型沟槽内。
可选地，可以采用整层镀膜和刻蚀工艺形成位于U型沟槽内的第二栅极132。
在本申请的一个实施例中，第一半导体层121和第二半导体层122在垂直于衬底100方向截取的截面图形相对于栅极13的纵向中心线对称分布。
本申请实施例中，如图1和图3所示，垂直晶体管10中栅极13的纵向中心线即为垂直晶体管10的纵向中心线。
第一半导体层121和第二半导体层122关于栅极13的纵向中心线对称分布，从而能够确保第一栅极131向第一半导体层121和第二半导体层122施加电场时，第一半导体层121和第二半导体层122受到的电场强度相同，保障流经第一半导体层121和第二半导体层122的电流大小相同，从而能够使得第一半导体层121和第二半导体层122的损耗速率一致，避免第一半导体层121和第二半导体层122损耗速率不一致导致垂直晶体管10的寿命缩短的问题。
本申请实施例中，如图1和图3所示，位于垂直晶体管10下方的部分位线20与源极11直接连接并靠近第一半导体层121或第二半导体层122，源极11可以采用掺杂的半导体材料制成，可选地，源极11的导电率小于位线20的导电率，从而在如图1和图3所示的垂直晶体管10处于导通状态下，第一半导体层121和第二半导体层122的电流会直接流向最近的位线20，能够降低流经第一半导体层121和第二半导体层122的电流相互影响，此时，每个垂直晶体管10相当于两个并联的子晶体管。
从而能够避免在物理上隔绝子晶体管的源极，能够简化薄膜晶体管的制备工艺，降低薄膜晶体管的制造成本。
基于同一发明构思，本申请实施例提供了一种存储单元，包括上述各个实施例中任一所提供的垂直晶体管10。
如图4所示，示出了本申请实施例提供的两个对称设置的垂直晶体管10，存储单元还包括位线20，位线20位于垂直晶体管10的源极11与衬底100之间。存储单元还包括字线，字线与垂直晶体管10的第一栅极131或栅极13连接，在该纵截面图中难以看到字线，因此未做介绍。
本申请实施例中，如图4所示，位线20包括相连接的第一部分21和第二部分22，第一部分21位于垂直晶体管10的第一半导体层121的下方，第一部分21和第一半导体层121在衬底100上的投影具有重叠区域，第一部分21与垂直晶体管10的第二半导体层122在衬底100上的投影无重叠区域，从而能够保障电流流经第一部分21和第一半导体层121；第二部分22位于第二半导体层122的下方，第二部分22和第二半导体层122在衬底100上的投影具有重叠区域，第二部分22与第一半导体层121在衬底上的投影无重叠区域，从而能够保障电流流经第二部分22和第二半导体层122。
本申请实施例中，包括多个垂直晶体管10，多个垂直晶体管10呈阵列排布，位于同一行的垂直晶体管10连接至同一条位线20，如图4和图5所示，沿第一方向的两个垂直晶体管10为同一行。位于同一列的垂直晶体管10连接至同一条字线。
在本申请的一个实施例中，字线在沿平行于衬底100的方向延伸，且字线的延伸方向垂直于位线20的延伸方向，图4中展示的是沿位线20延伸方向的剖面结构示意图，由于垂直晶体管10的遮挡，因此图4中并未显示出字线。
本申请实施例中，第一子栅极131和第二子栅极132均与字线连接，从而通过字线能够向第一子栅极131和第二子栅极132同时施加电平，能够进一步增强栅极13的电场强度，从而能够有助于提高垂直晶体管10的开态电流，进而有助于提升垂直晶体管10的驱动能力和开启速度，能够提升存储单元的性能。
在本申请的一个实施中，位线20的材料为金属硅化物，源极11的材料为硅掺杂。从而使得位线20的导电率大于源极11的导电率，使得垂直晶体管10处于导通状态下，第一半导体层121的电流会直接流向最近的位线20的第一部分21，第二半导体层122的电流会直接流向最近的位线20的第二部分22。在本申请的一个实施例中，存储单元还包括：连接结构30，设置于漏极14远离源极11的一侧。
本申请实施例中，如图5所示，存储单元还包括连接结构30，可选地，沿垂直于衬底100的方向，垂直晶体管10和连接结构30叠层设置，如图5所示，连接结构30设置于垂直晶体管10的漏极14远离源极11的一侧。
本申请实施例中，连接结构30用于实现晶体管10与存储单元的其它器件的电连接，例如，用于实现垂直晶体管10与电容的电连接，或者，用于实现垂直晶体管10与MTJ(Magnetic Tunnel Junctions，磁性隧道结)的电连接。
本申请实施例中，通过设置连接结构30能够便于直接在连接结构30的一侧形成与垂直晶体管10电连接的器件，从而能够根据不同的需要，可以在形成垂直晶体管10和连接结构30后，再选择在连接结构30的一侧形成电容或MTJ，或者，先采用一条产线在衬底100的一侧依次形成位线20、垂直晶体管10、字线以及连接结构30后，再采用另一条产线形成电容或MTJ，从而能够提高存储单元的生产效率。
可选地，如图5所示，连接结构30包括硅化物结构31和金属结构32。由于漏极14多采用掺杂的半导体材料制成，其与金属结构32的导电率存在明显的差异，通过设置硅化物结构31，能够降低金属结构32与漏极14之间的界面电阻，从而能够保障存储单元的性能。
本申请实施例中，如图4和图5所示，沿第一方向，位线20包括依次连接的第一部分21、第二部分22和第三部分23，第三部分23的一端与位于一个垂直晶体管10中第二半导体层122下方的第二部分22连接，另一端与位于相邻的另一个垂直晶体管10中第一半导体层121的第一部分21连接。基于同一发明构思，本申请实施例提供了一种电子设备，包括：如上述各个实施例所提供的任一种存储器。
本申请实施例中，由于电子设备采用了前述各实施例提供的任一种存储器，其原理和技术效果请参阅前述各实施例，在此不再赘述。
可选地，电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
应该说明的是，电子设备并不局限于上述几种，本领域技术人员可以根据实际的应用需求，在不同的设备中设置本申请上述各个实施例所提供的任一种存储器，从而得到本申请实施例所提供的电子设备。
基于同一发明构思，本申请实施例提供了一种垂直晶体管的制造方法，该方法的流程示意图如图6所示。
为了更好地理解该方案，将结合制造包括多个垂直晶体管的阵列来介绍本申请的垂直晶体管的制造方法。垂直晶体管的制造方法包括如下步骤S601-S607：
S601，在衬底上依次形成未图案化的第一硅掺杂导电层、牺牲层和第二硅掺杂导电层。
S602，通过图案化工艺在第一硅掺杂导电层上形成多个第一沟槽以区分多个晶体管行区域，每个第一沟槽的侧面为叠层设置的第一硅掺杂导电层形成的源极行、牺牲层形成的第一牺牲结构行和第二硅掺杂导电层形成的漏极行。
S603，每个晶体管行区域，对第一沟槽侧壁的初始牺牲结构进行回刻处理，形成源极行、第一牺牲结构行形成的牺牲结构行和漏极行的侧壁组合成的U型沟槽。
S604，每个晶体管行区域，通过镀膜工艺在U型沟槽内填充半导体材料，通过图案化工艺在衬底上形成多个垂直于第一沟槽的第二沟槽以区分多个晶体管区域，形成截面与U型沟槽相一致的U型沟槽半导体层或形成截面为柱状的半导体层；每个第二沟槽的侧面为叠层设置的源极行形成的源极、第一牺牲结构行形成的牺牲结构和漏极行形成的漏极，半导体层围绕牺牲结构有两部分，两部分在衬底上的投影无交叠，且两部分中的每部分同时与源极和漏极相连。
S605，去除牺牲结构形成孔，保留源极、漏极和半导体层。
S606，在孔内以及半导体层的侧壁形成绝缘层。
S607，通过镀膜工艺在孔内和半导体层的侧壁填充导电材料，对导电材料进行图案化形成栅极。
在本申请实施例提供的垂直晶体管的制造方法中，通过设置牺牲层，在制造过程中基于牺牲层形成牺牲结构，从而能够形成位于牺牲结构两侧的半导体层，并且在去除牺牲结构后，能够形成至少部分位于半导体层两部分之间的栅极，从而通过栅极能够同时驱动半导体层的两部分，能够提高垂直晶体管的开态电流，进而能够提高垂直晶体管的性能。
本申请实施例中，上述步骤S601具体包括：在衬底100的一侧依次形成未图案化的第一硅掺杂导电层101、牺牲层102和第二硅掺杂导电层103，并在第二硅掺杂导电层103远离衬底100的一侧形成第一光刻胶结构104，在第一光刻胶结构104的两侧壁形成第一掩膜结构105，如图7所示。
可选地，第一硅掺杂导电层101和第二硅掺杂导电层103为掺杂的半导体材料制成，可选地，第一硅掺杂导电层101和第二硅掺杂导电层103均为N型掺杂，掺杂程度可以根据具体的制造工艺或需求来确定，可选地，第一硅掺杂导电层101为轻度掺杂；牺牲层102为GeSi(硅锗)；第一掩膜结构105的制备材料可以是氧化硅。
可选地，本申请实施例中，第一硅掺杂导电层101、牺牲层102和第二硅掺杂导电层103采用外延生长工艺形成。从而便于精准控制各个膜层的厚度，特别是精准控制牺牲层102厚度，便于精准控制后续制造得到的半导体层12和栅极13的尺寸，从而能够保障垂直晶体管的制造精度，进而能够保障存储器中各个存储单元的晶体管性能的均一性，进而能够保障存储器的性能。
本申请实施例中，上述步骤S602具体包括：通过图案化工艺在第一硅掺杂导电层101上形成多个第一沟槽以区分多个晶体管行区域，每个第一沟槽的侧面为叠层设置的第一硅掺杂导电层101形成的源极行1011、牺牲层102形成的第一牺牲结构行1021和第二硅掺杂导电层103形成的漏极行1031，如图8所示。
本申请实施例中，上述步骤S603具体包括：每个晶体管行区域，对第一沟槽侧壁的第一牺牲结构1021行进行回刻处理，形成源极行1011、第一牺牲结构行1021形成的牺牲结构行1121和漏极行1031的侧壁组合成的U型沟槽，如图15所示。
本申请实施例中，上述步骤S604具体包括：每个晶体管行区域，通过镀膜工艺在U型沟槽内填充半导体材料，通过图案化工艺在衬底100上形成多个垂直于第一沟槽的第二沟槽以区分多个晶体管区域，形成截面与U型沟槽相一致的U型沟槽半导体层12或形成截面为柱状的半导体层12；每个第二沟槽的侧面为叠层设置的源极行形成的源极11、第一牺牲结构行1121形成的牺牲结构和漏极行1031形成的漏极14，其中，半导体层12围绕牺牲结构有两部分，两部分在衬底100上的投影无交叠，且两部分中的每部分同时与源极11和漏极14相连，如图19所示。
然后，去除牺牲结构形成孔，保留源极11、漏极14和半导体层12；在孔内以及半导体层12的侧壁形成绝缘层15；通过镀膜工艺在孔内和半导体层12的侧壁填充导电材料，对导电材料进行图案化形成栅极13，如图21所示。
为了便于读者直观了解本申请实施例所提供的垂直晶体管、位线和字线的制造方法以及采用该方法制备得到的垂直晶体管的优点，下面将结合图7-图22进行具体说明。
首先，基于图案化工艺在衬底100的一侧形成多个相互间隔设置的初始叠置结构行106。
本申请实施例中，在衬底100的一侧依次形成第一硅掺杂导电层101、牺牲层102和第二硅掺杂导电层103，并在第二硅掺杂导电层103远离衬底100的一侧形成第一光刻胶结构104，在第一光刻胶结构104的两侧壁形成第一掩膜结构105，如图7所示。
本申请实施例，可以采用CVD(Chemical Vapor Deposition，化学气相沉积)、PVD(Physical Vapor Deposition，物理气相沉积)以及ALD(Atomic Layer Deposition，原子层沉积)等沉积工艺制造各个膜层结构。
本申请实施例中，去除第一光刻胶结构104，然后以第一掩膜结构105刻蚀第二硅掺杂导电层103、牺牲层102、第一硅掺杂导电层101以及部分衬底100，形成多个相互间隔设置的初始叠置结构行106，相邻两个初始叠置结构行106之间被第一沟槽隔开，如图8所示。
本申请实施例中，第一掩膜结构105为硬掩膜，在刻蚀第二硅掺杂导电层103、牺牲层102、第一硅掺杂导电层101以及部分衬底100的过程中，能够起到自对准刻蚀的作用，从而保障刻蚀的精度。
初始叠置结构行106沿第二方向延伸，第二方向平行于衬底100且垂直于第一方向，第一方向为位线20的延伸方向，多个初始叠置结构行106沿第一方向间隔设置。如图8所示，初始叠置结构行106包括叠层设置的源极行1011、第一牺牲结构行1021和漏极行1031。
然后，形成覆盖初始叠置结构行106的顶壁和侧壁的保护层107，如图9所示，保护层107为整层结构，还覆盖相邻两个初始叠置结构行106之间的衬底100。可选地，保护层107的制备材料包括氧化硅。
接着，刻蚀相邻两个初始叠置结构行106之间的部分衬底100，形成延伸至至少部分两个初始叠置结构行106下方的弧形槽108，如图10所示，弧形槽108与第一沟槽连通。
本申请实施例中，如图10所示，刻蚀相邻两个初始叠置结构行106之间的保护层107和部分衬底100，形成弧形槽108，保护层107经过刻蚀后，形成保护结构1071。
然后，采用金属硅化物工艺形成初始位线层110；初始位线层110的部分与弧形槽108随形，初始位线层110与所有初始叠置结构行106的源极行1011连接，如图12所示。
可选地，采用金属硅化物工艺形成初始位线层，包括：
在弧形槽108以及相邻两个初始叠置结构行106之间填充金属材料，例如钛、钴等金属材料，形成金属层109，如图11所示，金属层109完全填充弧形槽108，且金属层109的上表面与初始叠置结构行106的第一牺牲结构行1021的上表面平齐。
采用退火工艺处理金属层109，使得金属层109与部分衬底100发生反应，形成包括金属硅化物的初始位线层110，然后去除未反应的金属层109，如图12所示，初始位线层110的部分与弧形槽108随形，并与源极行1011连接。
接着，采用沉积工艺沉积介质材料，如氧化硅，并采用CMP(Chemical MechanicalPolishing，化学机械抛光)工艺处理，形成第一平坦层111，如图13所示。可选地，保护结构1071和第一平坦层111的制造材料相同，因此图13中用第一平坦层111来表示两者，图13中没有表示出保护结构1071。
然后，通过刻蚀工艺去除部分第一平坦层111和第一掩膜结构105，形成第一平坦结构1111，如图14所示，第一平坦结构1111的上表面与源极行1021的上表面平齐，使得第一牺牲结构行1021的两个侧壁暴露。
接着，采用选择性刻蚀工艺侧向刻蚀第一牺牲结构行1021，形成牺牲半导体行1121，使得牺牲半导体行1121的两侧壁均相对于源极行1011和漏极行1031缩进，得到叠置结构行112，如图15所示，叠置结构行112包括叠层设置源极行1011、牺牲半导体行1121和漏极行1031。
在本申请的一个实施例中，采用外延工艺在牺牲半导体行1121的两外侧壁形成半导体行113，具体包括：
首先，采用外延工艺在源极行1011、牺牲半导体行1121和漏极行1031的出露面形成目标半导体层。
由于源极行1011、牺牲半导体行1121和漏极行1031均是基于外延工艺形成，因此可以继续采用外延工艺形成与源极行1011、牺牲半导体行1121和漏极行1031的表面随形的目标半导体层。
然后，采用刻蚀工艺去除部分半导体层，形成位于牺牲半导体行1121两外侧壁的半导体行113，如图16所示。
在本申请的一个实施例中，图案化叠置结构行112、半导体行113和初始位线层110，形成叠置结构116和位线20，具体包括以下步骤：
首先，在叠置结构行112远离衬底100的一侧形成掩膜结构；掩膜结构的延伸方向垂直于叠置结构行的延伸方向。
可选地，采用沉积工艺沉积介质材料，如氧化硅，并采用CMP工艺处理，形成第二平坦层114，如图17所示。接着，在第二平坦层114远离衬底100的一侧形成掩膜结构115，如图18所示。本申请实施例中，图7-图17为沿第一方向的剖视结构示意图，第二方向垂直于第一方向，图18为在图17所示结构制备得到掩膜结构后的AA向剖面结构示意图，图18中用表示第一方向为垂直纸面向内的方向。
如图18所示，掩膜结构115包括第一子掩膜结构1151和位于第一子掩膜结构1151两侧壁的第二子掩膜结构1152，可选地，第一子掩膜结构1151为光刻胶材料，第二子掩膜结构1152为氧化硅材料，即第二子掩膜结构1152为硬掩膜，从而便于后续的自对准刻蚀工艺。
然后，基于掩膜结构115，采用自对准刻蚀工艺刻蚀叠置结构行112、半导体行113和初始位线层110，通过图案化工艺在衬底100上形成多个延伸方向垂直于第一沟槽的第二沟槽，以将每个晶体管行区域划分为多个晶体管区域，每个第二沟槽的侧面为叠层设置的叠置结构行112形成的叠置结构116、半导体行113形成的半导体层12和初始位线层110初始位线层110形成的位线20。
可选地，去除第一子掩膜结构1151，以第二子掩膜结构1152为掩膜，刻蚀叠置结构行112、半导体行113和初始位线层110，分别形成多个间隔设置的叠置结构116、半导体层12和位线20，如图19所示。
本申请实施例中第二子掩膜结构1152为硬掩膜，在刻蚀刻蚀叠置结构行112、半导体行113和初始位线层110的过程中，能够起到自对准刻蚀的作用，从而保障刻蚀的精度。
如图19所示，叠置结构116包括源极11、漏极14，牺牲半导体行1121刻蚀后形成的牺牲结构，牺牲结构由于半导体层12的遮挡而不可见；源极11与位线20连接；第二平坦层114经过刻蚀后形成第二平坦结构1141，第一平坦结构1111经过刻蚀后形成第三平坦结构1112。图19为沿第二方向的剖视结构示意图，图19中用表示第一方向为垂直纸面向内的方向。
接着，去除第二平坦结构1141和牺牲半导体结构1121。
然后，采用沉积工艺形成与源极11、第一半导体层121和第二半导体层122的内侧壁以及漏极14围合形成的腔室的周壁随形的第一栅极绝缘层151，以及形成与源极11、第一半导体层121和第二半导体层122的外侧壁以及漏极14围合形成的凹槽的周壁随形的第二栅极绝缘层152，得到栅极绝缘层15，以使得后续制备栅极13与源极11、漏极14、第一半导体层121以及第二半导体层122相绝缘。
在本申请的一个实施例中，形成至少部分位于第一半导体层121和第二半导体层122之间的栅极13和与栅极13连接的字线，具体包括：
首先，采用原子层沉积工艺沉积金属材料，使得金属材料填充第一栅极绝缘层151围合形成的腔室内，填充于第二栅极绝缘层152围合形成的凹槽内，形成初始字线层117，如图20所示。图20为沿第一方向的剖视结构示意图，图20中用⊙表示第二方向为垂直纸面向外的方向。
然后，图案化初始字线层117，形成位于两个相邻的第一半导体层121和第二半导体层122之间的第一子栅极131和位于第一半导体层121和第二半导体层122外侧壁的第二子栅极132，如图21所示。
本申请实施例中，第一子栅极131设置于第一栅极绝缘层151围合形成的腔室内，以使得第一子栅极131与第一半导体层121、第二半导体层122、源极11和漏极14相绝缘。第二子栅极132设置于第二栅极绝缘层152围合形成的凹槽内，以使得第二子栅极132与第一半导体层121、源极11和漏极14相绝缘，以及使得第二子栅极132与第二半导体层122、源极11和漏极14相绝缘。
本申请实施例中，由于两个第一半导体层121和第二半导体层122均相对于源极11和漏极14的外轮廓侧向缩进，由于源极11和漏极14是基于外延生长工艺制备得到的，沿垂直于衬底100的方向，源极11和漏极14之间的距离是能够精准控制的，栅极绝缘层15是通过ALD工艺形成的，栅极绝缘层151的厚度也是能够精准控制的，从而使得第一栅极绝缘层151围合形成的腔室的尺寸，以及第二栅极绝缘层152围合形成的凹槽的尺寸能够精准控制，从而能够精准控制形成的第一子栅极131和第二子栅极132的尺寸，特别是能够精准控制第一子栅极131和第二子栅极132的长度，从而能够提高栅极13的制备精度，能够保障垂直晶体管10的制造精度，进而能够保障存储单元的制造精度，能够保障存储器中各个存储单元性能的均一性，进而能够保障存储器的性能。
可选地，图案化初始字线层117，可以采用SOH(Spin On Hard mask，旋涂于硬掩膜)工艺，在初始字线层117的一侧形成自流平的平坦层，然后在平坦层的一侧之形成光刻胶结构，以光刻胶结构为掩膜刻蚀初始字线层117。
接着，采用沉积工艺沉积介质材料，如氧化硅，并磨平处理，形成第三介质层118，如图22所示。
然后，图案化第三介质层118，形成包括开口的介质结构40，开口使得部分漏极14出露，接着，在漏极14出露的部分形成硅化物结构31，然后沉积金属材料，填充开口和硅化物结构31，形成金属结构32，得到连接结构30，得到如图3所示的结构。
可选地，可以在连接结构30的一侧制备电容或MTJ。
应用本申请实施例，至少能够实现如下有益效果：
在本申请实施例提供的垂直晶体管10中，通过设置半导体层12包括间隔设置的第一半导体层121和第二半导体层122，且第一半导体层121和第二半导体层122分布在第一栅极131的侧壁，从而通过第一栅极131能够同时向第一半导体层121和第二半导体层122施加电场，能够同时驱动第一半导体层121和第二半导体层122，从而能够提高垂直晶体管10的开态电流，进而能够提升垂直晶体管10的性能。
本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
在本申请的描述中，词语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方向或位置关系，为基于附图所示的示例性的方向或位置关系，是为了便于描述或简化描述本申请的实施例，而不是指示或暗示所指的装置或部件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤的实施顺序并不受限于箭头所指示的顺序。除非本文中有明确的说明，否则在本申请实施例的一些实施场景中，各流程中的步骤可以按照需求以其他的顺序执行。而且，各流程图中的部分或全部步骤基于实际的实施场景，可以包括多个子步骤或者多个阶段。这些子步骤或者阶段中的部分或全部可以在同一时刻被执行，也可以在不同的时刻被执行在执行时刻不同的场景下，这些子步骤或者阶段的执行顺序可以根据需求灵活配置，本申请实施例对此不限制。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请的方案技术构思的前提下，采用基于本申请技术思想的其他类似实施手段，同样属于本申请实施例的保护范畴。

Claims (12)

1.一种垂直晶体管，其特征在于，包括：
源极，位于衬底上；
漏极，位于所述源极上方与所述源极叠层设置；
栅极和半导体层均位于所述源极和所述漏极之间，分别与所述源极和漏极叠层设置；
其中，所述栅极至少包括位于所述源极和所述漏极之间呈柱状沿着垂直于衬底的方向延伸且具有侧壁的第一栅极；
所述半导体层包括在所述源极上相互间隔设置的第一半导体层和第二半导体层，所述第一半导体层和第二半导体层分布在所述第一栅极的所述侧壁并与所述第一栅极相绝缘；所述第一半导体层从所述源极至所述漏极的方向延伸并分别与所述源极和漏极连接，所述第二半导体层从所述源极至所述漏极的方向延伸并分别与所述源极和漏极连接。
2.根据权利要求1所述的垂直晶体管，其特征在于，还包括：第二栅极，所述第二栅极围绕所述第一半导体层和第二半导体层的外侧表面设置，所述第二栅极与所述第一半导体层和第二半导体层相互绝缘，所述第二栅极与所述第一栅极相连。
3.根据权利要求1所述的垂直晶体管，其特征在于，还包括：第二栅极，所述第一栅极和所述第二栅极构成的整体结构为所述栅极；
所述栅极为柱状，所述栅极的上表面的不同区域具有分别延伸到下表面的两个相互独立的开口；两个所述开口中分别填充有所述第一半导体层和所述第二半导体层，所述第一半导体层和所述第二半导体层与所在的开口中的所述栅极之间通过栅极绝缘层相绝缘。
4.根据权利要求1所述的垂直晶体管，其特征在于，所述第一半导体层和第二半导体层在所述衬底的投影，位于所述源极或所述漏极在所述衬底的投影内。
5.根据权利要求1所述的垂直晶体管，其特征在于，所述第一半导体层和第二半导体层在所述衬底的投影无交叠区域。
6.根据权利要求2所述的垂直晶体管，其特征在于，所述第一栅极和所述第二栅极在所述衬底的投影均位于所述源极或所述漏极在所述衬底的投影内。
7.根据权利要求6所述的垂直晶体管，其特征在于，所述第一半导体层或所述第二半导体层在垂直于所述衬底方向截取的截面图形为柱状；
或，所述第一半导体层或所述第二半导体在垂直于所述衬底方向截取的截面图形为U型状，所述第一半导体层或所述第二半导体层为U型沟槽，所述U型沟槽的两个相对的外侧壁分别与所述源极和所述漏极接触，所述U型沟槽的槽底部朝向所述第一栅极设置。
8.根据权利要求7所述的垂直晶体管，其特征在于，所述第二栅极位于所述第一半导体层或所述第二半导体层的所述U型沟槽内。
9.根据权利要求1所述的垂直晶体管，其特征在于，所述第一半导体层和所述第二半导体层在垂直于所述衬底方向截取的截面图形相对于所述栅极的纵向中心线对称分布。
10.一种存储单元，其特征在于，包括上述权利要求1-9中任一项所述的垂直晶体管，所述存储单元还包括字线和位线，所述字线与所述第一栅极或所述栅极连接；
所述位线位于所述源极与所述衬底之间；
所述位线包括相连的第一部分和第二部分，所述第一部分位于所述垂直晶体管的第一半导体层的下方，所述第一部分和所述第一半导体层在所述衬底上的投影具有重叠区域，所述第一部分与所述垂直晶体管的第二半导体层在所述衬底上的投影无重叠区域；所述第二部分位于所述第二半导体层的下方，所述第二部分和所述第二半导体层在所述衬底上的投影具有重叠区域，所述第二部分与所述第一半导体层在所述衬底上的投影无重叠区域。
11.根据权利要求10所述的存储单元，其特征在于，所述位线的材料为金属硅化物，所述源极的材料为硅掺杂。
12.一种垂直晶体管的制造方法，其特征在于，包括：
在衬底上依次形成未图案化的第一硅掺杂导电层、牺牲层和第二硅掺杂导电层；
通过图案化工艺在所述第一硅掺杂导电层上形成多个第一沟槽以区分多个晶体管行区域，每个所述第一沟槽的侧面为叠层设置的所述第一硅掺杂导电层形成的源极行、所述牺牲层形成的第一牺牲结构行和所述第二硅掺杂导电层形成的漏极行；
每个晶体管行区域，对所述第一沟槽侧壁的所述第一牺牲结构行进行回刻处理，形成所述源极行、所述第一牺牲结构行形成的牺牲结构行和所述漏极行的侧壁组合成的U型沟槽；
每个晶体管行区域，通过镀膜工艺在所述U型沟槽内填充半导体材料，通过图案化工艺在所述衬底上形成多个垂直于所述第一沟槽的第二沟槽以区分多个晶体管区域，形成截面与U型沟槽相一致的U型沟槽半导体层或形成截面为柱状的半导体层；每个所述第二沟槽的侧面为叠层设置的所述源极行形成的源极、所述第一牺牲结构行形成的牺牲结构和所述漏极行形成的漏极，其中，半导体层围绕所述牺牲结构有两部分，所述两部分在所述衬底上的投影无交叠，且所述两部分中的每部分同时与所述源极和所述漏极相连；
去除所述牺牲结构形成孔，保留所述源极、所述漏极和所述半导体层；
在所述孔内以及所述半导体层的侧壁形成绝缘层；
通过镀膜工艺在所述孔内和所述半导体层的侧壁填充导电材料，对所述导电材料进行图案化形成栅极。
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