CN116234309B - 存储器 - Google Patents
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Abstract
本申请实施例提供了一种存储器。在本申请实施例提供的存储器中，半导体层包括间隔设置的第一半导体层和第二半导体层，第一半导体层和第二半导体层分布在第一栅极的侧壁并与第一栅极相绝缘且分别与源极和漏极连接；源极和衬底之间设置有两条相互隔离的第一位线和第二位线；第一位线通过源极与第一半导体层连接，第二位线通过源极与第二半导体层连接。从而使得每个垂直晶体管连接有两条位线，通过两条位线控制存储单元的数据读取操作或数据写入操作，进而能够提高数据读取和写入的速度。
Description
技术领域
本申请涉及半导体技术领域，具体而言，本申请涉及一种存储器。
背景技术
随着半导体器件集成化技术的发展，对于以存储器为代表的半导体器件而言，存储器中存储单元的数量越来越多。
目前，存储器中的存储单元往往呈阵列排布，每条字线连接位于同一行的存储单元的晶体管，每条位线连接位于同一列的存储单元的晶体管，只能通过一条位线实现存储单元中数据的读取或写入，从而导致现有存储器的读取或写入数据的速度较慢。
发明内容
本申请提出一种存储器，至少用以改善背景技术中的不足。
本申请一些实施例提供了一种存储器，包括：多行多列存储单元、多行字线和多列位线；
存储单元的晶体管包括：
源极，位于衬底上；
漏极，位于源极上方与源极叠层设置；
栅极和半导体层，均位于源极和漏极之间分别与源极和漏极叠层设置；
其中，栅极至少包括位于源极和漏极之间呈柱状沿着垂直于衬底的方向延伸且具有侧壁的第一栅极；
半导体层包括间隔设置的第一半导体层和第二半导体层，第一半导体层和第二半导体层分布在第一栅极的侧壁并与第一栅极相绝缘且分别与源极和漏极连接；
源极和衬底之间设置有两条相互隔离的第一位线和第二位线；第一位线通过源极与第一半导体层连接，第二位线通过源极与第二半导体层连接。
示例性的，第一半导体层从源极至漏极的方向延伸并分别与源极和漏极连接，第二半导体层从源极至漏极的方向延伸并分别与源极和漏极连接。
示例性的，第一位线在衬底上的投影与第一半导体层在衬底上的投影有交叠，与第二半导体层在衬底上的投影无交叠；
第二位线在衬底上的投影与第二半导体层在衬底上的投影有交叠，与第一半导体层在衬底上的投影无交叠。
示例性的，第一位线与源极的下表面且靠近第一半导体层的区域接触，第二位线与源极的下表面且靠近第二半导体层的区域接触，第一位线和第二位线在源极的投影内的投影无交叠。
示例性的，第一位线和第二位线为金属硅化物，衬底为硅衬底，第一位线和第二位线埋设于硅衬底中，第一位线和第二位线之间通过硅衬底的硅材料间隔设置。
示例性的，源极下方设置有硅衬底，在硅衬底上位于源极与相邻的两个源极之间对应的区域设置有两个沟槽，每个沟槽从硅衬底表面向衬底方向延伸形成侧壁和底部；
每个沟槽的侧壁靠近源极的区域为内凹状，内凹状硅衬底的表面一定厚度的区域为金属硅化物层，两个沟槽对应的靠近源极的区域的金属硅化物层分别为第一位线和第二位线的一部分，对应于一个源极的两个金属硅化物层之间为硅，硅作为第一位线和第二位线的隔离层。
示例性的，位线还包括：连接线，两列相邻的存储单元中，与一列存储单元的源极连接的第二位线，和与另一列存储单元的源极连接的第一位线通过连接线连接。
示例性的，金属硅化物包括钛和钴中的至少一种。
示例性的，源极的材料为硅掺杂，且源极的导电率小于第一位线和第二位线的导电率。
示例性的，垂直晶体管还包括：第二栅极，第一栅极和第二栅极构成的整体结构为栅极；
栅极为柱状，栅极的上表面的不同区域具有分别延伸到下表面的两个相互独立的开口；两个开口中分别填充有第一半导体层和第二半导体层，第一半导体层和第二半导体层与所在的开口中的栅极之间通过栅极绝缘层相绝缘。
示例性的，字线包括多个依次交替连接的第一子段和第二子段；
第一子段环绕第一栅极和第二栅极，与第一栅极和第二栅极均连接；
第二子段的一端与一个第一子段连接，另一端与另一个第一子段连接。
示例性的，两列相邻的存储单元中，与一列存储单元的源极连接的第二位线，和与另一列存储单元的源极连接的第一位线之间设置有绝缘层。
本申请实施例提供的技术方案带来的有益技术效果包括：
在本申请实施例提供的存储器中，通过设置晶体管的半导体层包括间隔设置的第一半导体层和第二半导体层，第一半导体层和第二半导体层分布在第一栅极的侧壁，第一位线通过源极与第一半导体层连接，第二位线通过源极与第二半导体层连接，从而使得每个垂直晶体管连接有两条位线，通过两条位线控制存储单元的数据读取操作或数据写入操作，进而能够提高数据读取和写入的速度。
同时，通过设置垂直晶体管的半导体层包括间隔设置的第一半导体层和第二半导体层，且第一半导体层和第二半导体层分布在第一栅极的侧壁，从而通过第一栅极能够同时向第一半导体层和第二半导体层施加电场，能够同时驱动第一半导体层和第二半导体层，从而能够提高垂直晶体管的开态电流，进而能够提升垂直晶体管的性能。
同时，通过设置每个存储单元配置两条位线，能够降低流经每条位线的电流，从而能够降低位线流经电流对存储器其它部件的影响。
本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本申请一些实施例提供的一种存储器的结构示意图；
图2为本申请一些实施例提供的图1所示存储器的AA向剖视结构示意图；
图3为本申请一些实施例提供的另一种存储器的结构示意图；
图4为图3所示存储器中垂直晶体管的BB向剖面结构示意图；
图5为本申请一些实施例提供的又一种存储器的结构示意图；
图6为本申请一些实施例提供存储器的制造方法中得到第一光刻胶结构和第一掩膜结构后的结构示意图；
图7为本申请一些实施例提供存储器的制造方法中得到初始叠置结构行后的结构示意图；
图8为本申请一些实施例提供存储器的制造方法中得到第一弧形槽后的结构示意图；
图9为本申请一些实施例提供存储器的制造方法中得到金属层后的结构示意图；
图10为本申请一些实施例提供存储器的制造方法中得到位线后的结构示意图；
图11为本申请一些实施例提供存储器的制造方法中得到第一平坦层后的结构示意图；
图12为本申请一些实施例提供存储器的制造方法中得到第一平坦结构后的结构示意图；
图13为本申请一些实施例提供存储器的制造方法中得到叠置结构行后的结构示意图；
图14为本申请一些实施例提供存储器的制造方法中得到半导体行后的结构示意图；
图15为本申请一些实施例提供存储器的制造方法中得到第二平坦层后的结构示意图；
图16为本申请一些实施例提供存储器的制造方法中在图14所示结构制作得到掩膜结构后的CC向剖面结构示意图；
图17为本申请一些实施例提供存储器的制造方法中基于图15所示结构制作得到半导体结构后的结构示意图；
图18为本申请一些实施例提供存储器的制造方法中字线后的结构示意图。
附图标记说明：
100-衬底；
10-晶体管；
11-源极；12-半导体层；121-第一半导体层；122-第二半导体层；13-栅极；131-第一子栅极；132-第二子栅极；14-漏极；15-栅极绝缘层；151-第一栅极绝缘层；152-第二栅极绝缘层；
20-位线；201-第一位线；22-第二位线；23-连接线；
30-字线；31-第一子段31；32-第二子段；
40-连接结构；41-硅化物结构；42-金属结构；
50-介质结构；
101-第一导体层；102-牺牲半导体层；103-第二导体层；104-第一光刻胶结构；105-第一掩膜结构；
106-初始叠置结构行；1011-源极行；1021-初始牺牲半导体行；1031-漏极行；
1071-保护结构；
108-第一弧形槽；109-金属层；111-第一平坦层；1111-第一平坦结构；
112-叠置结构行；1121-牺牲半导体行；113-半导体行；114-第二平坦层；1151-第一子掩膜结构；116-叠置结构。
具体实施方式
下面结合本申请中的附图描述本申请的实施例。应理解，下面结合附图所阐述的实施方式，是用于解释本申请实施例的技术方案的示例性描述，对本申请实施例的技术方案不构成限制。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但不排除实现为本技术领域所支持其他特征、信息、数据、步骤、操作、元件、组件和/或它们的组合等。
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
本申请实施例涉及垂直结构晶体管，具体涉及垂直环栅晶体管(Vertical gate-all-around，VGAA)晶体管。
由于DRAM(Dynamic Random Access Memory，动态随机存取存储器)、MRAM(Magnetoresistive Random Access Memory，磁性随机存储器)等存储器的集成化程度越来越高，从而应用于存储器中晶体管的尺寸需要越来越小。相对于传统的平面晶体管，垂直晶体管具有在衬底上更小的投影面积，因此在未来的高密度DRAM和MRAM等存储器中具有广泛的应用空间。
目前，存储单元往往呈阵列排布，字线横向延伸，每条字线连接位于同一行的存储单元的垂直晶体管；位线纵向延伸，每条位线连接位于同一列的存储单元的垂直晶体管，从而通过一条字线和一条位线只能够实现一个存储单元中数据的读取或写入，通过一条位线只能够实现一列存储单元中数据的读取和写入，从而导致现有存储器的读取以及写入数据的速度较慢。
但垂直结构晶体管面临驱动电流进一步提升的瓶颈。比如，随着垂直结构晶体管尺寸的减小，垂直结构晶体管的开态电流减小，进而晶体管的驱动性能降低、开启速度较慢，进而影响存储器的性能。
而且，在现有存储器的制造过程中，垂直晶体管的半导体结构、栅极的制造精度较低，从而导致存储器中垂直晶体管的性能存在差异，影响存储器的性能。
本申请提供的存储器，旨在解决现有技术的如上技术问题。
下面以具体地实施例对本申请的技术方案进行详细说明。
本申请实施例提供了一种存储器，该存储器的结构示意图如图1所示，包括：多行多列存储单元、多行字线30和多列位线20。可选地，位线20为埋入式布线，字线30为填充式布线。
本申请实施例中，存储单元包括垂直晶体管10，如图1所示，垂直晶体管10中，源极11位于衬底100上，漏极14位于源极11上方并与源极11叠层设置，栅极13和半导体层12，均位于源极11和漏极14之间，分别与源极11和漏极14叠层设置。
本申请实施例中，如图1所示，栅极13至少包括位于源极11和漏极14之间呈柱状沿垂直于衬底100的方向延伸且具有侧壁的第一栅极131。
如图1所示，半导体层12包括隔离设置的第一半导体层121和第二半导体层122，第一半导体层121和第二半导体层122分布在第一栅极131的侧壁，并与第一栅极131相绝缘，且第一半导体层121和第二半导体层122均与源极11和漏极14连接。
本申请实施例中，第一半导体层121从源极11至漏极14的方向延伸并分别与源极11和漏极14连接，第二半导体层121从源极11至漏极14的方向延伸并分别与源极11和漏极14连接。
如图1所示，位线20包括第一位线201和第二位线202，源极11和衬底100之间设置有两条相互隔离的第一位线201和第二位线202，第一位线201通过源极11与第一半导体层121连接，第二位线202通过源极11与第二半导体层122连接。示例性的，两条相互隔离的第一位线201和第二位线202沿同一方向延伸。示例性的，第一位线201在衬底100上的投影与第一半导体层121在衬底100上的投影有交叠，与第二半导体层122在衬底100上的投影无交叠；第二位线202在衬底100上的投影与第二半导体层122在衬底100上的投影有交叠，与第一半导体层121在衬底100上的投影无交叠；第一位线201与源极的下表面且靠近第一半导体层121的区域接触，第二位线202与源极的下表面且靠近第二半导体层122的区域接触，第一位线201和第二位线202在源极11的投影内的投影无交叠。
在本申请实施例提供的存储器中，通过设置晶体管的半导体层12包括间隔设置的第一半导体层121和第二半导体层122，第一半导体层121和第二半导体层122分布在第一栅极131的侧壁，第一位线201通过源极11与第一半导体层121连接，第二位线202通过源极11与第二半导体层122连接，从而使得每个垂直晶体管10连接有两条位线20，通过两条位线20控制存储单元的数据读取操作或数据写入操作，例如，通过两条位线20可以成倍增大施加于垂直晶体管10的电场，进而能够提高数据读取和写入的速度。
同时，通过设置垂直晶体管10的半导体层12包括间隔设置的第一半导体层121和第二半导体层122，且第一半导体层121和第二半导体层122分布在第一栅极131的侧壁，从而通过第一栅极131能够同时向第一半导体层121和第二半导体层122施加电场，能够同时驱动第一半导体层121和第二半导体层122，从而能够提高垂直晶体管10的开态电流，进而能够提升垂直晶体管10的性能。
同时，通过设置每个存储单元配置两条位线20，在存储器的写入阶段，能够降低流经第一位线201和第二位线202的电流，从而能够降低第一位线201和第二位线202流经电流对存储器其它部件的影响。
本申请实施例中，如图1所示，沿垂直于衬底100的方向，垂直晶体管10的源极11、半导体结构12和漏极14依次叠层设置，栅极13也位于源极11和漏极14之间，即栅极13与半导体层12同层设置。
在本申请的一个实施例中，第一位线201和第二位线202为金属硅化物，衬底100为硅衬底，第一位线201和第二位线202埋设于硅衬底中，第一位线201和第二位线202之间通过硅衬底的硅材料间隔设置。
本申请实施例中，位线20的第一位线201和第二位线202为金属硅化物，如图1和图3所示，第一位线201和第二位线202埋设于硅衬底中，且两者之间硅衬底的硅材料间隔设置，从而使得连接同一存储单元的第一位线201和第二位线202相互绝缘，能够避免第一位线201和第二位线202之间传输信号的相互影响，从而能够保障存储器的性能。
在本申请的一个实施例中，源极11下方设置有硅衬底，在硅衬底上位于源极11与相邻的两个源极11之间对应的区域设置有两个沟槽，每个沟槽从硅衬底表面向衬底方向延伸形成侧壁和底部；每个沟槽的侧壁靠近源极11的区域为内凹状，内凹状硅衬底的表面一定厚度的区域为金属硅化物层，两个沟槽对应的靠近源极的区域的金属硅化物层分别为第一位线201和第二位线202的一部分，对应于一个源极11的两个金属硅化物层之间为硅，硅作为第一位线201和第二位线202的隔离层。
本申请实施例中，如图1、图3和图5所示，沿第一方向，位于两个相邻的垂直晶体管10的源极11之间的硅衬底设置有沟槽，两个相邻的沟槽之间不连通，沟槽靠近源极11的区域为内凹状，内凹状的沟槽的表面设置有一定厚度的金属硅化物层，该金属硅化物层即为第一位线201或第二位线202的一部分。
如图1、图3和图5所示，沿第一方向，对于同一垂直晶体管10的源极11而言，内凹状的沟槽的表面设置的金属硅化物层，分别为第一位线201和第二位线202的一部分。
在本申请的一个实施例中，位线20还包括：连接线203，两列相邻的存储单元中，与一列存储单元的源极11连接的第二位线202，和与另一列存储单元的源极11连接的第一位线201通过连接线203连接。
本申请实施例中，如图1和图3所示，两列相邻的存储单元中，与一列存储单元的源极11连接的第二位线202，和与另一列存储单元的源极11连接的第一位线201通过连接线203连接。
可选地，如图1所示，垂直晶体管10包括：源极11；第一半导体层121和第二半导体层122，设置于源极11的一侧，且沿平行于衬底100的方向间隔设置；栅极13，至少部分栅极13位于第一半导体层121和第二半导体层122之间；漏极14，设置于各半导体层12和栅极13远离源极11的一侧；多个存储单元呈阵列排布，位于同一行的各存储单元中垂直晶体管10的栅极13与同一条字线30连接。
两列相邻的各存储单元中，与一列垂直晶体管10的源极11连接的第二位线202，与另一列垂直晶体管10的源极11连接的第一位线201通过连接线203连接，从而使得该第一位线201、第二位线203和连接线203构成的整体走线能够同时感测存储单元存储的数据或向存储单元写入待存储的数据，从而能够成倍地提高存储器的数据读取速度以及数据写入速度，进而能够提高存储器的性能。
本申请实施例中，多个存储单元呈阵列排布，也即各个存储单元的垂直晶体管10呈阵列排布，本文中定义，平行于字线30延伸的方向为行，平行于字线20延伸的方向为列。如图1所示，示例性的示出了同一行的两个存储单元的垂直晶体管10，也即分别示出了两列的一个存储单元的垂直晶体管10；如图2所示，示例性的示出了同一列的两个存储单元的垂直晶体管10，也即分别示出了两行的一个存储单元的垂直晶体管10。
具体的，如图1和图2所示，位于同一行的各存储单元中垂直晶体管10的栅极13与同一条字线30连接，两列相邻的各存储单元中垂直晶体管10的源极11与第一位线201、第二位线203和连接线203构成的整体走线连接，即通过一条走线就能够控制两列存储单元的数据读取操作或数据写入操作，从而能够提高存储器的数据读取和写入的速度。
本申请实施例中，相较于只设置有一个半导体结构的垂直晶体管而言，由于第一半导体层121和第二半导体层122间隔设置，从而使得至少部分栅极13能够填充于第一半导体层121和第二半导体层122之间，从而在通过字线向栅极13施加电平时，栅极13能够同时驱动第一半导体层121和第二半导体层122，进而能够显著提高垂直晶体管10的开态电流，能够提升垂直晶体管10的驱动能力和开启速度，能够提升存储器的性能。
应该说明的是，图1为储存器的局部剖视结构示意图，因此，未示出用于连接第一位线201和第二位线202的连接线203。
在本申请的一个实施例中，源极11在衬底100的投影覆盖部分位线20在衬底100的投影；在位线20的径向平面内，位线20的截面形状为弧形，弧形位线20的一侧与一列各垂直晶体管10的源极11连接，另一侧与另一列各垂直晶体管10的源极11连接。
本申请实施例中，如图1所示，位线20位于衬底100和垂直晶体管10之间，垂直晶体管10的源极11在衬底100的投影覆盖部分位线20在衬底100的投影，即源极11覆盖部分位线20。
本申请实施例中，如图1所示，在位线20的径向平面内，位线20的截面形状为弧形，弧形位线20的一侧与一列各垂直晶体管10的源极11连接，另一侧与另一列各垂直晶体管10的源极11连接，从而通过一条位线20能够连接两列的存储单元。
本领域技术人员了解的是，相较于截面形状均为直线段的位线而言，采用截面形状为弧形的位线20，能够避免位线20出现直角的部分，从而能够避免尖端效应，能够保障存储器的性能。
在本申请的一个实施例中，金属硅化物包括钛和钴中的至少一种。
本申请实施例中，金属硅化物包括钛和钴中的至少一种元素，通过将钛、钴等金属与硅衬底在高温下反应形成金属硅化物，其具有良好的化学稳定性和良好的导电率，从而实现电信号的传输。
可选地，第一位线201、第二位线202和连接线203采用同一种金属硅化物支撑，从而可以同时制备，降低制造难度。
在本申请的一个实施例中，源极11的材料为硅掺杂，且源极11的导电率小于第一位线201和第二位线202的导电率。
本申请实施例中，源极11采用轻度掺杂的半导体材料制成，源极11沿垂直于衬底100方向的尺寸可以适当减小，使得部分第一位线201和第二位线202能够起到源极11的作用，以保障垂直晶体管10的性能。
本申请实施例中，如图1、图3和图5所示，位于垂直晶体管10下方的部分第一位线201和部分第二位线202均与源极11直接连接并靠近第一半导体层121或第二半导体层122，源极11的导电率小于第一位线201和第二位线202的导电率，从而在垂直晶体管10处于导通状态下，第一半导体层121和第二半导体层122的电流会直接流向最近的第一位线201或第二位线202，能够降低流经第一半导体层121和第二半导体层122的电流相互影响，此时，每个垂直晶体管10相当于两个并联的子晶体管。
从而能够避免在物理上隔绝子晶体管的源极，能够简化薄膜晶体管的制备工艺，降低薄膜晶体管的制造成本。
在本申请的一个实施例中，垂直晶体管10还包括：第二栅极132，第一栅极131和第二栅极132构成的整体结构为栅极13。栅极13为柱状，栅极13的上表面的不同区域具有分别延伸到下表面的两个相互独立的开口；两个开口中分别填充有第一半导体层121和第二半导体层122，第一半导体层121和第二半导体层122与所在的开口中的栅极13之间通过栅极绝缘层15相绝缘。
本申请实施例中，结合图3和图4所示，栅极13为第一栅极131和第二栅极132构成的整体结构。
栅极13中开设有两个相互独立的开口，栅极13中位于两个开口之间的结构为第一栅极131，位于开口外侧的结构为第二栅极132。两个开口中一个填充有第一半导体层121，另一个填充有第二半导体层122。
本申请实施例中，如图1和图2所示，两个开口内均填充有栅极绝缘层15，栅极绝缘层15包括第一栅极绝缘层151和第二栅极绝缘层152，第一栅极绝缘层151位于开口靠近第一栅极131的侧壁，第二栅极绝缘层152位于开口靠近第二栅极132的侧壁。第一半导体层121和第二半导体层122位于对应开口内，并通过第一栅极绝缘层151和第二栅极绝缘层152与栅极13相绝缘。
可选地，第一栅极绝缘层151和第二栅极绝缘层152均采用高k值介质材料制成，以保障绝缘性能的同时，能够降低第一栅极绝缘层151和第二栅极绝缘层152的厚度，能够有利于垂直晶体管10体积的进一步减小。
在本申请的一个实施例中，如图1和图2所示，字线30沿平行于衬底100的第一方向延伸，如图2所示，位线20沿平行于衬底100的第二方向延伸，第一方向垂直于第二方向。
本申请实施例中，结合图1和图2可知，栅极13的第一子栅极131和第二子栅极132，均与字线30连接，从而通过字线30能够向第一子栅极131和第二子栅极132同时施加电平，能够进一步增强栅极13的电场强度，从而能够有助于提高垂直晶体管10的开态电流，进而有助于提升垂直晶体管10的驱动能力和开启速度。
在本申请的一个实施例中，字线30包括多个依次交替连接的第一子段31和第二子段32；第一子段31环绕第一子栅极131和第二子栅极132，与第一子栅极131和第二子栅极132均连接；第二子段32的一端与一个第一子段31连接，另一端与另一个第一子段31连接。
本申请实施例中，字线30包括多个第一子段31和多个第二子段32，如图1和图2所示，沿第一方向，也即字线30的延伸方向，第一子段31和第二子段32依次交替连接。
本申请实施例中，结合图1和图2可知，第一子段31环绕第一子栅极131和第二子栅极132设置，即第一子段31包裹了第一子栅极131的两个端面和第二子栅极132的两个端面，从而与第一子栅极131和第二子栅极132均连接。
可选地，如图2所示，第一子段31的上表面与第一子栅极131的上表面平齐，从而能够避免第一子段31与垂直晶体管10的漏极14接触。
本申请实施例中，如图1所示，第二子段32位于相邻两个垂直晶体管10之间，用于连接环绕第一子栅极131和第二子栅极132的第一子段31。第二子段32的上表面与第一子段31的上表面平齐，能够降低第二子段32与垂直晶体管10漏极14接触的几率，能够降低两者之间产生寄生电容的几率，进而能够保障存储器的性能。
应该说明的是，为了便于清楚示意出字线30中第一子段31和第二子段32的结构，图1和图2中用虚线表示出了第一子段31与第二子段32之间的界面分界线、第一子段31与第一子栅极131之间的界面分界线，实际产品中，第一子段31、第二子段32和栅极13是采用同种材料制作形成的，实际产品中并不存在如图1和图2所示的虚线。
在本申请的一个实施例中，两列相邻的存储单元中，与一列存储单元的源极11连接的第二位线202，和与另一列存储单元的源极11连接的第一位线201之间设置有绝缘层。
本申请实施例中，如图5所示，两列相邻的存储单元中，与一列存储单元的源极11连接的第二位线202，和与另一列存储单元的源极11连接的第一位线201之间设置有绝缘层，可选地，介质结构50的部分作为绝缘层。
在本申请的一个实施例中，存储单元还包括：连接结构40，设置于垂直晶体管10的漏极14远离源极11的一侧。
本申请实施例中，如图3所示，存储单元还包括连接结构40，可选地，沿垂直于衬底100的方向，垂直晶体管10和连接结构40叠层设置，如图3所示，连接结构40设置于垂直晶体管10的漏极14远离源极11的一侧。
本申请实施例中，连接结构40用于实现垂直晶体管10与存储单元的其它器件的电连接，例如，用于实现垂直晶体管10与电容器的电连接，或者，用于实现垂直晶体管10与MTJ(Magnetic Tunnel Junctions，磁性隧道结)的电连接。
本申请实施例中，通过设置连接结构40能够便于直接在连接结构40的一侧形成与垂直晶体管10电连接的器件，从而能够根据不同的需要，可以在形成垂直晶体管10和连接结构40后，再选择在连接结构40的一侧形成电容器或MTJ，或者，先采用一条产线在衬底100的一侧依次形成位线20、垂直晶体管10、字线以及连接结构40后，再采用另一条产线形成电容器或MTJ，从而能够提高存储器的生产效率。
可选地，如图3所示，连接结构40包括硅化物结构41和金属结构42。由于漏极14多采用掺杂的半导体材料制成，其与金属结构42的导电率存在明显的差异，通过设置硅化物结构41，能够降低金属结构42与漏极14之间的界面电阻，从而能够保障存储单元的性能。
本申请实施例中，如图1-图3所示，存储器还包括介质结构50，介质结构50可以与栅极绝缘层15采用同种介质材料制成。可选的，如图3所示，连接结构40设置于介质结构50的开口内。
基于同一发明构思，本申请实施例提供了一种电子设备，包括：如上述各个实施例所提供的任一种存储器。
本申请实施例中，由于电子设备采用了前述各实施例提供的任一种存储器，其原理和技术效果请参阅前述各实施例，在此不再赘述。
可选地，电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
应该说明的是，电子设备并不局限于上述几种，本领域技术人员可以根据实际的应用需求，在不同的设备中设置本申请上述各个实施例所提供的任一种存储器，从而得到本申请实施例所提供的电子设备。
基于同一发明构思，本申请实施例提供了一种存储器的制造方法，该方法包括如下步骤S601-S603：
S601，基于图案化工艺在衬底的一侧形成多条位线和多个阵列排布的叠置结构；叠置结构包括叠层设置的源极、牺牲半导体结构和漏极，牺牲半导体结构的两外侧壁均设置有半导体结构，两列相邻的叠置结构的源极与同一条走线连接。
S602，去除牺牲半导体结构。
S603，形成字线和至少部分位于两个半导体结构之间的栅极，得到阵列排布的垂直晶体管；位于同一行的各垂直晶体管的栅极与同一条字线连接。
为了便于读者直观了解本申请实施例所提供的存储器的制造方法以及采用该方法制备得到的存储器的优点，下面将结合图6-图18进行具体说明。
在本申请的一个实施例中，上述步骤S601中基于图案化工艺在衬底的一侧形成多条位线和多个阵列排布的叠置结构，包括：基于图案化工艺在衬底的一侧依次形成多条位线20和多个相互间隔设置的叠置结构行112；叠置结构行112包括叠层设置的源极行1011、牺牲半导体行1121和漏极行1031；采用外延工艺在牺牲半导体行1121的两外侧壁形成半导体行113；图案化叠置结构行112和半导体行113，形成阵列排布的叠置结构116。图10-图18中用位线20表示连接的第一位线201、第二位线202和连接线203构成的整体。
在本申请的一个实施例中，上述步骤中基于图案化工艺在衬底的一侧依次形成多条位线20和多个相互间隔设置的叠置结构行112，包括：基于图案化工艺在衬底100的一侧形成多个相互间隔设置的初始叠置结构行106；初始叠置结构行106包括叠层设置的源极行1011、初始牺牲半导体行1021和漏极行1031；刻蚀相邻两个叠置结构行106之间的部分衬底100和部分源极行1011，形成部分延伸至两个叠置结构行106下方的第一弧形槽108；采用金属硅化物工艺在第一弧形槽108内形成位线20；位线20与第一弧形槽108的表面随形；侧向刻蚀初始牺牲半导体行1021，形成牺牲半导体行1121。
可选地，具体包括以下步骤：
首先，在衬底100的一侧依次形成第一导体层101、牺牲半导体层102和第二导体层103，并在第二导体层103远离衬底100的一侧形成第一光刻胶结构104，在第一光刻胶结构104的两侧壁形成第一掩膜结构105，如图6所示。
可选地，第一导体层101和第二导体层103为掺杂的半导体材料制成，可选地，第一导体层101和第二导体层103均为N型掺杂，掺杂程度可以根据具体的制造工艺或需求来确定；牺牲半导体层102为GeSi(硅锗)；第一掩膜结构105的制备材料可以是氧化硅。
可选地，本申请实施例中，第一导体层101、牺牲半导体层102和第二导体层103采用外延生长工艺形成。从而便于精准控制各个膜层的厚度，特别是精准控制牺牲半导体层102厚度，便于精准控制后续制造得到的半导体结构12和栅极13的尺寸，从而能够保障垂直晶体管的制造精度，进而能够保障存储器中各个存储单元的垂直晶体管性能的均一性，进而能够保障存储器的性能。
可选地，本申请实施例中，可以采用CVD(Chemical Vapor Deposition，化学气相沉积)、PVD(Physical Vapor Deposition，物理气相沉积)以及ALD(Atomic LayerDeposition，原子层沉积)等沉积工艺制造各个膜层结构。
本申请实施例中，去除第一光刻胶结构104，然后以第一掩膜结构105刻蚀第二导体层103、牺牲半导体层102以及部分第一导体层101，形成多个相互间隔设置的初始叠置结构行106，如图7所示。
本申请实施例中，第一掩膜结构105为硬掩膜，在刻蚀第二导体层103、牺牲半导体层102、以及部分第一导体层101的过程中，能够起到自对准刻蚀的作用，从而保障刻蚀的精度。
如图7所示，初始叠置结构行106沿第二方向延伸，第二方向平行于衬底100且垂直于第一方向，第一方向为位线20的延伸方向，多个初始叠置结构行106沿第一方向间隔设置。如图7所示，初始叠置结构行106包括叠层设置的源极行1011、初始牺牲半导体行1021和漏极行1031。如图7所示，相邻两个初始叠置结构行106之间存在部分未被刻蚀的第一导体层101，防止后续形成位线20的过程中，出现过度刻蚀的情况。
然后，形成覆盖初始叠置结构行106的顶壁和侧壁的保护层。在后续制造过程中，保护层能够起到保护初始叠置结构行106的作用，防止初始叠置结构行106被刻蚀或被掺杂。保护层为整层结构，还覆盖相邻两个初始叠置结构行106之间未被刻蚀的第一导体层101。可选地，保护层的制备材料包括氧化硅。
接着，刻蚀相邻两个叠置结构行106之间的部分衬底100和部分源极行1011，形成部分延伸至两个叠置结构行106下方的第一弧形槽108，如图8所示。
如图8所示，保护层经过刻蚀后，形成保护结构1071。
然后，采用金属硅化物工艺在第一弧形槽108内形成位线20，包括：在第一弧形槽108以及相邻两个初始叠置结构行106之间填充金属材料，例如钛、钴等金属材料，形成金属层109，如图9所示，金属层109完全填充第一弧形槽108，且金属层109的上表面与初始叠置结构行106的初始牺牲半导体行1021的上表面平齐；采用退火工艺处理金属层109，使得金属层109与部分衬底100和部分源极行1011发生反应，形成包括金属硅化物的位线20，然后去除未反应的金属层109，如图10所示。
如图10所示，位线20与第一弧形槽108的表面随形。一条位线20与两个相邻的初始叠置结构行106的源极行1011。
接着，采用沉积工艺沉积介质材料，如氧化硅，并采用CMP(Chemical MechanicalPolishing，化学机械抛光)工艺处理，形成第一平坦层111，如图11所示。可选地，保护结构1071和第一平坦层111的制造材料相同，因此图11中用第一平坦层111来表示两者，图11中没有表示出保护结构1071。
然后，通过刻蚀工艺去除部分第一平坦层111和第一掩膜结构105，形成第一平坦结构1111，第一平坦结构1111的上表面与源极行1021的上表面平齐，使得初始牺牲半导体行1021的两个侧壁暴露，如图12所示。
接着，采用选择性刻蚀工艺侧向刻蚀初始牺牲半导体行1021，形成牺牲半导体行1121，使得牺牲半导体行1121的两侧壁均相对于源极行1011和漏极行1031缩进，得到叠置结构行112，如图13所示，叠置结构行112包括叠层设置源极行1011、牺牲半导体行1121和漏极行1031。
在本申请的一个实施例中，上述步骤中采用外延工艺在牺牲半导体行1121的两外侧壁形成半导体行113，具体包括以下步骤：
首先，采用外延工艺在源极行1011、牺牲半导体行1121和漏极行1031的出露面形成半导体层。
由于源极行1011、牺牲半导体行1121和漏极行1031均是基于外延工艺形成，因此可以继续采用外延工艺形成与源极行1011、牺牲半导体行1121和漏极行1031出露的外表面随形的半导体层。
然后，采用刻蚀工艺去除部分半导体层，形成位于牺牲半导体行1121两外侧壁的半导体行113，如图14所示。
在本申请的一个实施例中，上述步骤中图案化叠置结构行112和半导体行113，形成阵列排布的叠置结构116，具体包括以下步骤：在叠置结构行远离衬底的一侧形成掩膜结构；掩膜结构的延伸方向垂直于叠置结构行的延伸方向；基于掩膜结构，采用自对准刻蚀工艺刻蚀叠置结构行和半导体行，形成叠置结构和半导体结构。
可选地，首先，采用沉积工艺沉积如氧化硅的介质材料，并采用CMO工艺处理，形成第二平坦层，如图15所示。接着，在第二平坦层114远离衬底100的一侧形成掩膜结构，掩膜结构包括间隔设置的第一子掩膜结构1151，如图16所示，第一子掩膜结构1151的延伸方向垂直于叠置结构行112的延伸方向。
本申请实施例中，图4-图15为沿第一方向的剖视结构示意图，第二方向垂直于第一方向，图16为在图15所示结构制备得到掩膜结构后的AA向剖面结构示意图，图16中用表示第一方向为垂直纸面向内的方向。
然后，基于第一子掩膜结构1151，采用自对准刻蚀工艺刻蚀叠置结构行112和半导体行113，形成叠置结构116和半导体结构12，叠置结构116呈阵列排布，并去除未被刻蚀的第二平坦层114，如图17所示。
本申请实施例中，第一子掩膜结构1151为硬掩膜，制作材料包括氧化硅，在刻蚀叠置结构行112和半导体行113的过程中，能够起到自对准刻蚀的作用，从而保障刻蚀的精度。
如图17所示，叠置结构116包括源极11、漏极14，牺牲半导体行1121刻蚀后形成牺牲半导体结构，半导体行113刻蚀后形成半导体结构12，牺牲半导体结构由于半导体结构12的遮挡而不可见，源极11与位线20连接。图17为沿第二方向的剖视结构示意图，图17中用表示第一方向为垂直纸面向内的方向。
在本申请的一个实施例中，上述步骤S602中去除牺牲半导体结构，具体包括：采用选择性刻蚀工艺去除牺牲半导体结构。
在本申请的一个实施例中，上述步骤S603中形成字线和至少部分位于两个半导体结构之间的栅极，得到阵列排布的垂直晶体管，具体包括以下步骤：
首先，采用沉积工艺形成与源极11、两个半导体结构12的内侧壁以及漏极14围合形成的腔室的周壁随形的第一栅极绝缘层151，以及形成与源极11、两个半导体结构12的外侧壁以及漏极14围合形成的凹槽的周壁随形的第二栅极绝缘层152，得到栅极绝缘层15，以使得后续制备栅极13与源极11、漏极14以及半导体结构12相绝缘。
然后，采用原子层沉积工艺沉积金属材料，使得金属材料填充第一栅极绝缘层151围合形成的腔室内，填充于第二栅极绝缘层152围合形成的凹槽内，形成初始字线层。
接着，图案化初始字线层，形成字线30、第一子栅极131和第二子栅极132，如图18所示。图18为沿第一方向的剖视结构示意图，图18中用⊙表示第二方向为垂直纸面向外的方向。
可选地，图案化初始字线层，可以采用SOH(Spin On Hard mask，旋涂于硬掩膜)工艺，在初始字线层的一侧形成自流平的平坦层，然后在平坦层的一侧之形成光刻胶结构，以光刻胶结构为掩膜刻蚀初始字线层。
本申请实施例中，第一子栅极131设置于第一栅极绝缘层151围合形成的腔室内，以使得第一子栅极131与半导体结构12、源极11和漏极14相绝缘。第二子栅极132设置于第二栅极绝缘层152围合形成的凹槽内，以使得第二子栅极132与半导体结构12、源极11和漏极14相绝缘。
本申请实施例中，两个半导体结构12均相对于源极11和漏极14的外轮廓侧向缩进，由于源极11和漏极14是基于外延生长工艺制备得到的，沿垂直于衬底100的方向，源极11和漏极14之间的距离是能够精准控制的，栅极绝缘层15是通过ALD工艺形成的，栅极绝缘层15的厚度也是能够精准控制的，从而使得第一栅极绝缘层151围合形成的腔室的尺寸，以及第二栅极绝缘层152围合形成的凹槽的尺寸能够精准控制，从而能够精准控制形成的第一子栅极131和第二子栅极132的尺寸，特别是能够精准控制第一子栅极131和第二子栅极132的长度，从而能够提高栅极13的制备精度，能够保障存储单元的制备精度，进而能够保障存储器中各个存储单元性能的均一性，进而能够保障存储器的性能。
可选地，采用沉积工艺沉积介质材料，如氧化硅，并磨平处理，形成一隔离层，图案化隔离层，形成包括开口的介质结构50，开口使得部分漏极14出露，接着，在漏极14出露的部分形成硅化物结构41，然后沉积金属材料，填充开口和硅化物结构41，形成金属结构42，得到连接结构40，得到如图3所示的结构。
可选地，在连接结构40的一侧制备电容器或MTJ。
应用本申请实施例，至少能够实现如下有益效果：
在本申请实施例提供的存储器中，通过设置第一位线201与源极11的下表面且靠近第一半导体层121的区域接触，第二位线202与源极11的下表面且靠近第二半导体层122的区域接触，且第一位线201和第二位线202在源极11的投影内的投影无交叠，从而使得每个垂直晶体管10连接有两条位线20，通过两条位线20控制存储单元的数据读取操作或数据写入操作，例如，通过两条位线20可以成倍增大施加于垂直晶体管10的电场，进而能够提高数据读取和写入的速度。
同时，通过设置垂直晶体管10的半导体层12包括间隔设置的第一半导体层121和第二半导体层122，且第一半导体层121和第二半导体层122分布在第一栅极131的侧壁，从而通过第一栅极131能够同时向第一半导体层121和第二半导体层122施加电场，能够同时驱动第一半导体层121和第二半导体层122，从而能够提高垂直晶体管10的开态电流，进而能够提升垂直晶体管10的性能。
同时，通过设置每个存储单元配置两条位线20，在存储器的写入阶段，能够降低流经第一位线201和第二位线202的电流，从而能够降低第一位线201和第二位线202流经电流对存储器其它部件的影响。
本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
在本申请的描述中，词语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方向或位置关系，为基于附图所示的示例性的方向或位置关系，是为了便于描述或简化描述本申请的实施例，而不是指示或暗示所指的装置或部件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤的实施顺序并不受限于箭头所指示的顺序。除非本文中有明确的说明，否则在本申请实施例的一些实施场景中，各流程中的步骤可以按照需求以其他的顺序执行。而且，各流程图中的部分或全部步骤基于实际的实施场景，可以包括多个子步骤或者多个阶段。这些子步骤或者阶段中的部分或全部可以在同一时刻被执行，也可以在不同的时刻被执行在执行时刻不同的场景下，这些子步骤或者阶段的执行顺序可以根据需求灵活配置，本申请实施例对此不限制。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请的方案技术构思的前提下，采用基于本申请技术思想的其他类似实施手段，同样属于本申请实施例的保护范畴。
Claims (12)
1.一种存储器，其特征在于，包括：多行多列存储单元、多行字线和多列位线；
所述存储单元的晶体管包括：
源极，位于衬底上；
漏极，位于所述源极上方与所述源极叠层设置；
栅极和半导体层，均位于所述源极和所述漏极之间分别与所述源极和漏极叠层设置；
其中，所述栅极至少包括位于所述源极和所述漏极之间呈柱状沿着垂直于衬底的方向延伸且具有侧壁的第一栅极；
所述半导体层包括间隔设置的第一半导体层和第二半导体层，所述第一半导体层和第二半导体层分布在所述第一栅极的所述侧壁并与所述第一栅极相绝缘且分别与所述源极和漏极连接；
所述源极和所述衬底之间设置有两条相互隔离的第一位线和第二位线；所述第一位线通过所述源极与所述第一半导体层连接，所述第二位线通过所述源极与所述第二半导体层连接。
2.根据权利要求1所述的存储器，其特征在于，所述第一半导体层从所述源极至所述漏极的方向延伸并分别与所述源极和漏极连接，所述第二半导体层从所述源极至所述漏极的方向延伸并分别与所述源极和漏极连接。
3.根据权利要求1所述的存储器，其特征在于，所述第一位线在所述衬底上的投影与所述第一半导体层在所述衬底上的投影有交叠，与所述第二半导体层在所述衬底上的投影无交叠；
所述第二位线在所述衬底上的投影与所述第二半导体层在所述衬底上的投影有交叠，与所述第一半导体层在所述衬底上的投影无交叠。
4.根据权利要求3所述的存储器，其特征在于，所述第一位线与所述源极的下表面且靠近所述第一半导体层的区域接触，所述第二位线与所述源极的下表面且靠近所述第二半导体层的区域接触，所述第一位线和所述第二位线在所述源极的投影内的投影无交叠。
5.根据权利要求3所述的存储器，其特征在于，所述第一位线和所述第二位线为金属硅化物，所述衬底为硅衬底，所述第一位线和所述第二位线埋设于所述硅衬底中，所述第一位线和所述第二位线之间通过所述硅衬底的硅材料间隔设置。
6.根据权利要求1所述的存储器，其特征在于，所述源极下方设置有硅衬底，在所述硅衬底上位于所述源极与相邻的两个所述源极之间对应的区域设置有两个沟槽，每个所述沟槽从所述硅衬底表面向衬底方向延伸形成侧壁和底部；
每个所述沟槽的所述侧壁靠近所述源极的区域为内凹状，内凹状硅衬底的表面一定厚度的区域为金属硅化物层，两个所述沟槽对应的靠近所述源极的区域的金属硅化物层分别为所述第一位线和所述第二位线的一部分，对应于一个所述源极的两个所述金属硅化物层之间为硅，硅作为所述第一位线和所述第二位线的隔离层。
7.根据权利要求6所述的存储器，其特征在于，位线还包括：连接线，两列相邻的所述存储单元中，与一列所述存储单元的所述源极连接的所述第二位线，和与另一列所述存储单元的所述源极连接的所述第一位线通过所述连接线连接。
8.根据权利要求6所述的存储器，其特征在于，所述金属硅化物包括钛和钴中的至少一种。
9.根据权利要求1所述的存储器，其特征在于，所述源极的材料为硅掺杂，且所述源极的导电率小于所述第一位线和所述第二位线的导电率。
10.根据权利要求1所述的存储器，其特征在于，所述晶体管还包括：第二栅极，所述第一栅极和所述第二栅极构成的整体结构为所述栅极；
所述栅极为柱状，所述栅极的上表面的不同区域具有分别延伸到下表面的两个相互独立的开口；两个所述开口中分别填充有所述第一半导体层和所述第二半导体层，所述第一半导体层和所述第二半导体层与所在的开口中的所述栅极之间通过栅极绝缘层相绝缘。
11.根据权利要求10所述的存储器，其特征在于，所述字线包括多个依次交替连接的第一子段和第二子段；
所述第一子段环绕所述第一栅极和所述第二栅极，与所述第一栅极和所述第二栅极均连接；
所述第二子段的一端与一个所述第一子段连接，另一端与另一个所述第一子段连接。
12.根据权利要求1所述的存储器，其特征在于，两列相邻的所述存储单元中，与一列所述存储单元的所述源极连接的所述第二位线，和与另一列所述存储单元的所述源极连接的所述第一位线之间设置有绝缘层。
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