DE10107182A1 - Halbleiterspeicher mit einer Ansteuerschaltung zur Steuerung des Zugriffs auf Speicherzellen - Google Patents

Abstract

Es ist eine Schaltungsanordnung zur Steuerung des Zugriffs auf Speicherzellen in einem Halbleiterspeicher mit einem ersten Transistor (T1) und einem zweiten Transistor (T2) angegeben, welche jeweils einen prozeßabhängigen Transistorparameter Einsatz- oder Abschnürspannung (Vt1, Vt2) haben, die toleranzbedingt verschieden sein können. Mittels einer Auswerteschaltung (AS, AS'), welche mit den Transistoren (T1, T2) gekoppelt ist, kann ein von den technologieabhängigen Transistorparametern abgeleitetes Signal, beispielsweise Minimalwert, Maximalwert oder Mittelwert, bereitgestellt sein. Durch Auswerten der technologieabhängigen Einsatzspannungen der Zellfeldtransistoren in einem Speicherchip können Parameter des Speicherchips, beispielsweise der High-Pegel der Wortleitung, beeinflußt sein. Die Erfindung kommt beispielsweise bei gespiegelt angeordneten Zellfeldtransistorpaaren in DRAMs vorteilhaft zum Einsatz.

Description

Die vorliegende Erfindung betrifft einen Halbleiterspeicher mit einer Ansteuerschaltung zur Steuerung des Zugriffs auf Speicherzellen.

DRAM(Dynamic Random Access Memory)-Speicherzellenfelder wei­ sen üblicherweise ein Feld mit einer Vielzahl einzelner Spei­ cherzellen auf. Die einzelnen Speicherzellen eines DRAM- Speichers können beispielsweise jeweils einen MOS-Transistor mit an dessen gesteuerter Strecke angeschlossenem Kondensator umfassen.

Eine derartige Ein-Transistor-Zelle ist die einfachst mögli­ che Realisierung der Speicherzelle eines dynamischen RAMs. Die Information wird dabei als Ladung auf dem Kondensator ge­ speichert, sie bleibt allerdings dort nur für kurze Zeit er­ halten. Der Kondensator muß deshalb regelmäßig nachgeladen werden. Diesen Vorgang bezeichnet man als Refresh.

Ist der Kondensator der DRAM-Speicherzelle beispielsweise als Grabenkondensator (Trench) ausgebildet und mit den Diffusi­ onsgebieten des Transistors über ein sogenanntes Buried Strap Ausdiffusionsgebiet gekoppelt, so führen bereits kleine Posi­ tionstoleranzen bei der Fertigung zwischen verschiedenen Mas­ ken- oder Belichtungsebenen zu einer veränderten Schwellspan­ nung des Transistors. Toleranzen bei der Schwell- oder Ein­ satzspannung selbstsperrender CMOS-Transistoren können es je­ doch erforderlich machen, daß der High-Pegel der Wortleitung des DRAM-Speichers angepaßt werden muß, um einen sicheren Be­ trieb des Speichers zu gewährleisten.

Je nach Anordnung der Transistoren mit angeschlossenem Gra­ benkondensator kann eine Lagetoleranz in einer Richtung der Chip-Ebene entweder zu einer Vergrößerung, zu einer Verklei­ nerung oder zu keiner Beeinflussung der Schwellspannung des Transistors führen.

Aufgabe der vorliegenden Erfindung ist es, einen Halbleiter­ speicher mit einer Ansteuerschaltung zur Steuerung des Zu­ griffs auf Speicherzellen anzugeben, welcher eine Nachführung des Wortleitungs-Highpegels des Halbleiterspeichers an bei­ spielsweise durch Positionstoleranzen bei der Transistorher­ stellung entstehende Parameterschwankungen ermöglicht.

Erfindungsgemäß wird die Aufgabe von einem Halbleiterspeicher mit einer Ansteuerschaltung zur Steuerung des Zugriffs auf Speicherzellen gelöst, umfassend ein erstes Transistorpaar mit einem ersten Transistor mit einem Steueranschluß und ei­ ner gesteuerten Strecke, der einen ersten technologieabhängi­ gen Transistorparameter, nämlich abhängig vom Transistortyp eine Einsatz- bzw. Schwell- oder Abschnürspannung aufweist und mit einem zweiten Transistor mit einem Steueranschluß und einer gesteuerten Strecke, der einen zweiten technologieab­ hängigen Transistorparameter aufweist, dessen Wert bezüglich dem des ersten technologieabhängigen Parameters verschieden sein kann, und mit einer Auswerteschaltung, die mit den Tran­ sistoren des ersten Transistorpaares zur Übermittlung der Transistorparameter gekoppelt ist und die an ihrem Ausgang ein vom ersten und zweiten technologieabhängigen Parameter abhängiges Ausgangssignal zur Steuerung des Halbleiterspei­ chers bereitstellt. Erster und zweiter Transistor sind in ei­ ner Reihenschaltung miteinander verbunden.

Das von erstem und zweitem technologieabhängigen Parameter abhängige Ausgangssignal kann beispielsweise ein Wortlei­ tungspegel zur Ansteuerung eines Halbleiterspeichers sein, insbesondere zur Beeinflussung des High-Pegels einer derarti­ gen Wortleitung in einem Halbleiterspeicher.

Sofern erster und zweiter Transistor selbstsperrende Feldef­ fekt Transistoren sind, so werden als Transistorparameter die sogenannte Einsatz- oder Schwellspannung U_th (threshold) der beiden Transistoren übermittelt und in der Auswerteschaltung miteinander verknüpft. Handelt es sich jedoch bei erstem und zweitem Transistor um selbstleitende Feldeffekt-Transistoren, so werden als Transistorparameter die sogenannte Abschnür­ spannung U_p (pinch-off) der jeweiligen Transistoren übermit­ telt.

Beispielsweise bei gespiegelt angeordneten Zellfeldtransisto­ ren in DRAM-Speicherchips führen die in Massenherstellungs­ verfahren unvermeidlich auftretenden Positions- oder Lageto­ leranzen zwischen verschiedenen Masken- oder Belichtungsebe­ nen dazu, daß Transistorparameter wie die Schwellspannung oder die Abschnürspannung je nach Richtung der Lagetoleranzen zu- oder abnehmen. Bei je zwei gespiegelt angeordneten Zell­ feldtransistoren wird dabei bei einem Transistor beispiels­ weise die Abschnürspannung zu- und bei dem jeweils anderen Transistor eines Transistorpaares abnehmen. Mit der Auswerte­ schaltung ist es nun möglich, je nach Anforderungen den Mini­ mal-, Maximal- oder Mittelwert beispielsweise der Einsatz­ spannung zu ermitteln. Damit können in einem DRAM(Dynamic Random Acces Memory)-Speicherbaustein Parameter wie die Write-Back-Zeit, das Set-Delay oder die Spannung beim Wort­ leitungspegel "High" in Abhängigkeit von diesen prozeßabhän­ gigen Transistorparametern beeinflußt werden.

Derartige Halbleiterspeicher mit jeweils gespiegelt angeord­ neten Speicherzellen, die jeweils einen Transistor und einen Grabenkondensator umfassen, können genau zwei Speicherzellen­ typen aufweisen, davon einen Speicherzellentyp mit Kondensa­ tor "links" am Transistor und einen Speicherzellentyp mit Kondensator "rechts" am Transistor.

Beispielsweise der High-Pegel der Wortleitung kann gegenüber einer üblichen Versorgungsspannung eines Halbleiterspeichers gemäß dem beschriebenen Prinzip um einen Betrag erhöht sein, der vom Mittelwert der Einsatzspannung der beiden gespiegel­ ten Transistoren abhängt. Unter gespiegelten Transistoren sind dabei Speicherzellenstrukturen verstanden, welche je­ weils einen MOS-Transistor und eine Kapazität umfassen und deren Struktur im Halbleiter zueinander spiegelsymmetrisch ausgeführt ist. Erster und zweiter Transistor des Transistor­ paares können separat vorgesehen sein oder herkömmliche Spei­ cherzellen eines Speicherzellenfeldes in einem Speicherchip sein. Die gewünschten technologieabhängigen Transistorparame­ ter können dabei in einfacher Weise durch äußere, geeignete Beschaltung der Transistoren gewonnen werden, wie an späterer Stelle anhand von Ausführungsbeispielen detailliert erläu­ tert.

In einer bevorzugten Ausführungsform der vorliegenden Erfin­ dung ist ein zweites Transistorpaar vorgesehen, welches einen ersten Transistor mit einem Steueranschluß und einer gesteu­ erten Strecke sowie mit dem ersten technologieabhängigen Transistorparameter aufweist und einen Transistor mit einem Steueranschluß und einer gesteuerten Strecke sowie mit dem zweiten technologieabhängigen Parameter aufweist, wobei die Transistoren des zweiten Transistorpaares mit der Auswerte­ schaltung zur Übermittlung der Transistorparameter gekoppelt sind.

Das Vorsehen zweier Transistorpaare, welche jeweils einen er­ sten und einen zweiten Transistor aufweisen, wobei die ersten Transistoren den gleichen technologieabhängigen Transistorpa­ rameterwert haben und die zweiten Transistoren jeweils auch untereinander den gleichen technologieabhängigen Transistor­ parameterwert aufweisen, hat den Vorteil, daß erster und zweiter Transistorparameter gleichzeitig und getrennt vonein­ ander erfaßt werden können. Diese Ausführungsform kommt be­ sonders bei solchen Halbleiterspeichern vorteilhaft zum Ein­ satz, die jeweils Paare von gespiegelt zueinander aufgebauten Speicherzellen haben und bei denen es demnach bezüglich Fertigungstoleranzen und Parameterschwankungen nur zwei Typen von Speicherzellen gibt.

In einer weiteren, bevorzugten Ausführungsform der vorliegen­ den Erfindung ist zur Bereitstellung des ersten technologie­ abhängigen Transistorparameters der Steueranschluß des ersten Transistors des ersten Transistorpaares mit einem Anschluß seiner gesteuerten Strecke verbunden und zur Bereitstellung des zweiten technologieabhängigen Transistorparameters ist der Steueranschluß des zweiten Transistor des zweiten Transi­ storpaares mit einem Anschluß einer gesteuerten Strecke ver­ bunden. Beispielsweise zur Bestimmung der Schwellspannung oder Einsatzspannung bei selbstsperrenden Transistoren kann derjenige Transistor, dessen Schwellspannung gemessen werden soll, als Diode geschaltet sein, während der unmittelbar an einen Lastanschluß angeschlossene Transistor vom anderen Typ durch Anlegen geeigneter Potentiale offen betrieben wird. Als Strom wird dabei in den zu vermessenden Transistor gerade derjenige Strom eingeprägt, der sich bei Anlegen einer Norm- oder Soll-Schwellspannung im Transistor einstellen würde.

In einer weiteren, bevorzugten Ausführungsform der vorliegen­ den Erfindung sind die technologieabhängigen Transistorpara­ meter Einsatzspannungen selbstsperrender Feldeffekttransisto­ ren. Bei Verwendung selbstleitender Feldeffekttransistoren ist entsprechend die Abschnürspannung der technologieabhängi­ gen Transistorparameter.

In einer weiteren, bevorzugten Ausführungsform der vorliegen­ den Erfindung ist an je einen Anschluß je einer gesteuerten Strecke eine als Grabenkondensator ausgebildete Kapazität an­ geschlossen zur Bildung je einer DRAM-Speicherzelle.

In einer weiteren, bevorzugten Ausführungsform der vorliegen­ den Erfindung ist je ein Anschluß einer gesteuerten Strecke des ersten Transistors mit je einem Anschluß der gesteuerten Strecke des zweiten Transistors unmittelbar verbunden. Erster und zweiter Transistor haben demnach zumindest ein gemeinsa­ mes Source/Drain-Diffusions-Gebiet. An dieses gemeinsame Dif­ fusionsgebiet kann üblicherweise die Bitleitung eines Spei­ cherzellenfeldes angeschlossen sein. Bei vorliegender Schal­ tungsanordnung hingegen sind die Bitleitungskontakte vorzugs­ weise mit den an die Grabenkondensatoren angeschlossenen Source/Drain-Gebieten verbunden.

In einer weiteren, bevorzugten Ausführungsform der vorliegen­ den Erfindung sind erster Transistor mit jeweils angeschlos­ senem Grabenkondensator und zweiter Transistor mit jeweils angeschlossenem Grabenkondensator spiegelsymmetrisch zueinan­ der ausgebildet. Ist der Abstand des Gateanschlusses des er­ sten Transistors vom Graben größer als der Abstand des Gate­ anschlusses des zweiten Transistors von dessen Graben, so wird der erste Transistor eine größere Schwellspannung als der zweite Transistor haben.

In einer weiteren, bevorzugten Ausführungsform der Erfindung weist die Auswerteschaltung einen Ausgang auf, an dem derje­ nige Transistorparameter mit dem kleineren Wert bereitsteht.

In einer weiteren, bevorzugten Ausführungsform stellt die Auswerteschaltung an ihrem Ausgang denjenigen Transistorpara­ meter mit dem größeren Wert bereit.

In einer weiteren, bevorzugten Ausführungsform der vorliegen­ den Erfindung stellt die Auswerteschaltung an ihrem Ausgang einen Mittelwert aus erstem und zweitem Transistorparameter bereit. Alternativ hierzu kann, je nach Anforderung, selbst­ verständlich auch ein gewichteter Summenwert aus erstem und zweitem Transistorparameter gebildet sein.

Weiter Einzelheiten der Erfindung sind Gegenstand der Un­ teransprüche.

Die Erfindung wird nachfolgend an mehreren Ausführungsbei­ spielen anhand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 einen Querschnitt durch zwei zueinander gespiegelt angeordnete Speicherzellen,

Fig. 2a ein Ersatzschaltbild einer Speicherzelle gemäß Fig. 1, weitergebildet zur Erfassung der Schwell­ spannung eines ersten Transistors,

Fig. 2b ein Ersatzschaltbild eines Transistorpaares gemäß Fig. 1, weitergebildet zur Erfassung der Schwell­ spannung des zweiten Transistors,

Fig. 2c einen Querschnitt durch eine Transistorstruktur zur Realisierung eines Ersatzschaltbildes gemäß Fig. 2a und 2b,

Fig. 3 eine Weiterbildung der Ersatzschaltung von Fig. 2a und 2b mit einer Auswerteschaltung zur Er­ fassung von Minimal- und Maximalwerten, und

Fig. 4 eine Weiterbildung der Ersatzschaltungen von Fig. 2a und 2b mit Mittelwertbildung der Schwellspannun­ gen.

Fig. 1 zeigt einen Querschnitt durch eine Transistorstruktur mit zwei gespiegelt angeordneten Zellfeldtransistoren T1, T2, welche gemeinsam das erste Transistorpaar T1, T2 bilden. Der erste Transistor T1 weist einen Gate-Anschluß G1 auf, während der zweite Transistor T2 einen Gate-Anschluß G2 aufweist. Mit den Gate-Anschlüssen G1, G2 ist jeweils ein Kanal eines der als Feldeffekttransistoren ausgebildeten Transistors steuer­ bar, welcher Source- und Drain-Gebiete miteinander verbindet. Je ein Anschluß der gesteuerten Strecken der Transistoren T1, T2 ist dabei als gemeinsames Source-/Drain-Gebiet ausgebil­ det. Der jeweils freie Anschluß der gesteuerten Strecken der Transistoren T1, T2 ist über ein Buried-Strap-Diffusions­ gebiet an einen Grabenkondensator (Trench) angeschlossen. Die Buried-Strap-Gebiete sind mit BS, die Grabenkondensatoren mit C1, C2 bezeichnet. Der Grabenkondensator C1 bildet mit dem Transistor T1 eine erste Speicherzelle, während der Tran­ sistor T2 mit dem Grabenkondensator C2 eine zweite Speicher­ zelle bildet, welche spiegelsymmetrisch zur ersten Speicher­ zelle aufgebaut ist.

Man erkennt, daß die Diffusionsgebiete zur Bildung der An­ schlüsse der gesteuerten Kanäle der Transistoren T1, T2 sowie die Gate-Elektroden oder Gate-Anschlüsse G1, G2 der Transi­ storen T1, T2 eine relative Lageabweichung oder Mittenabwei­ chung bezüglich der Grabenkondensatoren C1, C2 sowie bezüg­ lich der Buried-Strap-Gebiete BS haben. Die Abweichungen der jeweiligen Symmetrie-Ebenen voneinander berechnen sich aus der Hälfte der Differenz der Abstände A, B, demnach mit der Formel (A - B)/2. Dabei bezeichnet der Abstand A den Abstand des Gate-Anschlusses G1 des ersten Transistors T1 von der äu­ ßeren Kante des Grabenkondensators C1 und der Abstand B be­ zeichnet den Abstand des Gate-Anschlusses G2 von der äußeren Kante des Grabenkondensators C2.

Die relative Lageabweichung (A - B)/2 der Gates zu den Trenches führt dazu, daß die Schwellspannung oder Einsatzspannung des selbstsperrenden Transistors T1 aufgrund der tieferen Drain/Source-Diffusionszone des Transistors T2 auf der Bu­ ried-Strap-Seite größer als die Schwellspannung des Transi­ stors T2 ist. Diese Gate-Trench-Lageabweichung (A - B)/2 kann beispielsweise +/-50 nm betragen. Die Summe A + B aus den Ab­ ständen A, B ist stets konstant. In derzeit üblichen DRAM- Speicherchips mit gespiegelt angeordneten Transistoren T1, T2, kommen bezüglich fertigungsbedingten, unterschiedlichen Positionstoleranzen wie bereits beschrieben lediglich die ge­ zeigten Typen von Transistoren T1, T2 vor. Eine Positionsto­ leranz von verschiedenen Masken- oder Belichtungsschritten in die Zeichenebene hinein würde jedoch zu keiner unterschiedli­ chen Schwellspannung der Transistoren führen.

Fig. 2a zeigt ein Ersatzschaltbild eines Transistorpaares gemäß Fig. 1, bei dem der Gate-Anschluß G1 des ersten Tran­ sistors T1 mit demjenigen Anschluß der gesteuerten Strecke des ersten Transistors T1 verbunden ist, welcher an den er­ sten Grabenkondensator C1 angeschlossen ist. Dieser Schal­ tungsknoten ist mit dem Bezugszeichen 3 versehen. Der An­ schluß der gesteuerten Strecke des zweiten Transistors T2, welcher mit dem zweiten Grabenkondensator C2 verbunden ist, ist als Schaltungsknoten 1 bezeichnet, während der Steueran­ schluß G2 des zweiten Transistors T2 mit dem Bezugszeichen 2 versehen ist.

In Fig. 2b ist ein Ersatzschaltbild eines weiteren Transi­ storpaares T1', T2' angegeben, bei dem der Steueranschluß G2' des zweiten Transistors T2' mit demjenigen Lastanschluß der gesteuerten Strecke des Transistors T2' verbunden ist, der unmittelbar mit dem Grabenkondensator C2' gekoppelt ist. Der freie Lastanschluß der gesteuerten Strecke des zweiten Tran­ sistors T2' ist mit einem Lastanschluß des ersten Transistors T1' verbunden, dessen weiterer Lastanschluß zum einen mit er­ sten Grabenkondensator C1' und zum andere mit Schaltungskno­ ten 4 verbunden ist. Der Steueranschluß des ersten Transi­ stors G1' ist mit einem Schaltungsknoten 5, der Steueran­ schluß des zweiten Transistors G2' mit einem Schaltungskno­ ten 6 verbunden.

Während mit der Schaltung gemäß Fig. 2a durch Anlegen geeig­ neter äußerer Potentiale beziehungsweise durch Einprägen ge­ eigneter Ströme an den Schaltungsknoten 1 bis 3 die Schwell­ spannung des ersten Transistors T1 zwischen Schaltungskno­ ten 1 und 3 meßbar ist, so fällt in der Ersatzschaltung gemäß Fig. 2b bei Anlegen geeigneter Spannungen und Ströme an den Schaltungsknoten 4 bis 6 zwischen Schaltungsknoten 4 und 6 die Schwellspannung des zweiten Transistors T2' ab.

Im einzelnen ist es zur Bestimmung der Schwellspannungen er­ forderlich, bei der Schaltung gemäß Fig. 2a an den Schal­ tungsknoten 1 und 2 ein festes Potential anzulegen, nämlich am Schaltungsknoten 1 ein Potential von 0 Volt und am Schal­ tungsknoten 2 beispielsweise 3,3 Volt, während am Schaltungs­ knoten 3 gerade derjenige Strom einzuprägen ist, welcher sich laut Spezifikation unter Normbedingungen einstellen würde, wenn am Steueranschluß des ersten Transistors T1 gerade die Schwellspannung anliegen würde. In analoger Weise liegen die Verhältnisse bei der Ersatzschaltung gemäß Fig. 2b, dort ist am Schaltungsknoten 4 beispielsweise ein Potential von 0 Volt, und am Knoten 5 ein Potential von 3,3 Volt, also bei­ spielsweise VDD, einzuprägen, während am Schaltungsknoten 6 gerade der Strom zuzuführen ist, welcher sich unter Normbe­ dingungen bei Anlegen der Schwellspannung einstellen würde.

Die Schaltungsknoten 1, 3, 4 und 6 sind mit Bitleitungsan­ schlüssen eines Halbleiterspeichers verbunden. Bei herkömmli­ chen Speicherzellenstrukturen mit gespiegelten Transistoren ist der Bitleitungsanschluß üblicherweise nur einmal, und zwar am gemeinsamen Diffusionsgebiet der beiden Transistoren T1, T2 beziehungsweise T2', T1' angeschlossen. Es ergibt sich durch Verdopplung der Bitline-Anschlüsse jedoch kein Nach­ teil, da die für den Flächenbedarf relevante Größe vielmehr die Anzahl Wortleitungen sind. Bei den mit PW bezeichneten, im Querschnitt dargestellten Leitungen handelt es sich um so­ genannte Passing Wordlines, welche in dem Querschnitt gemäß Fig. 2c keine unmittelbare Bedeutung für die gezeigte Schal­ tung haben.

Fig. 3 zeigt die Ersatzschaltbilder gemäß Fig. 2a und 2b mit einer daran angeschlossenen Auswerteschaltung AS zur Be­ reitstellung der minimalen oder der maximalen Einsatzspannung der Transistoren T1, T2 beziehungsweise T1', T2'. Dabei ist zu beachten, daß die beiden ersten Transistoren T1, T1' den gleichen Aufbau aufweisen und den gleichen Technologieschwankungen unterworfen sind, so daß sich bezüglich ihren elektri­ schen Eigenschaften, insbesondere bezüglich ihrer Transistor­ parameter, eine gute Paarung ergibt. Ebenso verhält es sich mit den zweiten Transistoren T2, T2', welche ebenfalls gleich aufgebaut sind und ebenfalls untereinander gleiche elektri­ sche Parameter aufweisen und den gleichen Technologieschwan­ kungen unterliegen. Während mit der Schaltung des ersten Transistorpaares T1, T2 am Schaltungsknoten 3 die Einsatz­ spannung VT1 des ersten Transistors T1 bereitgestellt ist, so ist mit dem zweiten Transistorpaar T1', T2' am Schaltungskno­ ten 6 die Einsatzspannung VT2 des zweiten Transistors T2' be­ reitgestellt. Der hierzu jeweils erforderliche, einzuprägende Strom wird im einfachsten Fall, wie gezeigt, aus der Versor­ gungsspannung über einen Widerstand R generiert, von denen jeweils einer an den Schaltungsknoten 3 sowie an den Schal­ tungsknoten 6 angeschlossen ist. An die Schaltungsknoten 3, 6 ist weiterhin, zur Übermittlung der Einsatzspannungen VT1, VT2, jeweils ein Eingang eines Differenzverstärkers DV ange­ schlossen, welcher ohne Rückkopplung betrieben ist. Dabei ist der Plus-Eingang des Differenzverstärkers DV an den Schal­ tungsknoten 3 und der Minus-Eingang des Differenzverstär­ kers DV an den Schaltungsknoten 6 angeschlossen. Der Diffe­ renzverstärker DV ist offen betrieben. Zum Selektieren des Maximal- oder Minimalwertes mittels einer Auswahlleitung SEL der Schwellspannungen oder Einsatzspannungen der Transistoren ist ausgangsseitig an den Differenzverstärker DV ein Eingang eines logischen Antivalenz-Gatters AV angeschlossen, dessen weiterem Eingang das Auswahlsignal SEL zuführbar ist. Mittels eines dem Antivalenz-Gatter AV nachgeschalteten Inverters V sind zwei Transmission-Gates TG1, TG2 angesteuert, welche in Abhängigkeit vom am Ausgang des Differenzverstärkers DV an­ liegenden Signal sowie in Abhängigkeit vom Auswahlsignal SEL entweder die Schwellspannung VT1 des ersten Transistors T1 oder die Einsatzspannung VT2 des zweiten Transistors T2 auf den Ausgang out der Auswerteschaltung AS durchschalten.

Anstelle der Ersatzschaltbilder in Fig. 3, welche die beiden Transistorpaare T1, T2 und T1', T2' zeigen, ist beispielswei­ se eine praktische Schaltungsrealisierung gemäß Fig. 2c mit jeweils gespiegelten Transistoren vorzusehen. Man erkennt, daß unabhängig von der Richtung der Positionstoleranzen zwi­ schen verschiedenen Belichtungsebenen und demnach zwischen den Grabenkondensatoren und den Gate-Anschlüssen der Transi­ storen mit der vorliegenden Schaltung immer ein sicheres Er­ kennen der minimalen oder maximalen Einsatzspannung, wie ge­ wünscht, möglich ist.

Das am Ausgang out der Auswerteschaltung AS bereitgestellte Ausgangssignal kann in einfacher Weise zur Bestimmung einer erhöhten Pegelspannung für das High-Potential einer Wortlei­ tung in einem DRAM-Speicherchip herangezogen werden. Auch an­ dere Speicherchip-Parameter, wie das Set-Delay, die Write- back-Zeit et cetera können mit der gewonnenen, minimalen oder maximalen Einsatzspannung in einfacher Weise beeinflußt sein. Dabei ist zu beachten, daß mit der beschriebenen Schaltung gemäß Fig. 3 bei Verwendung jeweils gespiegelter Transisto­ ren in einem Speicherzellenfeld die kleinste beziehungsweise größte Einsatzspannung aller Zellfeldtransistoren ermittelt werden kann.

Fig. 4 zeigt eine Weiterbildung der Schaltung von Fig. 3, bei der anstelle der Auswerteschaltung AS zur Ermittlung von Minimum und/oder Maximum der Einsatzspannung eine alternative Auswerteschaltung AS' zur Bestimmung des Mittelwertes der Einsatzspannung auf einem Speicherchip angegeben ist. Abgese­ hen von der Auswerteschaltung AS, AS' unterscheidet sich die Schaltung gemäß Fig. 4 nicht von der bereits in Fig. 3 be­ schriebenen, daher wird diese Beschreibung nicht wiederholt. Bei der Auswerteschaltung AS' gemäß Fig. 4 sind zwei Kompa­ ratoren K1, K2 vorgesehen, welche jeweils einen Verstärkungs­ faktor von g = 1 aufweisen. Den Komparatoren K1, K2 sind ein­ gangsseitig jeweils die Schwellspannungen oder Einsatzspan­ nungen VT1, VT2 von erstem und zweitem Transistor T1, T1', T2, T2' zuführbar. Hierfür ist ein Plus-Eingang des ersten Komparators K1 an den Schaltungsknoten 3 der Ersatzschaltung gemäß Fig. 2a angeschlossen, während ein Minus-Eingang des ersten Komparators K1 an eine Referenzspannung Vref ange­ schlossen ist. Der Plus-Eingang des zweiten Komparators K2 ist mit dem Schaltungsknoten 6 der Ersatzschaltung von Fig. 2b zur Übermittlung der Schwellspannung VT2 des zweiten Tran­ sistors T2 verbunden. Der Minus-Eingang des zweiten Kompara­ tors K2 ist wiederum mit der Referenzspannungsquelle Vref verbunden. Die Komparatoren K1, K2 dienen zur Signalentkopp­ lung der Einsatzspannungen VT1, VT2. Ausgangsseitig an den Komparatoren K1, K2 ist jeweils ein gleich großer Widerstand R1 angeschlossen, wobei die beiden Widerstände Rl an ihren freien Enden miteinander und mit einem Schaltungsausgang OUT' verbunden sind. Am Schaltungsausgang OUT' steht der Mittel­ wert der Einsatzspannungen VT1, VT2 bereit.

Falls gewünscht, kann die Mittelwertbildung gemäß Fig. 4 in einfacher Weise in eine gewichtete Addition überführt werden, beispielsweise durch Verwendung entsprechender Widerstands­ verhältnisse anstelle gleich großer Widerstände R1.

Ebenso wie die Schaltung von Fig. 3 kann mit der Schaltung von Fig. 4 in einfacher Weise eine aus den Einsatzspannungen Vt1, Vt2 der Transistoren eines Speicherchips abgeleitete Größe, hier der Mittelwert aller Einsatzspannungen des Spei­ cherchips, welcher gleich dem Mittelwert aus einem ersten und einem zweiten Transistor ist, abgeleitet sein. Dieser kann, wie bereits in der Beschreibung von Fig. 3 erläutert, zur Herleitung oder Bildung gewünschter Paramter oder physikali­ scher Größen, beispielsweise Spannungen oder Ströme, auf ei­ nem Speicherchip herangezogen sein. Beispielsweise könnte die Versorgungsspannung VDD eines Speicherchips um den Mittelwert oder Minimal- oder Maximalwert der Einsatzspannung oder einer daraus abgeleiteten Größe vergrößert sein.

Selbstverständlich ist der Grundgedanke der vorliegenden Er­ findung nicht auf die gezeigten Ausführungsbeispiele mit zwei verschiedenen Transistortypen in einem Speicherzellenfeld be­ grenzt. Eine Erweiterung beispielsweise auf vier Transistor­ typen, wenn deren Parameter jeweils technologieabhängig aber unabhängig voneinander variieren können, ist in einfacher Weise möglich.

Bezugszeichenliste

1

Schaltungsknoten

2

Schaltungsknoten

3

Schaltungsknoten

4

Schaltungsknoten

5

Schaltungsknoten

6

Schaltungsknoten
A Abstand
AS Auswerteschaltung
AS' Auswerteschaltung
AV Antivalenz
B Abstand
BS Buried Strap Gebiet
C1 Graben
C1' Graben
C2 Graben
C2' Graben
DV Differenzverstärker
g Verstärkung
G1 Steueranschluß
G1' Steueranschluß
G2 Steueranschluß
G2' Steueranschluß
K1 Komparator
K2 Komparator
OUT Ausgang
OUT' Ausgang
PW Passing Wordline
R Widerstand
R1 Widerstand
SEL Auswahlsignal
T1 Transistor
T1' Transistor
T2 Transistor
T2' Transistor
TG1 Transmission Gate
TG2 Transmission Gate
V Verstärker
Vref Referenzspannungsquelle
Vt1 Einsatzspannung
Vt2 Einsatzspannung

Claims (13)

1. Halbleiterspeicher mit einer Ansteuerschaltung zur Steuerung des Zugriffs auf Speicherzellen, aufweisend ein erstes Transistorpaar (T1, T2), umfassend
einen ersten Transistor (T1) mit einem Steueran­ schluß (G1) und einer gesteuerten Strecke und mit einer er­ sten Schwell- oder Abschnürspannung (Vt1),
einen zweiten Transistor (T2) mit einem Steueran­ schluß (G2) und einer gesteuerten Strecke, die mit der ge­ steuerten Strecke des ersten Transistors (T1) in einer Rei­ henschaltung verbunden ist, und mit einer zweiten Schwell- oder Abschnürspannung (Vt2), und
eine Auswerteschaltung (AS, AS'), die mit den Transisto­ ren (T1, T2) des ersten Transistorpaares zur Übermittlung ei­ nes von den Schwell- oder Abschnürspannungen (Vt1, Vt2) abge­ leiteten Signals gekoppelt ist und die an ihrem Ausgang (OUT, OUT') ein von erster und zweiter Schwell- oder Abschnürspan­ nung (Vt1, Vt2) abhängiges Ausgangssignal zur Steuerung des Halbleiterspeichers bereitstellt.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß das Ausgangssignal der Auswerteschaltung (AS, AS') ein Wort­ leitungspegel zur Ansteuerung von Speicherzellen des Halblei­ terspeichers ist.

3. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein zweites Transistorpaar (T1', T2') vorgesehen ist, welches einen ersten Transistor (T1') vom Typ des ersten Transi­ stors (T1) des ersten Transistorpaares mit einem Steueran­ schluß (G1') und einer gesteuerten Strecke sowie mit der er­ sten Schwell- oder Abschnürspannung (Vt1) aufweist und einen zweiten Transistor (T2') vom Typ des zweiten Transistors (T2) des ersten Transistorpaares (T1, T2,) mit einem Steueran­ schluß (G2') und einer gesteuerten Strecke sowie mit der zweiten Schwell- oder Abschnürspannung (Vt2) aufweist, wobei die Transistoren (T1', T2') des zweiten Transistorpaares mit der Auswerteschaltung (AS, AS') zur Übermittlung der Transi­ storparameter (Vt1, Vt2) gekoppelt sind.

4. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß zur Bereitstellung der ersten Schwell- oder Abschnürspan­ nung (Vt1) der Steueranschluß (G1) des ersten Transi­ stors (T1) des ersten Transistorpaares (T1, T2) mit einem An­ schluß (3) seiner gesteuerten Strecke verbunden ist und daß zur Bereitstellung der zweiten Schwell- oder Abschnürspan­ nung (Vt2) der Steueranschluß (G2') des zweiten Transi­ stors (T2') des zweiten Transistorpaares (T1', T2') mit einem Anschluß (6) seiner gesteuerten Strecke verbunden ist.

5. Halbleiterspeicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Schwell- oder Einsatzspannung (Vt1, Vt2) der Transistoren jeweils die Einsatzspannung selbstsperrender Feldeffekttran­ sistoren ist.

6. Halbleiterspeicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß an je einen Anschluß (1, 3) je einer gesteuerten Strecke eine als Grabenkondensator ausgebildete Kapazität (C1, C2) ange­ schlossen ist zur Bildung je einer DRAM-Speicherzelle.

7. Halbleiterspeicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß je ein Anschluß einer gesteuerten Strecke des ersten Transi­ stors (T1) mit je einem Anschluß der gesteuerten Strecke des zweiten Transistors (T2) unter Bildung einer Reihenschaltung der Transistoren (T1, T2) unmittelbar verbunden ist.

8. Halbleiterspeicher nach Anspruch 6 und 7, dadurch gekennzeichnet, daß erster Transistor (T1) mit angeschlossenem Grabenkondensa­ tor (C1) und zweiter Transistor (T2) mit angeschlossenem Gra­ benkondensator (C2) spiegelsymmetrisch zueinander ausgebildet sind.

9. Halbleiterspeicher nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Auswerteschaltung (AS) an ihrem Ausgang (OUT) denjenigen Transistorparameter (Vt1, Vt2) mit dem kleineren der beiden Werte bereitstellt.

10. Halbleiterspeicher nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Auswerteschaltung (AS) an ihrem Ausgang (OUT) denjenigen Transistorparameter (Vt1, Vt2) mit dem größeren Wert bereit­ stellt.

11. Halbleiterspeicher nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Auswerteschaltung (AS') an ihrem Ausgang (OUT') einen Mittelwert aus erstem und zweitem Transistorparameter (Vt1, Vt2) bereitstellt.

12. Halbleiterspeicher nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die Transistoren (T1, T2) im Zellenfeld eines DRAM- Halbleiter-Speichers angeordnet sind.

13. Halbleiterspeicher nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß der Halbleiterspeicher eine Vielzahl von Speicherzellen mit Zellauswahltransistoren aufweist, die gleiche elektrische Ei­ genschaften wie die Transistoren (T1, T2) des ersten Transi­ storpaares haben.