DE10107182B4

DE10107182B4 - Halbleiterspeicher mit einer Ansteuerschaltung zur Steuerung des Zugriffs auf Speicherzellen

Info

Publication number: DE10107182B4
Application number: DE2001107182
Authority: DE
Inventors: Albert Graf Von Keyserlingk; Thilo Schaffroth; Helmut Schneider
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-02-15
Filing date: 2001-02-15
Publication date: 2004-10-14
Anticipated expiration: 2021-02-16
Also published as: DE10107182A1

Abstract

Halbleiterspeicher mit einer Ansteuerschaltung zur Steuerung des Zugriffs auf Speicherzellen, aufweisend ein erstes Transistorpaar (T1, T2), umfassend
– einen ersten Transistor (T1) mit einem Steueranschluß (G1) und einer gesteuerten Strecke und mit einer ersten Schwell- oder Abschnürspannung (Vt1),
– einen zweiten Transistor (T2) mit einem Steueranschluß (G2) und einer gesteuerten Strecke, die mit der gesteuerten Strecke des ersten Transistors (T1) in einer Reihenschaltung verbunden ist, und mit einer zweiten Schwell- oder Abschnürspannung (Vt2), und
– eine Auswerteschaltung (AS, AS'), die mit den Transistoren (T1, T2) des ersten Transistorpaares zur Übermittlung eines von den Schwell- oder Abschnürspannungen (Vt1, Vt2) abgeleiteten Signals gekoppelt ist und die an ihrem Ausgang (OUT, OUT') ein von erster und zweiter Schwell- oder Abschnürspannung (Vt1, Vt2) abhängiges Ausgangssignal zur Steuerung des Halbleiterspeichers bereitstellt.

Description

Die vorliegende Erfindung betrifft einen Halbleiterspeicher mit einer Ansteuerschaltung zur Steuerung des Zugriffs auf Speicherzellen.
DRAM (Dynamic Random Access Memory)-Speicherzellenfelder weisen üblicherweise ein Feld mit einer Vielzahl einzelner Speicherzellen auf. Die einzelnen Speicherzellen eines DRAM-Speichers können beispielsweise jeweils einen MOS-Transistor mit an dessen gesteuerter Strecke angeschlossenem Kondensator umfassen.
Eine derartige Ein-Transistor-Zelle ist die einfachst mögliche Realisierung der Speicherzelle eines dynamischen RAMs. Die Information wird dabei als Ladung auf dem Kondensator gespeichert, sie bleibt allerdings dort nur für kurze Zeit erhalten. Der Kondensator muß deshalb regelmäßig nachgeladen werden. Diesen Vorgang bezeichnet man als Refresh.
Ist der Kondensator der DRAM-Speicherzelle beispielsweise als Grabenkondensator (Trench) ausgebildet und mit den Diffusionsgebieten des Transistors über ein sogenanntes Buried Strap Ausdiffusionsgebiet gekoppelt, so führen bereits kleine Positionstoleranzen bei der Fertigung zwischen verschiedenen Masken- oder Belichtungsebenen zu einer veränderten Schwellspannung des Transistors. Toleranzen bei der Schwell- oder Einsatzspannung selbstsperrender CMOS-Transistoren können es jedoch erforderlich machen, daß der High-Pegel der Wortleitung des DRAM-Speichers angepaßt werden muß, um einen sicheren Betrieb des Speichers zu gewährleisten.
Je nach Anordnung der Transistoren mit angeschlossenem Grabenkondensator kann eine Lagetoleranz in einer Richtung der Chip-Ebene entweder zu einer Vergrößerung, zu einer Verkleinerung oder zu keiner Beeinflussung der Schwellspannung des Transistors führen.

In dem Dokument US 4,727,519 ist ein Speicherbaustein angegeben, bei dem Prozess-Schwankungen der Herstellung kompensiert werden können. Hierfür ist ein Taktgenerator vorgesehen, der von einer Referenz-Wortleitung angesteuert wird.

In dem Dokument US 5,903,012 ist ebenfalls eine Kompensation fertigungsbedingter Toleranzen von integrierten Schaltkreisen angegeben. Dabei sind zwei Transistoren vorgesehen, die in unterschiedlichen Fertigungsprozessen hergestellt werden. In einem der beiden Transistoren wird ein Bias-Signal erzeugt, welches in Abhängigkeit von Parametern des anderen Transistors variiert.

Aufgabe der vorliegenden Erfindung ist es, einen Halbleiterspeicher mit einer Ansteuerschaltung zur Steuerung des Zugriffs auf Speicherzellen anzugeben, welcher eine Nachführung des Wortleitungs-Highpegels des Halbleiterspeichers an beispielsweise durch Positionstoleranzen bei der Transistorherstellung entstehende Parameterschwankungen ermöglicht.

Erfindungsgemäß wird die Aufgabe von einem Halbleiterspeicher mit einer Ansteuerschaltung zur Steuerung des Zugriffs auf Speicherzellen gelöst, umfassend ein erstes Transistorpaar mit einem ersten Transistor mit einem Steueranschluß und einer gesteuerten Strecke, der einen ersten technologieabhängigen Transistorparameter, nämlich abhängig vom Transistortyp eine Einsatz- bzw. Schwell- oder Abschnürspannung aufweist und mit einem zweiten Transistor mit einem Steueranschluß und einer gesteuerten Strecke, der einen zweiten technologieabhängigen Transistorparameter aufweist, dessen Wert bezüglich dem des ersten technologieabhängigen Parameters verschieden sein kann, und mit einer Auswerteschaltung, die mit den Transistoren des ersten Transistorpaares zur Übermittlung der Transistorparameter gekoppelt ist und die an ihrem Ausgang ein vom ersten und zweiten technologieabhängigen Parameter abhängiges Ausgangssignal zur Steuerung des Halbleiterspeichers bereitstellt. Erster und zweiter Transistor sind in einer Reihenschaltung miteinander verbunden.

Das von erstem und zweitem technologieabhängigen Parameter abhängige Ausgangssignal kann beispielsweise ein Wortleitungspegel zur Ansteuerung eines Halbleiterspeichers sein, insbesondere zur Beeinflussung des High-Pegels einer derartigen Wortleitung in einem Halbleiterspeicher.

Sofern erster und zweiter Transistor selbstsperrende Feldeffekt-Transistoren sind, so werden als Transistorparameter die sogenannte Einsatz- oder Schwellspannung U_th (threshold) der beiden Transistoren übermittelt und in der Auswerteschaltung miteinander verknüpft. Handelt es sich jedoch bei erstem und zweitem Transistor um selbstleitende Feldeffekt-Transistoren, so werden als Transistorparameter die sogenannte Abschnürspannung U_P (pinch-off) der jeweiligen Transistoren übermittelt.

Beispielsweise bei gespiegelt angeordneten Zellfeldtransistoren in DRAM-Speicherchips führen die in Massenherstellungsverfahren unvermeidlich auftretenden Positions- oder Lagetoleranzen zwischen verschiedenen Masken- oder Belichtungsebenen dazu, daß Transistorparameter wie die Schwellspannung oder die Abschnürspannung je nach Richtung der Lagetoleranzen zu- oder abnehmen. Bei je zwei gespiegelt angeordneten Zellfeldtransistoren wird dabei bei einem Transistor beispielsweise die Abschnürspannung zu- und bei dem jeweils anderen Transistor eines Transistorpaares abnehmen. Mit der Auswerteschaltung ist es nun möglich, je nach Anforderungen den Minimal-, Maximal- oder Mittelwert beispielsweise der Einsatzspannung zu ermitteln. Damit können in einem DRAM (Dynamic Random Access Memory)-Speicherbaustein Parameter wie die Write-Back-Zeit, das Set-Delay oder die Spannung beim Wortleitungspegel "High" in Abhängigkeit von diesen prozeßabhängigen Transistorparametern beeinflußt werden.

Derartige Halbleiterspeicher mit jeweils gespiegelt angeordneten Speicherzellen, die jeweils einen Transistor und einen Grabenkondensator umfassen, können genau zwei Speicherzellentypen aufweisen, davon einen Speicherzellentyp mit Kondensator "links" am Transistor und einen Speicherzellentyp mit Kondensator "rechts" am Transistor.

Beispielsweise der High-Pegel der Wortleitung kann gegenüber einer üblichen Versorgungsspannung eines Halbleiterspeichers gemäß dem beschriebenen Prinzip um einen Betrag erhöht sein, der vom Mittelwert der Einsatzspannung der beiden gespiegelten Transistoren abhängt. Unter gespiegelten Transistoren sind dabei Speicherzellenstrukturen verstanden, welche jeweils einen MOS-Transistor und eine Kapazität umfassen und deren Struktur im Halbleiter zueinander spiegelsymmetrisch ausgeführt ist. Erster und zweiter Transistor des Transistorpaares können separat vorgesehen sein oder herkömmliche Speicherzellen eines Speicherzellenfeldes in einem Speicherchip sein. Die gewünschten technologieabhängigen Transistorparameter können dabei in einfacher Weise durch äußere, geeignete Beschaltung der Transistoren gewonnen werden, wie an späterer Stelle anhand von Ausführungsbeispielen detailliert erläutert.

In einer bevorzugten Ausführungsform der vorliegenden Erfindung ist ein zweites Transistorpaar vorgesehen, welches einen ersten Transistor mit einem Steueranschluß und einer gesteuerten Strecke sowie mit dem ersten technologieabhängigen Transistorparameter aufweist und einen Transistor mit einem Steueranschluß und einer gesteuerten Strecke sowie mit dem zweiten technologieabhängigen Parameter aufweist, wobei die Transistoren des zweiten Transistorpaares mit der Auswerteschaltung zur Übermittlung der Transistorparameter gekoppelt sind.

Das Vorsehen zweier Transistorpaare, welche jeweils einen ersten und einen zweiten Transistor aufweisen, wobei die ersten Transistoren den gleichen technologieabhängigen Transistorparameterwert haben und die zweiten Transistoren jeweils auch untereinander den gleichen technologieabhängigen Transistorparameterwert aufweisen, hat den Vorteil, daß erster und zweiter Transistorparameter gleichzeitig und getrennt voneinander erfaßt werden können. Diese Ausführungsform kommt besonders bei solchen Halbleiterspeichern vorteilhaft zum Einsatz, die jeweils Paare von gespiegelt zueinander aufgebauten Speicherzellen haben und bei denen es demnach bezüglich Fer tigungstoleranzen und Parameterschwankungen nur zwei Typen von Speicherzellen gibt.

In einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung ist zur Bereitstellung des ersten technologieabhängigen Transistorparameters der Steueranschluß des ersten Transistors des ersten Transistorpaares mit einem Anschluß seiner gesteuerten Strecke verbunden und zur Bereitstellung des zweiten technologieabhängigen Transistorparameters ist der Steueranschluß des zweiten Transistor des zweiten Transistorpaares mit einem Anschluß einer gesteuerten Strecke verbunden. Beispielsweise zur Bestimmung der Schwellspannung oder Einsatzspannung bei selbstsperrenden Transistoren kann derjenige Transistor, dessen Schwellspannung gemessen werden soll, als Diode geschaltet sein, während der unmittelbar an einen Lastanschluß angeschlossene Transistor vom anderen Typ durch Anlegen geeigneter Potentiale offen betrieben wird. Als Strom wird dabei in den zu vermessenden Transistor gerade derjenige Strom eingeprägt, der sich bei Anlegen einer Norm- oder Soll-Schwellspannung im Transistor einstellen würde.

In einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung sind die technologieabhängigen Transistorparameter Einsatzspannungen selbstsperrender Feldeffekttransistoren. Bei Verwendung selbstleitender Feldeffekttransistoren ist entsprechend die Abschnürspannung der technologieabhängigen Transistorparameter.

In einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung ist an je einen Anschluß je einer gesteuerten Strecke eine als Grabenkondensator ausgebildete Kapazität angeschlossen zur Bildung je einer DRAM-Speicherzelle.

In einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung ist je ein Anschluß einer gesteuerten Strecke des ersten Transistors mit je einem Anschluß der gesteuerten Strecke des zweiten Transistors unmittelbar verbunden. Erster und zweiter Transistor haben demnach zumindest ein gemeinsames Source/Drain-Diffusions-Gebiet. An dieses gemeinsame Diffusionsgebiet kann üblicherweise die Bitleitung eines Speicherzellenfeldes angeschlossen sein. Bei vorliegender Schaltungsanordnung hingegen sind die Bitleitungskontakte vorzugsweise mit den an die Grabenkondensatoren angeschlossenen Source/Drain-Gebieten verbunden.

In einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung sind erster Transistor mit jeweils angeschlossenem Grabenkondensator und zweiter Transistor mit jeweils angeschlossenem Grabenkondensator spiegelsymmetrisch zueinander ausgebildet. Ist der Abstand des Gateanschlusses des ersten Transistors vom Graben größer als der Abstand des Gateanschlusses des zweiten Transistors von dessen Graben, so wird der erste Transistor eine größere Schwellspannung als der zweite Transistor haben.

In einer weiteren, bevorzugten Ausführungsform der Erfindung weist die Auswerteschaltung einen Ausgang auf, an dem derjenige Transistorparameter mit dem kleineren Wert bereitsteht.

In einer weiteren, bevorzugten Ausführungsform stellt die Auswerteschaltung an ihrem Ausgang denjenigen Transistorparameter mit dem größeren Wert bereit.

In einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung stellt die Auswerteschaltung an ihrem Ausgang einen Mittelwert aus erstem und zweitem Transistorparameter bereit. Alternativ hierzu kann, je nach Anforderung, selbstverständlich auch ein gewichteter Summenwert aus erstem und zweitem Transistorparameter gebildet sein.

Weiter Einzelheiten der Erfindung sind Gegenstand der Unteransprüche.

Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der Zeichnungen näher erläutert. Es zeigen:

1 einen Querschnitt durch zwei zueinander gespiegelt angeordnete Speicherzellen,

2a ein Ersatzschaltbild einer Speicherzelle gemäß 1, weitergebildet zur Erfassung der Schwellspannung eines ersten Transistors,

2b ein Ersatzschaltbild eines Transistorpaares gemäß 1, weitergebildet zur Erfassung der Schwellspannung des zweiten Transistors,

2c einen Querschnitt durch eine Transistorstruktur zur Realisierung eines Ersatzschaltbildes gemäß 2a und 2b,

3 eine Weiterbildung der Ersatzschaltung von 2a und 2b mit einer Auswerteschaltung zur Erfassung von Minimal- und Maximalwerten, und

4 eine Weiterbildung der Ersatzschaltungen von 2a und 2b mit Mittelwertbildung der Schwellspannungen.

1 zeigt einen Querschnitt durch eine Transistorstruktur mit zwei gespiegelt angeordneten Zellfeldtransistoren T1, T2, welche gemeinsam das erste Transistorpaar T1, T2 bilden. Der erste Transistor T1 weist einen Gate-Anschluß G1 auf, während der zweite Transistor T2 einen Gate-Anschluß G2 aufweist. Mit den Gate-Anschlüssen G1, G2 ist jeweils ein Kanal eines der als Feldeffekttransistoren ausgebildeten Transistors steuerbar, welcher Source- und Drain-Gebiete miteinander verbindet. Je ein Anschluß der gesteuerten Strecken der Transistoren T1, T2 ist dabei als gemeinsames Source-/Drain-Gebiet ausgebildet. Der jeweils freie Anschluß der gesteuerten Strecken der Transistoren T1, T2 ist über ein Buried-Strap-Diffusionsgebiet an einen Grabenkondensator (Trench) angeschlossen. Die Buried-Strap-Gebiete sind mit BS, die Grabenkondensatoren mit C1, C2 bezeichnet. Der Grabenkondensator C1 bildet mit dem Transistor T1 eine erste Speicherzelle, während der Transistor T2 mit dem Grabenkondensator C2 eine zweite Speicherzelle bildet, welche spiegelsymmetrisch zur ersten Speicherzelle aufgebaut ist.
Man erkennt, daß die Diffusionsgebiete zur Bildung der Anschlüsse der gesteuerten Kanäle der Transistoren T1, T2 sowie die Gate-Elektroden oder Gate-Anschlüsse G1, G2 der Transistoren T1, T2 eine relative Lageabweichung oder Mittenabweichung bezüglich der Grabenkondensatoren C1, C2 sowie bezüglich der Buried-Strap-Gebiete BS haben. Die Abweichungen der jeweiligen Symmetrie-Ebenen voneinander berechnen sich aus der Hälfte der Differenz der Abstände A, B, demnach mit der Formel (A-B)/2. Dabei bezeichnet der Abstand A den Abstand des Gate-Anschlusses G1 des ersten Transistors T1 von der äußeren Kante des Grabenkondensators C1 und der Abstand B bezeichnet den Abstand des Gate-Anschlusses G2 von der äußeren Kante des Grabenkondensators C2.
Die relative Lageabweichung (A-B)/2 der Gates zu den Trenches führt dazu, daß die Schwellspannung oder Einsatzspannung des selbstsperrenden Transistors T1 aufgrund der tieferen Drain/Source-Diffusionszone des Transistors T2 auf der Buried-Strap-Seite größer als die Schwellspannung des Transistors T2 ist. Diese Gate-Trench-Lageabweichung (A–B)/2 kann beispielsweise +/– 50 nm betragen. Die Summe A + B aus den Abständen A, B ist stets konstant. In derzeit üblichen DRAM-Speicherchips mit gespiegelt angeordneten Transistoren T1, T2, kommen bezüglich fertigungsbedingten, unterschiedlichen Positionstoleranzen wie bereits beschrieben lediglich die gezeigten Typen von Transistoren T1, T2 vor. Eine Positionstoleranz von verschiedenen Masken- oder Belichtungsschritten in die Zeichenebene hinein würde jedoch zu keiner unterschiedlichen Schwellspannung der Transistoren führen.
2a zeigt ein Ersatzschaltbild eines Transistorpaares gemäß 1, bei dem der Gate-Anschluß G1 des ersten Transistors T1 mit demjenigen Anschluß der gesteuerten Strecke des ersten Transistors T1 verbunden ist, welcher an den ersten Grabenkondensator C1 angeschlossen ist. Dieser Schaltungsknoten ist mit dem Bezugszeichen 3 versehen. Der Anschluß der gesteuerten Strecke des zweiten Transistors T2, welcher mit dem zweiten Grabenkondensator C2 verbunden ist, ist als Schaltungsknoten 1 bezeichnet, während der Steueranschluß G2 des zweiten Transistors T2 mit dem Bezugszeichen 2 versehen ist.
In 2b ist ein Ersatzschaltbild eines weiteren Transistorpaares T1', T2' angegeben, bei dem der Steueranschluß G2' des zweiten Transistors T2' mit demjenigen Lastanschluß der gesteuerten Strecke des Transistors T2' verbunden ist, der unmittelbar mit dem Grabenkondensator C2' gekoppelt ist. Der freie Lastanschluß der gesteuerten Strecke des zweiten Transistors T2' ist mit einem Lastanschluß des ersten Transistors T1' verbunden, dessen weiterer Lastanschluß zum einen mit ersten Grabenkondensator C1' und zum andere mit Schaltungsknoten 4 verbunden ist. Der Steueranschluß des ersten Transistors G1' ist mit einem Schaltungsknoten 5, der Steueranschluß des zweiten Transistors G2' mit einem Schaltungsknoten 6 verbunden.
Während mit der Schaltung gemäß 2a durch Anlegen geeigneter äußerer Potentiale beziehungsweise durch Einprägen geeigneter Ströme an den Schaltungsknoten 1 bis 3 die Schwellspannung des ersten Transistors T1 zwischen Schaltungsknoten 1 und 3 meßbar ist, so fällt in der Ersatzschaltung gemäß 2b bei Anlegen geeigneter Spannungen und Ströme an den Schaltungsknoten 4 bis 6 zwischen Schaltungsknoten 4 und 6 die Schwellspannung des zweiten Transistors T2' ab.
Im einzelnen ist es zur Bestimmung der Schwellspannungen erforderlich, bei der Schaltung gemäß 2a an den Schaltungsknoten 1 und 2 ein festes Potential anzulegen, nämlich am Schaltungsknoten 1 ein Potential von 0 Volt und am Schaltungsknoten 2 beispielsweise 3,3 Volt, während am Schaltungsknoten 3 gerade derjenige Strom einzuprägen ist, welcher sich laut Spezifikation unter Normbedingungen einstellen würde, wenn am Steueranschluß des ersten Transistors T1 gerade die Schwellspannung anliegen würde. In analoger Weise liegen die Verhältnisse bei der Ersatzschaltung gemäß 2b, dort ist am Schaltungsknoten 4 beispielsweise ein Potential von 0 Volt, und am Knoten 5 ein Potential von 3,3 Volt, also beispielsweise V_DD, einzuprägen, während am Schaltungsknoten 6 gerade der Strom zuzuführen ist, welcher sich unter Normbedingungen bei Anlegen der Schwellspannung einstellen würde.
Die Schaltungsknoten 1, 3, 4 und 6 sind mit Bitleitungsanschlüssen eines Halbleiterspeichers verbunden. Bei herkömmlichen Speicherzellenstrukturen mit Bespiegelten Transistoren ist der Bitleitungsanschluß üblicherweise nur einmal, und zwar am gemeinsamen Diffusionsgebiet der beiden Transistoren T1, T2 beziehungsweise T2', T1' angeschlossen. Es ergibt sich durch Verdopplung der Bitline-Anschlüsse jedoch kein Nachteil, da die für den Flächenbedarf relevante Größe vielmehr die Anzahl Wortleitungen sind. Bei den mit PW bezeichneten, im Querschnitt dargestellten Leitungen handelt es sich um sogenannte Passing Wordlines, welche in dem Querschnitt gemäß 2c keine unmittelbare Bedeutung für die gezeigte Schaltung haben.
3 zeigt die Ersatzschaltbilder gemäß 2a und 2b mit einer daran angeschlossenen Auswerteschaltung AS zur Bereitstellung der minimalen oder der maximalen Einsatzspannung der Transistoren T1, T2 beziehungsweise T1', T2'. Dabei ist zu beachten, daß die beiden ersten Transistoren T1, T1' den gleichen Aufbau aufweisen und den gleichen Technologieschwan kungen unterworfen sind, so daß sich bezüglich ihren elektrischen Eigenschaften, insbesondere bezüglich ihrer Transistorparameter, eine gute Paarung ergibt. Ebenso verhält es sich mit den zweiten Transistoren T2, T2', welche ebenfalls gleich aufgebaut sind und ebenfalls untereinander gleiche elektrische Parameter aufweisen und den gleichen Technologieschwankungen unterliegen. Während mit der Schaltung des ersten Transistorpaares T1, T2 am Schaltungsknoten 3 die Einsatzspannung VT1 des ersten Transistors T1 bereitgestellt ist, so ist mit dem zweiten Transistorpaar T1', T2' am Schaltungsknoten 6 die Einsatzspannung VT2 des zweiten Transistors T2' bereitgestellt. Der hierzu jeweils erforderliche, einzuprägende Strom wird im einfachsten Fall, wie gezeigt, aus der Versorgungsspannung über einen Widerstand R generiert, von denen jeweils einer an den Schaltungsknoten 3 sowie an den Schaltungsknoten 6 angeschlossen ist. An die Schaltungsknoten 3, 6 ist weiterhin, zur Übermittlung der Einsatzspannungen VT1, VT2, jeweils ein Eingang eines Differenzverstärkers DV angeschlossen, welcher ohne Rückkopplung betrieben ist. Dabei ist der Plus-Eingang des Differenzverstärkers DV an den Schaltungsknoten 3 und der Minus-Eingang des Differenzverstärkers DV an den Schaltungsknoten 6 angeschlossen. Der Differenzverstärker DV ist offen betrieben. Zum Selektieren des Maximal- oder Minimalwertes mittels einer Auswahlleitung SEL der Schwellspannungen oder Einsatzspannungen der Transistoren ist ausgangsseitig an den Differenzverstärker DV ein Eingang eines logischen Antivalenz-Gatters AV angeschlossen, dessen weiterem Eingang das Auswahlsignal SEL zuführbar ist. Mittels eines dem Antivalenz-Gatter AV nachgeschalteten Inverters V sind zwei Transmission-Gates TG1, TG2 angesteuert, welche in Abhängigkeit vom am Ausgang des Differenzverstärkers DV anliegenden Signal sowie in Abhängigkeit vom Auswahlsignal SEL entweder die Schwellspannung VT1 des ersten Transistors T1 oder die Einsatzspannung VT2 des zweiten Transistors T2 auf den Ausgang out der Auswerteschaltung AS durchschalten.
Anstelle der Ersatzschaltbilder in 3, welche die beiden Transistorpaare T1, T2 und T1', T2' zeigen, ist beispielsweise eine praktische Schaltungsrealisierung gemäß 2c mit jeweils Bespiegelten Transistoren vorzusehen. Man erkennt, daß unabhängig von der Richtung der Positionstoleranzen zwischen verschiedenen Belichtungsebenen und demnach zwischen den Grabenkondensatoren und den Gate-Anschlüssen der Transistoren mit der vorliegenden Schaltung immer ein sicheres Erkennen der minimalen oder maximalen Einsatzspannung, wie gewünscht, möglich ist.
Das am Ausgang out der Auswerteschaltung AS bereitgestellte Ausgangssignal kann in einfacher Weise zur Bestimmung einer erhöhten Pegelspannung für das High-Potential einer Wortleitung in einem DRAM-Speicherchip herangezogen werden. Auch andere Speicherchip-Parameter, wie das Set-Delay, die Writeback-Zeit et cetera können mit der gewonnenen, minimalen oder maximalen Einsatzspannung in einfacher Weise beeinflußt sein. Dabei ist zu beachten, daß mit der beschriebenen Schaltung gemäß 3 bei Verwendung jeweils gespiegelter Transistoren in einem Speicherzellenfeld die kleinste beziehungsweise größte Einsatzspannung aller Zellfeldtransistoren ermittelt werden kann.
4 zeigt eine Weiterbildung der Schaltung von 3, bei der anstelle der Auswerteschaltung AS zur Ermittlung von Minimum und/oder Maximum der Einsatzspannung eine alternative Auswerteschaltung AS' zur Bestimmung des Mittelwertes der Einsatzspannung auf einem Speicherchip angegeben ist. Abgesehen von der Auswerteschaltung AS, AS' unterscheidet sich die Schaltung gemäß 4 nicht von der bereits in 3 beschriebenen, daher wird diese Beschreibung nicht wiederholt. Bei der Auswerteschaltung AS' gemäß 4 sind zwei Komparatoren K1, K2 vorgesehen, welche jeweils einen Verstärkungsfaktor von g = 1 aufweisen. Den Komparatoren K1, K2 sind eingangsseitig jeweils die Schwellspannungen oder Einsatzspannungen VT1, VT2 von erstem und zweitem Transistor T1, T1', T2, T2' zuführbar. Hierfür ist ein Plus-Eingang des ersten Komparators K1 an den Schaltungsknoten 3 der Ersatzschaltung gemäß 2a angeschlossen, während ein Minus-Eingang des ersten Komparators K1 an eine Referenzspannung Vref angeschlossen ist. Der Plus-Eingang des zweiten Komparators K2 ist mit dem Schaltungsknoten 6 der Ersatzschaltung von 2b zur Übermittlung der Schwellspannung VT2 des zweiten Transistors T2 verbunden. Der Minus-Eingang des zweiten Komparators K2 ist wiederum mit der Referenzspannungsquelle Vref verbunden. Die Komparatoren K1, K2 dienen zur Signalentkopplung der Einsatzspannungen VT1, VT2. Ausgangsseitig an den Komparatoren K1, K2 ist jeweils ein gleich großer Widerstand R1 angeschlossen, wobei die beiden Widerstände R1 an ihren freien Enden miteinander und mit einem Schaltungsausgang OUT' verbunden sind. Am Schaltungsausgang OUT' steht der Mittelwert der Einsatzspannungen VT1, VT2 bereit.
Falls gewünscht, kann die Mittelwertbildung gemäß 4 in einfacher Weise in eine gewichtete Addition überführt werden, beispielsweise durch Verwendung entsprechender Widerstandsverhältnisse anstelle gleich großer Widerstände R1.
Ebenso wie die Schaltung von 3 kann mit der Schaltung von 4 in einfacher Weise eine aus den Einsatzspannungen Vt1, Vt2 der Transistoren eines Speicherchips abgeleitete Größe, hier der Mittelwert aller Einsatzspannungen des Speicherchips, welcher gleich dem Mittelwert aus einem ersten und einem zweiten Transistor ist, abgeleitet sein. Dieser kann, wie bereits in der Beschreibung von 3 erläutert, zur Herleitung oder Bildung gewünschter Paramter oder physikalischer Größen, beispielsweise Spannungen oder Ströme, auf einem Speicherchip herangezogen sein. Beispielsweise könnte die Versorgungsspannung VDD eines Speicherchips um den Mittelwert oder Minimal- oder Maximalwert der Einsatzspannung oder einer daraus abgeleiteten Größe vergrößert sein.
Selbstverständlich ist der Grundgedanke der vorliegenden Erfindung nicht auf die gezeigten Ausführungsbeispiele mit zwei verschiedenen Transistortypen in einem Speicherzellenfeld begrenzt. Eine Erweiterung beispielsweise auf vier Transistortypen, wenn deren Parameter jeweils technologieabhängig aber unabhängig voneinander variieren können, ist in einfacher Weise möglich.

1: Schaltungsknoten
2: Schaltungsknoten
3: Schaltungsknoten
4: Schaltungsknoten
5: Schaltungsknoten
6: Schaltungsknoten
A: Abstand
AS: Auswerteschaltung
AS': Auswerteschaltung
AV: Antivalenz
B: Abstand
BS: Buried Strap Gebiet
C1: Graben
C1': Graben
C2: Graben
C2': Graben
DV: Differenzverstärker
g: Verstärkung
G1: Steueranschluß
G1': Steueranschluß
G2: Steueranschluß
G2': Steueranschluß
K1: Komparator
K2: Komparator
OUT: Ausgang
OUT': Ausgang
PW: Passing Wordline
R: Widerstand
R1: Widerstand
SEL: Auswahlsignal
T1: Transistor
T1': Transistor
T2: Transistor
T2': Transistor
TG1: Transmission Gate
TG2: Transmission Gate
V: Verstärker
Vref: Referenzspannungsquelle
Vt1: Einsatzspannung
Vt2: Einsatzspannung

Claims

Halbleiterspeicher mit einer Ansteuerschaltung zur Steuerung des Zugriffs auf Speicherzellen, aufweisend ein erstes Transistorpaar (T1, T2), umfassend – einen ersten Transistor (T1) mit einem Steueranschluß (G1) und einer gesteuerten Strecke und mit einer ersten Schwell- oder Abschnürspannung (Vt1), – einen zweiten Transistor (T2) mit einem Steueranschluß (G2) und einer gesteuerten Strecke, die mit der gesteuerten Strecke des ersten Transistors (T1) in einer Reihenschaltung verbunden ist, und mit einer zweiten Schwell- oder Abschnürspannung (Vt2), und – eine Auswerteschaltung (AS, AS'), die mit den Transistoren (T1, T2) des ersten Transistorpaares zur Übermittlung eines von den Schwell- oder Abschnürspannungen (Vt1, Vt2) abgeleiteten Signals gekoppelt ist und die an ihrem Ausgang (OUT, OUT') ein von erster und zweiter Schwell- oder Abschnürspannung (Vt1, Vt2) abhängiges Ausgangssignal zur Steuerung des Halbleiterspeichers bereitstellt.
Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß das Ausgangssignal der Auswerteschaltung (AS, AS') ein Wortleitungspegel zur Ansteuerung von Speicherzellen des Halbleiterspeichers ist.
Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein zweites Transistorpaar (T1', T2') vorgesehen ist, welches einen ersten Transistor (T1') vom Typ des ersten Transistors (T1) des ersten Transistorpaares mit einem Steueranschluß (G1') und einer gesteuerten Strecke sowie mit der ersten Schwell- oder Abschnürspannung (Vt1) aufweist und einen zweiten Transistor (T2') vom Typ des zweiten Transistors (T2) des ersten Transistorpaares (T1, T2,) mit einem Steueranschluß (G2') und einer gesteuerten Strecke sowie mit der zweiten Schwell- oder Abschnürspannung (Vt2) aufweist, wobei die Transistoren (T1', T2') des zweiten Transistorpaares mit der Auswerteschaltung (AS, AS') zur Übermittlung der Transistorparameter (Vt1, Vt2) gekoppelt sind.
Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß zur Bereitstellung der ersten Schwell- oder Abschnürspannung (Vt1) der Steueranschluß (G1) des ersten Transistors (T1) des ersten Transistorpaares (T1, T2) mit einem Anschluß (3) seiner gesteuerten Strecke verbunden ist und daß zur Bereitstellung der zweiten Schwell- oder Abschnürspannung (Vt2) der Steueranschluß (G2') des zweiten Transistors (T2') des zweiten Transistorpaares (T1', T2') mit einem Anschluß (6) seiner gesteuerten Strecke verbunden ist.
Halbleiterspeicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Schwell- oder Einsatzspannung (Vt1, Vt2) der Transistoren jeweils die Einsatzspannung selbstsperrender Feldeffekttransistoren ist.
Halbleiterspeicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß an je einen Anschluß (1, 3) je einer gesteuerten Strecke eine als Grabenkondensator ausgebildete Kapazität (C1, C2) angeschlossen ist zur Bildung je einer DRAM-Speicherzelle.
Halbleiterspeicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß je ein Anschluß einer gesteuerten Strecke des ersten Transistors (T1) mit je einem Anschluß der gesteuerten Strecke des zweiten Transistors (T2) unter Bildung einer Reihenschaltung der Transistoren (T1, T2) unmittelbar verbunden ist.
Halbleiterspeicher nach Anspruch 6 und 7, dadurch gekennzeichnet, daß erster Transistor (T1) mit angeschlossenem Grabenkondensator (C1) und zweiter Transistor (T2) mit angeschlossenem Grabenkondensator (C2) spiegelsymmetrisch zueinander ausgebildet sind.
Halbleiterspeicher nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Auswerteschaltung (AS) an ihrem Ausgang (OUT) denjenigen Transistorparameter (Vt1, Vt2) mit dem kleineren der beiden Werte bereitstellt.
Halbleiterspeicher nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Auswerteschaltung (AS) an ihrem Ausgang (OUT) denjenigen Transistorparameter (Vt1, Vt2) mit dem größeren Wert bereitstellt.
Halbleiterspeicher nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Auswerteschaltung (AS') an ihrem Ausgang (OUT') einen Mittelwert aus erstem und zweitem Transistorparameter (Vt1, Vt2) bereitstellt.
Halbleiterspeicher nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die Transistoren (T1, T2) im Zellenfeld eines DRAM-Halbleiter-Speichers angeordnet sind.
Halbleiterspeicher nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß der Halbleiterspeicher eine Vielzahl von Speicherzellen mit Zellauswahltransistoren aufweist, die gleiche elektrische Eigenschaften wie die Transistoren (T1, T2) des ersten Transistorpaares haben.