CN101345216A - 制作快闪存储器的方法 - Google Patents
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Abstract
本发明提供一种制作快闪存储器的方法。首先提供一半导体基底，其表面包含一氧化层、二堆迭结构、二间隔壁以及一源极。堆迭结构包含一浮置栅极、一介电层、一控制栅极以及一盖层。接着于半导体基底上形成一导电层，然后使导电层表面氧化而形成一氧化层，再进行一各向异性蚀刻工艺，移除高于所述堆迭结构的导电层与氧化层，以于堆迭结构之间形成一抹除栅极，并且于各该堆迭结构相反于抹除栅极的一侧分别形成一字元线。
Description
技术领域
本发明提供一种制作快闪存储器的方法，尤指一种制作分离栅极式快闪存储器的方法。
背景技术
非易失性存储器具有不因电源供应中断而造成储存数据遗失的特性，因此被广泛使用。而依照单位存储单元储存的数据位元数，又可区分为单一位元储存(single-bit storage)非易失性存储器与双位元储存(dual-bit storage)非易失性存储器。前者为例如氮化物只读存储器(Nitride Read-Only-Memory，NROM)、金属-氧化硅-氮化硅-氧化硅-硅型(Metal-Oxide-Nitride-Oxide-Silicon，MONOS)等存储器或硅-氧化硅-氮化硅-氧化硅-硅型(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)存储器。后者为例如分离栅极式SONOS型(split-gate SONOS)存储器或分离栅极式MONOS型存储器。由于分离栅极式SONOS型存储器与分离栅极式MONOS型存储器的单位存储单元能储存二位元的信息，因此相较于一般单一位元储存非易失性存储器而言，可储存更大量的信息，已逐渐成为非易失性存储器的主流。
请参考图1至图2，图1至图2为公知一分离栅极式快闪存储器10的工艺示意图。半导体基底12上设有一氧化层14，其上依序设置有浮置栅极16、介电层18、控制栅极20以及盖层22而形成一堆迭结构28，在堆迭结构28两侧另设有一间隔壁24。传统上制作分离栅极式快闪存储器10的字元线时，是在半导体基底12上形成一包含多晶硅材料的导电层(图未示)，再对该导电层直接蚀刻而形成如图1所示的字元线26。值得注意的是，以此方法所形成的字元线26具有圆弧状表面与皆近扇形的剖面形状，与理想的矩形剖面形状相差甚远。
请参考图2，在形成字元线26之后，于半导体基底12上全面形成一氮化层，再进行一蚀刻工艺，而剩下的氮化层则于字元线26的部分表面形成厚度较薄的字元线间隔壁30。由于字元线26具有圆弧状表面，使得字元线间隔壁30只能形成在字元线26接近底部的部分表面，并暴露出大部分的字元线26。接着，进行一自行对准金属硅化物工艺，而于暴露的字元线26与半导体基底12表面形成自行对准金属硅化层32、34。之后，进行一离子注入工艺，以于字元线间隔壁30邻侧自行对准金属硅化层34下方形成离子掺杂区(图未示)，作为分离栅极式快闪存储器10的漏极。
由于在公知方法中，形成于字元线26圆弧表面的字元线间隔壁30仅覆盖住极少部分的字元线26表面，导致在自行对准金属硅化物工艺中，形成于字元线26表面的自行对准金属硅化层32很可能与形成于半导体基底12表面的自行对准金属硅化层34相接，使得分离栅极式快闪存储器10发生短路现象。再者，由于形成于字元线26圆弧表面的字元线间隔壁30厚度较薄，因此在进行离子注入工艺时，离子亦可能穿过字元线间隔壁30而于其下方的半导体基底12中形成离子注入区，更甚者，可能会在字元线26下方亦形成离子注入区，造成干扰而大幅影响分离栅极式快闪存储器10的操作效能。
因此，业界仍须不断改良公知快闪存储器的制作方法，以研发出供利用简单方法而制作出结构形状良好的分离栅极式快闪存储器元件(例如具有矩形剖面的字元线结构)的技术，以改善存储器操作效能。
发明内容
本发明的主要目的，在于提供一种利用氧化工艺来调整字元线形状的方法而制作快闪存储器，以改善公知快闪存储器因字元线圆弧状剖面形状而影响存储器操作效能的问题。
根据本发明的申请专利范围，揭露一种制作一快闪存储器的方法。首先提供一半导体基底，包含有一第一氧化层设于其表面、二堆迭结构设于第一氧化层上、二间隔壁分别设于二堆迭结构的侧壁表面以及一源极设于堆迭结构之间的半导体基底中，各堆迭结构包含一浮置栅极、一介电层、一控制栅极以及一盖层依序堆迭于第一氧化层上。接着，于半导体基底上全面形成一导电层，再使导电层表面氧化形成一第二氧化层。然后进行一各向异性蚀刻工艺，以移除高于堆迭结构的第二氧化层与导电层，而于堆迭结构之间形成一抹除栅极，并在各堆迭结构相反于抹除栅极的一侧分别形成一字元线。
由于本发明方法的利用氧化工艺而于导电层表面全面形成一氧化层，因此可以减低导电层的整体厚度，以缩小后续形成的字元线的宽度，进而提高存储器的集成度。再者，导电层表面的氧化层在蚀刻工艺中可以当作硬掩模以减缓部分导电层的蚀刻速度，因而蚀刻后的导电层可以形成具有约略垂直的侧壁的字元线，使得后续形成的字元线间隔壁可以覆盖大部分的字元线侧壁，并有效隔离字元线上表面与半导体基底表面所形成的自行对准金属硅化层，改善快闪存储器的整体品质与操作效能。
附图说明
图1图至图2为公知制作分离栅极式快闪存储器的方法的工艺示意图；
图3至图10为本发明制作快闪存储器的方法的工艺示意图。
【主要元件符号说明】
10 分离栅极式快闪存储器
12 半导体基底 14 氧化层
16 浮置栅极 18 介电层
20 控制栅极 22 盖层
24 间隔壁 26 字元线
28 堆迭结构 30 字元线间隔壁
32、34 自行对准金属硅化层
50 快闪存储器 52 半导体基底
54 第一氧化层 56 穿遂氧化层
58 堆迭结构 60 浮置栅极
62 介电层 64 控制栅极
66 盖层 68 间隔壁
70 HTO层 72 共用源极
74 存储单元区 76 周边电路区
78、78’导电层 80 牺牲层
82 掩模层 84 第二氧化层
86 图案化掩模层 88 字元线
90 抹除栅极 92 晶体管栅极
94 字元线间隔壁 96、98 间隔壁
100、102、104、106 自行对准金属硅化物层
108 漏极 110 源极/漏极
112 接触孔 114 位元线
116 MOS晶体管 118 介电层
具体实施方式
请参考图3至图8，图3至图8为本发明制作一快闪存储器50的方法的工艺示意图，其中快闪存储器50是为一或非型(NOR)分离栅极式快闪存储器。首先，如图3所示，提供一半导体基底52，例如一P型硅基底。半导体基底52包含一存储单元区74与一周边电路区76，其中存储单元区74是用来设置存储单元矩阵，而周边电路区76则用来设置开关元件，例如金属氧化半导体(metal-oxide semiconductor，MOS)晶体管，将外界操作讯号传输给存储单元。半导体基底52上包含一第一氧化层54覆盖于半导体基底52表面，而在第一氧化层54上另包含至少一堆迭结构58(图中显示二堆迭结构58)设于存储单元区74之内，由下而上依序包含一浮置栅极60、一介电层62、一控制栅极64以及一盖层66，且堆迭结构58的侧壁表面另设有间隔壁68。浮置栅极60与控制栅极64可包含多晶硅材料；控制栅极64更可包含硅化钨材料；介电层62优选包含氧化/氮化/氧化(oxide-nitride-oxide，ONO)介电材料，而盖层66可包含以四乙基氧硅烷(tetraethylorthosilicate，TEOS)作为前驱物的TEOS硅氧材料与氮化硅材料。再者，位于二浮置栅极60之间与下方的部分第一氧化层54是作为一穿遂氧化层56，而二浮置栅极60之间的间隔壁68表面、穿遂氧化层56表面与盖层66上方另可包含一高温氧化(high temperature oxide，HTO)层70。此外，在堆迭结构58之间的半导体基底52表面包含一离子掺杂区，作为二堆迭结构的共用源极72。
接着，如图4所示，于半导体基底52上全面沉积一多晶硅导电层78与一牺牲层80，覆盖于堆迭结构58和第一氧化层54表面，其中牺牲层80可包含氮化硅材料。多晶硅导电层78具有一厚度H，例如为约2000埃。然后如图5所示，于半导体基底52上形成一光致抗蚀剂材料层，并经由微影与显影工艺，移除部分光致抗蚀剂材料层，暴露出存储单元区74，而剩下的光致抗蚀剂材料层则覆盖周边电路区76，形成掩模层82覆盖在牺牲层80表面。
请参考图6，移除存储单元区74的牺牲层80，以暴露出其下方的导电层78。然后移除掩模层82，并进行一氧化工艺，而使忆胞区74内暴露出的导电层78表面氧化，并形成一第二氧化层84。氧化后的导电层78’具有一厚度H’，可能为约1600至1800埃，小于其原始厚度H。
然后请参考图7，于周边电路区76的一栅极预定区上形成一图案化掩模层86覆盖于牺牲层80上。图案化掩模层86的形成方法例如在半导体基底52上涂布一光致抗蚀剂层(图未示)，经由光刻工艺定义出栅极预定区的图案，再经由显影工艺移除栅极预定区以外的光致抗蚀剂层材料。接着，如图8所示，对半导体基底12上的导电层78、78’进行一全面(blanket)各向异性蚀刻工艺，移除周边电路区76中未被图案化掩模层86覆盖的导电层78，并同时移除存储单元区74内高于堆迭结构58的部分导电层78’。值得注意的是，在此各向异性蚀刻工艺中，原来覆盖在导电层78’上方的第二氧化层84的可当作硬掩模，以减缓导电层78’的蚀刻速度。此外，由于导电层78’的圆弧状结构底部约略垂直于半导体基底52的表面，因此该部分的第二氧化层84具有较大的垂直厚度，使得其下方的导电层78’蚀刻速度更加缓慢，因此蚀刻后的导电层78’可以具有约略垂直的侧壁，以在二堆迭结构58外侧分别形成一字元线88，具有接近矩形的剖面形状，而堆迭结构58之间所剩下的导电层78’则形成抹除栅极90。之后，移除图案化掩模层86，周边电路区76内剩下的导电层78则形成一晶体管栅极92。之后，可选择性移除晶体管栅极92上方的牺牲层80。
接着，请参考图9，于半导体基底52上沉积一氮化层(图未示)，然后进行一各向异性蚀刻工艺，而分别于字元线88相反于堆迭结构58的侧壁表面与晶体管栅极92侧壁表面形成字元线间隔壁94与间隔壁98。此外，在堆迭结构58侧壁表面、字元线88或者抹除栅极90上方亦会形成间隔壁96。然后，可移除部分氧化层54以暴露出包含漏极预定区的半导体基底52表面。之后，进行一自行对准金属硅化物工艺，而于暴露出的字元线88、抹除栅极90及晶体管栅极92表面形成自行对准金属硅化物层106、104，同时在漏极预定区的半导体基底52表面形成自行对准金属硅化物层100、102。接着，进行一离子注入工艺，而于自行对准金属硅化物层100、102下方形成存储单元区74的漏极108与MOS晶体管的源极/漏极110，完成周边电路区MOS晶体管116的制作。
有关于存储单元区74的位元线制作方法，可继续参考图10：在半导体基底52上沉积一介电层118，然后可经由微影暨蚀刻工艺移除部分介电层118，定义出位元线图案，并在漏极108上方形成接触孔。接着于半导体基底52上沉积一导电层，填入该接触孔内与自行对准金属硅化物层100连接，然后可经由研磨工艺而使该导电层具有平坦的表面，以形成位元线114。
相较于公知技术，本发明方法的在制作多晶硅字元线时，先在多晶硅导电层表面以氧化工艺形成一氧化层，该氧化层可在后续的蚀刻工艺中当作硬掩模而减缓部分多晶硅导电层的蚀刻速率，以形成具有接近垂直侧壁的字元线。因此形成于字元线侧壁表面的字元线间隔壁的厚度较厚，能有效控制后续离子注入工艺中离子注入字元线间隔壁下方的干扰现象。同时，由于字元线间隔壁会覆盖住大部分的字元线侧壁表面，因此能有效隔离字元线上表面与半导体基底表面所形成的自行对准金属硅化层，避免短路现象，改善快闪存储器的良率与品质。再者，在多晶硅导电层上以氧化工艺制作氧化层可以缩小多晶硅导电层的厚度，所以之后形成的字元线的沟道长度较小，能够缩短控制栅极至位元线(或位元线接触元件)的距离，能够大幅提高元件集成度与操作效能。
综上所述，根据本发明的工艺方法，可利用简单的工艺，同时兼顾周边电路区的MOS晶体管与存储单元区的存储单元的工艺需求，且能提供结构更为良好的存储单元结构，以改善分离栅极式快闪存储器的整体结构与良率。本发明方法特别可应用于具有自行对准金属硅化物工艺的低功率存储器工艺中，然而，本发明的工艺方法亦可应用于其他具有不同结构的快闪存储器中。
以上所述仅为本发明的优选实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (15)
1.一种制作一快闪存储器的方法，其包含下列步骤：
a、提供一半导体基底，其包含有一第一氧化层设于该半导体基底表面、二堆迭结构设于该第一氧化层上、二间隔壁分别设于各该堆迭结构的侧壁表面以及一源极设于该二堆迭结构之间的该半导体基底中，各该堆迭结构由下而上依序包含一浮置栅极、一介电层、一控制栅极以及一盖层；
b、于该半导体基底上全面形成一导电层；
c、使该导电层表面氧化而形成一第二氧化层；以及
d、进行一各向异性蚀刻工艺移除高于该二堆迭结构的该导电层与该第二氧化层，以于该二堆迭结构之间形成一抹除栅极，并且于各该堆迭结构相反于该抹除栅极的一侧分别形成一字元线。
2.如权利要求1的方法，其中该半导体基底包含一存储单元区以及一周边电路区，且该堆迭结构设于该存储单元区，而该第一氧化层与该导电层同时设于该存储单元区与该周边电路区内。
3.如权利要求2的方法，其中该方法在进行步骤c之前，另包含下列步骤：
e、于该导电层上形成一牺牲层；
f、于该周边电路区形成一掩模层覆盖于该牺牲层上；以及
g、移除未被该掩模层覆盖的该牺牲层，以暴露出该存储单元区内的该导电层。
4.如权利要求3的方法，其中该掩模层包含光致抗蚀剂材料。
5.如权利要求3的方法，其中该牺牲层包含氮化硅材料。
6.如权利要求2的方法，其中步骤d的该各向异性蚀刻工艺另移除该周边电路区内的部分该导电层，以于该周边电路区内形成一晶体管的一栅极。
7.如权利要求6的方法，其中该方法在进行步骤d之前，另包含在该周边电路区内形成一图案化掩模层覆盖部分该导电层，以作为步骤d的该各向异性蚀刻工艺的蚀刻掩模。
8.如权利要求7的方法，其中该图案化掩模层包含光致抗蚀剂材料。
9.如权利要求1的方法，其中该方法在步骤d之后，另包含下列步骤：
h、于该基底上形成一氮化层；
i、进行一各向异性蚀刻工艺，分别于所述字元线的一侧壁表面形成一字元线间隔壁；以及
j、进行一离子注入工艺，以分别于邻近所述字元线间隔壁并且相反于所述字元线的一侧的该半导体基底中形成一漏极。
10.如权利要求9的方法，其另包含在进行步骤j之前，先于该字元线、该抹除栅极的上表面与预定形成该漏极的该半导体基底上形成一自行对准硅化物层。
11.如权利要求10的方法，其另包含在形成该自行对准硅化物层之前，先移除预定形成该漏极的该半导体基底上的该第一氧化层。
12.如权利要求9的方法，其中该方法另包含于该半导体基底上形成一位元线，电连接于该漏极。
13.如权利要求1的方法，其中设于该二堆迭结构下方以及该二堆迭结构之间的该第一氧化层是作为一穿遂氧化层。
14.如权利要求1的方法，其中该导电层包含多晶硅材料。
15.如权利要求1的方法，其中在进行步骤c之后，该导电层的厚度为约1600至1800埃。
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20090114 |