KR102027443B1 - 불휘발성 메모리소자 및 그 동작방법 - Google Patents

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Abstract

일 예에 따른 불휘발성 메모리소자는, 제1 단자 및 제2 단자를 갖는 선택트랜지스터와, 선택트랜지스터의 제1 단자에 직렬로 연결되는 제1 전하트랩 트랜지스터와, 선택트랜지스터의 제2 단자에 직렬로 연결되는 제2 전하트랩 트랜지스터와, 그리고 선택트랜지스터, 제1 전하트랩 트랜지스터, 및 제2 전하트랩 트랜지스터의 게이트단자들에 공통으로 연결되는 워드라인을 포함한다.

Description

불휘발성 메모리소자 및 그 동작방법{Non-volatile memory device and method of operating the same}
본 기술은 불휘발성 메모리소자 및 그 동작방법에 관한 것으로서, 특히 선택 트랜지스터를 가지면서 단위 셀당 2비트 데이터 저장이 가능한 불휘발성 메모리소자 및 동작방법에 관한 것이다.
반도체 메모리소자는, 휘발성 메모리소자(volatile memory device)와 불휘발성 메모리소자(non-volatile memory device)로 구분할 수 있다. 휘발성 메모리소자는, 읽고 쓰는 속도가 빠르지만 외부로부터의 전원공급이 끊기면 저장된 데이터도 사라진다. 반면에 불휘발성 메모리소자는 외부로부터의 전원공급이 중단되더라도 저장된 데이터를 보존한다. 따라서 불휘발성 메모리소자는 전원공급 여부와는 관계없이 데이터가 보존되어야 할 필요가 있는 응용분야에 적응되고 있다. 불휘발성 메모리소자로는 마스크 롬(mask read-only memory, MROM), 프로그램 가능한 롬(programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(electrically erasable programmable read-only memory, EEPROM) 등이 있다.
일반적으로 MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 갱신하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하기 때문에, 지속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억장치와 같이 그 응용분야가 다양하게 확대되고 있다. 특히 EEPROM 중 일괄 소거가 가능한 플래시(flash) EEPROM은 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조기억장치로의 응용에 매우 유리한 것으로 알려져 있다.
플래시 EEPROM과 같은 불휘발성 메모리소자는, 각각의 메모리 셀에 저장되는 비트 수에 따라서 각각의 메모리 셀에 저장 가능한 데이터 상태가 결정된다. 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀을 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell; SLC)이라 한다. 그리고 하나의 메모리 셀에 멀티 비트 데이터, 예컨대 2 비트 이상의 데이터를 저장하는 메모리 셀을 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-lovel cell; MLC), 또는 멀티 스테이트 셀(multi-state cell)이라 한다. 최근에는 메모리소자에 대한 고집적 요구가 높아짐에 따라, 하나의 메모리 셀에 멀티 비트 데이터를 저장하는 불휘발성 메모리소자에 대한 연구가 활발하게 진행되고 있다.
본 출원이 해결하고자 하는 과제는, 과소거(over-erase) 현상의 발생을 억제하고 단위 셀당 2비트 데이터 저장이 가능하도록 하여 메모리 집적도를 증가시킬 수 있도록 하는 불휘발성 메모리소자를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 위와 같은 불휘발성 메모리소자의 동작방법을 제공하는 것이다.
일 예에 따른 불휘발성 메모리소자는, 제1 단자 및 제2 단자를 갖는 선택트랜지스터와, 선택트랜지스터의 제1 단자에 직렬로 연결되는 제1 전하트랩 트랜지스터와, 선택트랜지스터의 제2 단자에 직렬로 연결되는 제2 전하트랩 트랜지스터와, 그리고 선택트랜지스터, 제1 전하트랩 트랜지스터, 및 제2 전하트랩 트랜지스터의 게이트단자들에 공통으로 연결되는 워드라인을 포함한다.
일 예에서, 제1 전하트랩 트랜지스터는, 선택트랜지스터의 제1 단자에 직렬로 연결되는 제1 단자와, 소스라인에 연결되는 제2 단자를 포함할 수 있다. 이 경우, 제1 전하트랩 트랜지스터의 제2 단자는, 불순물 접합영역에 연결될 수 있다.
일 예에서, 제2 전하트랩 트랜지스터는, 비트라인에 연결되는 제1 단자와, 선택트랜지스터의 제2 단자에 직렬로 연결되는 제2 단자를 포함할 수 있다. 이 경우, 제2 전하트랩 트랜지스터의 제1 단자는, 불순물 접합영역에 연결될 수 있다.
다른 예에 따른 불휘발성 메모리소자는, 선택영역과, 선택영역의 양쪽에 각각 배치되는 제1 전하트랩영역 및 제2 전하트랩영역을 갖는 기판과, 제1 전하트랩영역에서 기판의 상부에 배치되는 제1 불순물 접합영역과, 제2 전하트랩영역에서 기판의 상부에 배치되는 제2 불순물 접합영역과, 선택영역과, 제1 및 제2 전하트랩영역에서 기판 위에 배치되는 제1 절연층패턴과, 선택영역에서 제1 절연층패턴 위에 배치되는 게이트도전층패턴과, 선택영역에서는 게이트도전층패턴 위에 배치되고, 제1 및 제2 전하트랩영역에서는 제1 절연층패턴 위에 배치되는 제2 절연층패턴과, 제2 절연층패턴 위에 배치되는 전하트랩층패턴과, 전하트랩층패턴 위에 배치되는 제3 절연층패턴과, 제3 절연층패턴 위에 배치되는 컨트롤게이트도전층패턴을 포함한다.
일 예에서, 게이트도전층패턴은, 컨트롤게이트도전층패턴과의 사이에 제2 절연층패턴, 전하트랩층패턴, 및 제3 절연층패턴이 배치되는 플로팅 상태를 가질 수 있다.
일 예에서, 제2 절연층패턴, 전하트랩층패턴, 및 제3 절연층패턴은, 각각 옥사이드층, 나이트라이드층, 및 옥사이드층으로 이루어질 수 있다.
일 예에 따른 불휘발성 메모리소자의 동작방법은, 선택영역과, 선택영역의 양쪽에 각각 배치되는 제1 전하트랩영역 및 제2 전하트랩영역을 갖는 기판과, 제1 전하트랩영역에서 기판의 상부에 배치되어 소스라인과 연결되는 제1 불순물 접합영역과, 제2 전하트랩영역에서 기판의 상부에 배치되어 비트라인에 연결되는 제2 불순물 접합영역과, 선택영역과, 제1 및 제2 전하트랩영역에서 기판 위에 배치되는 제1 절연층패턴과, 선택영역에서 제1 절연층패턴 위에 배치되는 게이트도전층패턴과, 선택영역에서는 게이트도전층패턴 위에 배치되고, 제1 및 제2 전하트랩영역에서는 제1 절연층패턴 위에 배치되는 제2 절연층패턴과, 제2 절연층패턴 위에 배치되는 전하트랩층패턴과, 전하트랩층패턴 위에 배치되는 제3 절연층패턴과, 그리고 제3 절연층패턴 위에 배치되어 워드라인에 연결되는 컨트롤게이트도전층패턴을 포함하는 불휘발성 메모리소자의 동작방법으로서, 워드라인에 프로그램전압을 인가하고, 소스라인 및 드레인라인에 각각 일정 크기의 전압 및 0V를 인가하여 제1 전하트랩영역에 대한 프로그램을 수행하는 단계와, 그리고 워드라인에 프로그램전압을 인가하고, 소스라인 및 드레인라인에 각각 0V 및 일정 크기의 전압을 인가하여 제2 전하트랩영역에 대한 프로그램을 수행하는 단계를 포함한다.
일 예에서, 워드라인에 네가티브의 소거전압을 인가하고, 소스영역 및 드레인영역 중 적어도 어느 하나에 일정 크기의 전압을 인가하여 소거를 수행하는 단계를 더 포함할 수 있다.
일 예에서, 워드라인에 읽기전압을 인가하고, 소스라인 및 드레인라인에 각각 0V 및 일정 크기의 전압을 인가하여 제1 전하트랩영역에 대한 읽기를 수행하는 단계와, 그리고 워드라인에 읽기전압을 인가하고, 소스라인 및 드레인라인에 각각 일정 크기의 전압 및 0V를 인가하여 제2 전하트랩영역에 대한 읽기를 수행하는 단계를 더 포함할 수 있다.
본 기술에 따르면, 각 단위 셀마다 선택 트랜지스터가 있으므로 과소거가 방지되고, 단위 셀당 2비트 데이터 저장이 가능함에 따라 메모리 집적도가 증가된다는 이점이 제공된다.
도 1은 일 실시예에 따른 불휘발성 메모리소자의 단위 셀을 나타내 보인 도면이다.
도 2는 일 실시예에 따른 불휘발성 메모리소자의 셀 어레이를 나타내 보인 레이아웃도이다.
도 3은 일 실시예에 따른 불휘발성 메모리소자의 단위 셀의 단면 구조를 나타내 보인 도면이다.
도 4는 일 실시예에 따른 불휘발성 메모리소자의 단위 셀의 동작을 설명하기 위해 나타내 보인 도면이다.
도 5는 일 실시예에 따른 불휘발성 메모리소자의 셀 어레이를 나타내 보인 도면이다.
도 6은 일 실시예에 따른 불휘발성 메모리소자의 셀 어레이의 동작을 설명하기 위해 나타내 보인 도면들이다.
도 7 내지 도 10은 일 실시예에 따른 불휘발성 메모리소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 1은 일 실시예에 따른 불휘발성 메모리소자의 단위 셀을 나타내 보인 도면이다. 도 1을 참조하면, 본 실시예에 따른 불휘발성 메모리소자의 단위 셀(100)는, 선택트랜지스터(110)와, 제1 전하트랩 트랜지스터(210)와, 그리고 제2 전하트랩 트랜지스터(220)를 포함하여 구성된다. 선택트랜지스터(110)는, 제1 단자(111) 및 제2 단자(112)와, 게이트단자(113)를 갖는다. 선택트랜지스터(110)의 제1 단자(111)는 제1 전하트랩 트랜지스터(210)와 직렬로 연결된다. 선택트랜지스터(110)의 제2 단자(112)는 제2 전하트랩 트랜지스터(220)와 직렬로 연결된다. 제1 전하트랩 트랜지스터(210)도 제1 단자(211), 제2 단자(212), 및 게이트단자(213)를 갖는다. 제1 전하트랩 트랜지스터(210)의 제2 단자(212)는 불순물 접합영역에 연결될 수 있다. 마찬가지로 제2 전하트랩 트랜지스터(220)도 제1 단자(221), 제2 단자(222), 및 게이트단자(223)를 갖는다. 제2 전하트랩 트랜지스터(220)의 제1 단자(221)는 불순물 접합영역에 연결될 수 있다. 제1 전하트랩 트랜지스터(210)의 제1 단자(211)는 선택트랜지스터(110)의 제1 단자(111)와 직접 연결된다. 제1 전하트랩 트랜지스터(210)의 제2 단자(212)는 소스라인(SL)에 연결된다. 제2 전하트랩 트랜지스터(220)의 제2 단자(222)는 선택트랜지스터(110)의 제2 단자(112)와 직접 연결된다. 제2 전하트랩 트랜지스터(220)의 제1 단자(221)는 비트라인(BL)에 연결된다. 선택트랜지스터(110)의 게이트단자(113)와, 제1 전하트랩 트랜지스터(210)의 게이트단자(213)와, 그리고 제2 전하트랩 트랜지스터(220)의 게이트단자(223)에는 워드라인(WL)이 공통으로 연결된다.
본 예에 따른 불휘발성 메모리소자의 단위 셀(100)에 따르면, 선택트랜지스터(110)가 단위 셀(100) 내에 배치됨에 따라, 단위 셀의 과소거 여부와 무관하게 선택트랜지스터(110)의 턴 온/오프 여부에 따라 단위 셀(100)이 선택되거나 선택되지 않으며, 따라서 판독과정에서 과소거된 단위 셀로 인해 발생되는 판독 오류 현상을 방지할 수 있다. 더욱이, 선택트랜지스터(110)의 양 단에 제1 전하트랩 트랜지스터(210) 및 제2 전하트랩 트랜지스터(220)가 각각 직렬로 연결됨에 따라, 하나의 단위 셀(100) 내에 두 개의 데이터를 저장할 수 있는 2 비트 동작이 가능하다.
도 2는 일 실시예에 따른 불휘발성 메모리소자의 셀 어레이를 나타내 보인 레이아웃도이다. 도 2를 참조하면, 소자분리영역(250)에 의해 한정되는 활성영역(280)들이 X 방향을 따라서 길게 연장되는 스트라이프 형태로 배치된다. 각각의 활성영역(280)은 Y 방향을 따라서는 상호 일정 간격 이격되도록 배치된다. 컨트롤게이트들(370a, 370b, 370c)은 활성영역(280)과 교차되도록 Y 방향을 따라 연장되는 스트라이프 형태로 배치된다. 컨트롤게이트들(370a, 370b, 370c)의 각각은 X 방향을 따라서 상호 일정 간격 이격되도록 배치된다. 컨트롤게이트들(370a, 370b, 370c)의 각각의 일 단부에는 워드라인컨택(383)이 배치되어, 컨트롤게이트들(370a, 370b, 370c)의 각각을 각각의 워드라인전극에 연결시킨다. 컨트롤게이트들(370a, 370b, 370c)의 하부에는, 도면에서 점선으로 나타낸 바와 같이, 선택트랜지스터의 게이트(330a, 330b, 330c)가 배치된다. 비록 도면에 나타내지는 않았지만, 컨트롤게이트들(370a, 370b, 370c)와 선택트랜지스터의 게이트(330a, 330b, 330c) 사이에는 전하트랩층(미도시)이 배치되는데, 그 세부적인 구조에 대해서는 도 3을 참조하여 상세하게 설명하기로 한다.
컨트롤게이트들(370a, 370b, 370c) 사이의 활성영역(280)에는 제1 불순물 접합영역(311) 또는 제2 불순물 접합영역(312)이 배치된다. 일 예에서, 제1 불순물 접합영역(311)은 소스영역이고, 제2 불순물 접합영역(312)은 드레인영역이다. 제1 불순물 접합영역(311) 및 제2 불순물 접합영역(312)은 교대로 배치된다. 즉 컨트롤게이트들(370a, 370b, 370c)의 각각의 양 쪽 중 어느 한쪽에 제1 불순물 접합영역(311)이 배치되는 경우, 다른 한쪽에는 제2 불순물 접합영역(312)이 배치된다. 제1 불순물접합영역(311)에는 제1 컨택(381)이 배치되며, 제1 컨택(381)을 통해 제1 불순물접합영역(311)은 제1 전극, 예컨대 소스전극과 전기적으로 연결된다. 비록 도면에 나타내지는 않았지만, 동일한 활성영역(280)에 있는 모든 제1 컨택(381)은 동일한 소스전극에 연결되며, 따라서 동일한 활성영역(280)에 있는 모든 제1 불순물접합영역(311)도 하나의 전극, 예컨대 소스전극에 연결된다. 마찬가지로, 제2 불순물접합영역(312)에는 제2 컨택(382)이 배치되며, 제2 컨택(382)을 통해 제2 불순물접합영역(312)은 제2 전극, 예컨대 드레인전극과 전기적으로 연결된다. 비록 도면에 나타내지는 않았지만, 동일한 활성영역(280)에 있는 모든 제2 컨택(382)은 동일한 드레인전극에 연결되며, 따라서 동일한 활성영역(280)에 있는 모든 제2 불순물접합영역(312)도 하나의 드레인전극에 연결된다.
도 3은 도 2의 불휘발성 메모리소자의 단위 셀의 단면 구조를 나타내기 위해 도 2의 선 I-II를 따라 절단하여 나타내 보인 단면도이다. 도 3에 나타낸 단위 셀의 등가회로는 도 1에 나타낸 바와 동일하다. 도 3을 도 1과 함께 참조하면, 본 예에 따른 불휘발성 메모리소자의 단위 셀(100)은, 기판(300)의 상부에서 상호 이격되도록 배치되는 제1 불순물 접합영역(311) 및 제2 불순물 접합영역(312)을 포함한다. 기판(300)은, 실리콘기판과 같은 반도체기판이지만, 이에 한정되는 것은 아니다. 기판(300)은, 선택영역(110R)과, 선택영역(110R)의 양쪽에 각각 배치되는 제1 전하트랩영역(210R) 및 제2 전하트랩영역(220R)을 갖는다. 제1 불순물 접합영역(311)은 제1 전하트랩영역(210R) 내에 배치되고, 제2 불순물 접합영역(312)은 제2 전하트랩영역(220R) 내에 배치된다. 일 예에서 제1 불순물 접합영역(311)은, 소스영역이며, 이 경우 제1 불순물 접합영역(311)은 소스라인(SL)에 연결된다. 그리고 제2 불순물 접합영역(312)은, 드레인영역이며, 이 경우 제2 불순물 접합영역(312)은 비트라인(BL)에 연결된다. 선택영역(110)에는 선택트랜지스터(도 1의 110)가 배치된다. 제1 전하트랩영역(210R)에는 제1 전하트랩 트랜지스터(도 1의 210)가 배치된다. 그리고 제2 전하트랩영역(220R)에는 제2 전하트랩 트랜지스터(도 1의 220)가 배치된다.
제1 불순물 접합영역(311) 및 제2 불순물 접합영역(312) 사이의 기판(300)의 표면 위에는 제1 절연층패턴(320)이 배치된다. 일 예에서, 제1 절연층패턴(320)은 옥사이드층으로 이루어질 수 있다. 제1 절연층패턴(320)은, 선택영역(110R)의 기판(300)의 전 표면 위에 배치되는 반면, 제1 전하트랩영역(210R)과 제2 전하트랩영역(220R) 내에서는 기판(300)의 일부 표면 위에 배치된다. 선택영역(110R)에서 제1 절연층패턴(320)은 게이트절연층으로서의 기능을 수행한다. 선택영역(110R) 내의 제1 절연층패턴(320) 위에는 선택트랜지스터(도 1의 110)의 게이트도전층패턴(330)이 배치된다. 일 예에서 선택트랜지스터의 게이트도전층패턴(330)은 불순물이온이 도핑된 폴리실리콘층으로 이루어질 수 있다. 다른 예에서, 선택트랜지스터의 게이트도전층패턴(330)은 금속층으로 이루어질 수도 있다. 제1 전하트랩영역(210R)과 제2 전자저장영역(220R)에서의 제1 절연층패턴(320) 위와, 선택트랜지스터의 게이트도전층패턴(330) 위에는 제2 절연층패턴(340), 전하트랩층패턴(350), 및 제3 절연층패턴(360)이 순차적으로 배치된다.
제2 절연층패턴(340) 및 제3 절연층패턴(360) 중 적어도 어느 하나는 옥사이드층으로 이루어질 수 있다. 전하트랩층패턴(350)은 나이트라이드층으로 이루어질 수 있다. 제1 전하트랩영역(210R)과 제2 전자저장영역(220R) 내의 제2 절연층패턴(340)은, 제1 전하트랩영역(210R)과 제2 전자저장영역(220R) 내의 제1 절연층(320)과 함께 터널링층으로의 기능을 수행한다. 선택영역(110R) 내의 제2 절연층패턴(340)은 선택트랜지스터의 게이트도전층패턴(330)과 전하트랩층(350) 사이의 절연층으로의 기능을 수행한다. 제1 전하트랩영역(210R)에서 전하트랩층패턴(350)은, 제1 전하트랩 트랜지스터(도 1의 210)의 전하트랩층 기능을 수행한다. 제2 전하트랩영역(220R)에서 전하트랩층패턴(350)은, 제2 전하트랩 트랜지스터(도 1의 220)의 전하트랩층 기능을 수행한다.
제3 절연층패턴(360) 위에는 컨트롤게이트도전층패턴(370)이 배치된다. 일 예에서 컨트롤게이트도전층패턴(370)은 불순물이온이 도핑된 폴리실리콘층으로 이루어질 수 있다. 다른 예에서, 컨트롤게이트도전층패턴(370)은 금속층으로 이루어질 수도 있다. 선택영역(110R)에서 컨트롤게이트도전층패턴(370)은, 선택트랜지스터(도 1의 110)의 게이트단자(도 1의 113)에 커플링전압을 인가시키는 기능을 수행한다. 여기서 커플링되는 비율은, 제2 절연층패턴(340), 전하트랩층패턴(350), 및 제3 절연층패턴(360)의 물질, 두께 등에 의해 결정된다. 제1 전하트랩영역(210R) 및 제2 전하트랩영역(220R)에서 컨트롤게이트도전층패턴(370)은, 각각 제1 전하트랩 트랜지스터(도 1의 210) 및 제2 전하트랩 트랜지스터(도 1의 220)의 컨트롤게이트로서의 기능을 수행한다. 컨트롤게이트도전층패턴(370)은 워드라인(WL)에 연결되며, 이 워드라인(WL)을 통해 컨트롤게이트도전층패턴(370)에 일정 크기의 제1 전압이 인가되면, 선택트랜지스터(도 1의 110)의 게이트단자(도 1의 113)에 제1 전압에 커플링된 제2 전압이 인가되는 동시에, 제1 전하트랩 트랜지스터(도 1의 210) 및 제2 전하트랩 트랜지스터(도 1의 220)의 컨트롤게이트에는 제1 전압이 인가된다.
도 4는 일 실시예에 따른 불휘발성 메모리소자의 단위 셀의 동작을 설명하기 위해 나타내 보인 도면이다. 도 4를 참조하면, 먼저 단위 셀(100)의 제1 전하트랩영역(210R)을 프로그램시키는 동작(프로그램1)을 수행하기 위해, 워드라인(WL)에 프로그램전압(+Vpp)을 인가하고, 소스라인(SL)에 일정 크기의 전압(+VSL1)을 인가한다. 워드라인(WL)에 인가되는 프로그램전압(+Vpp)에 의해, 선택영역(110R) 내의 게이트도전층패턴(330)에는 커플링된 전압이 인가된다. 그 결과 선택영역(110R) 내의 선택트랜지스터(도 1의 110)는 턴 온 상태가 된다. 또한 제1 전하트랩영역(210R)에서 일렉트론들은, 워드라인(WL)에 인가되는 프로그램전압(+Vpp)과 소스라인(SL)에 인가된 전압(+VSL1)에 의해 핫 일렉트론(hot electron)이 되어 제1 전하트랩영역(210R) 내의 전하트랩층패턴(350)으로 트랩된다. 그 결과 제1 전하트랩영역(210R)에서의 문턱전압은 낮아져서 프로그램 상태가 된다. 다음에 단위 셀(100)의 제2 전하트랩영역(220R)을 프로그램시키는 동작(프로그램2)을 수행하기 위해, 워드라인(WL)에 프로그램전압(+Vpp)을 인가하고, 비트라인(BL)에 일정 크기의 전압(+VBL1)을 인가한다. 워드라인(WL)에 인가되는 프로그램전압(+Vpp)에 의해, 선택영역(110R) 내의 게이트도전층패턴(330)에는 커플링된 전압이 인가된다. 그 결과 선택영역(110R) 내의 선택트랜지스터(도 1의 110)는 턴 온 상태가 된다. 또한 제2 전하트랩영역(220R)에서 일렉트론들은, 워드라인(WL)에 인가되는 프로그램전압(+Vpp)과 비트라인(BL)에 인가된 전압(+VBL1)에 의해 핫 일렉트론(hot electron)이 되어 제2 전하트랩영역(220R) 내의 전하트랩층패턴(350)으로 트랩된다. 그 결과 제2 전하트랩영역(220R)에서의 문턱전압은 낮아져서 프로그램 상태가 된다.
소거(erase) 동작을 수행하기 위해서는, 워드라인(WL)에 소거전압(-Vee1)을 인가시키고, 소스라인(SL) 및 비트라인(BL)에 일정 크기의 전압(+Vee2)을 각각 인가한다. 이와 같은 바이어스 인가 조건에 의해, 제1 전하트랩영역(210R) 및 제2 전하트랩영역(201R)의 전하트랩층패턴(350) 내에 트랩되어 있던 일렉트론들은 제거되고, 그 결과 제1 전하트랩영역(210R)에서의 문턱전압 및 제2 전하트랩영역(220R)에서의 문턱전압은 높아져서 소거 상태가 된다. 경우에 따라서 제1 전하트랩영역(210R) 및 제2 전하트랩영역(220R) 중 어느 하나의 영역에 대해서만 소거 동작을 수행할 수도 있다. 제1 전하트랩영역(210R)에 대해서만 선택적으로 소거동작을 수행하기 위해서는, 워드라인(WL)에 네가티브의 소거전압을 인가시키고, 소스라인(SL)에 대해서만 일정 크기의 전압(+Vee2)을 인가한다. 그러면, 제1 전하트랩영역(210R)의 전하트랩층패턴(350) 내에 트랩되어 있던 일렉트론들은 제거되고, 그 결과 제1 전하트랩영역(210R)에서의 문턱전압은 높아져서 소거 상태가 된다. 반면에 제2 전하트랩영역(220R)의 전하트랩층패턴(350) 내에 트랩되어 있던 일렉트론들은 남아 있고, 따라서 제2 전하트랩영역(220R)은 프로그램 상태가 유지된다. 마찬가지로 제2 전하트랩영역(220R)에 대해서만 선택적으로 소거동작을 수행하기 위해서는, 워드라인(WL)에 네가티브의 소거전압을 인가시키고, 비트라인(BL)에 대해서만 일정 크기의 전압(+Vee2)을 인가한다. 제1 전하트랩영역(210R) 및 제2 전하트랩영역(220R) 중 어느 하나의 영역에 대해서만 소거 동작을 수행하는 경우 워드라인(WL)에 인가되는 소거전압은, 제1 전하트랩영역(210R) 및 제2 전하트랩영역(220R)에 대해 소거 동작을 수행하는 경우에서의 워드라인(WL)에 인가되는 소거전압(-Vee1)보다는 작을 수 있다.
제1 전하트랩영역(210R)에 대한 읽기 동작(읽기 1)을 수행하기 위해서는, 워드라인(WL)에 읽기전압(Vread)을 인가하고, 소스라인(SL) 및 비트라인(BL)에 각각 0V 및 일정 크기의 전압(+VBL2)을 인가한다. 워드라인(WL)에 인가되는 읽기전압(Vread)에 의해, 선택영역(110R) 내의 게이트도전층패턴(330)에는 커플링된 전압이 인가된다. 그 결과 선택영역(110R) 내의 선택트랜지스터(도 1의 110)는 턴 온 상태가 된다. 또한 비트라인(BL)에 인가되는 전압(+VBL2)에 의해, 기판(300)과 제2 불순물 접합영역(312) 사이에는 역바이어스(reverse bias)가 인가되고, 그 결과 제2 전하트랩영역(220R) 내에서 디플리션영역(depletion region)이 기판(300)과 제2 불순물 접합영역(312)의 양 방향으로 확장된다. 제2 전하트랩영역(220R)에 디플리션영역이 만들어지고, 선택트랜지스터(도 1의 110)가 턴 온 됨에 따라, 소스라인(SL)과 비트라인(BL) 사이의 전류의 흐름 여부는 제1 전하트랩영역(210R)의 문턱전압 상태에 따라 결정된다. 즉 소스라인(SL)과 비트라인(BL) 사이에 전류가 흐르지 않는 경우는, 제1 전하트랩영역(210R)의 문턱전압이 인가되는 읽기전압(Vread)보다 큰 경우이므로 제1 전하트랩영역(210R)의 상태는 프로그램 상태로 읽혀진다. 반면에, 소스라인(SL)과 비트라인(BL) 사이에 전류가 흐르는 경우는, 제1 전하트랩영역(210R)의 문턱전압이 인가되는 읽기전압(Vread)보다 작은 경우이므로 제1 전하트랩영역(210R)의 상태는 소거 상태로 읽혀진다.
제2 전하트랩영역(220R)에 대한 읽기 동작(읽기 2)을 수행하기 위해서는, 워드라인(WL)에 읽기전압(Vread)을 인가하고, 소스라인(SL) 및 비트라인(BL)에 각각 일정 크기의 전압(+VSL2) 및 0V를 인가한다. 워드라인(WL)에 인가되는 읽기전압(Vread)에 의해, 선택영역(110R) 내의 게이트도전층패턴(330)에는 커플링된 전압이 인가된다. 그 결과 선택영역(110R) 내의 선택트랜지스터(도 1의 110)는 턴 온 상태가 된다. 또한 소스라인(SL)에 인가되는 전압(+VSL2)에 의해, 기판(300)과 제1 불순물 접합영역(311) 사이에는 역바이어스(reverse bias)가 인가되고, 그 결과 제1 전하트랩영역(210R) 내에서 디플리션영역(depletion region)이 기판(300)과 제1 불순물 접합영역(311)의 양 방향으로 확장된다. 제1 전하트랩영역(210R)에 디플리션영역이 만들어지고, 선택트랜지스터(도 1의 110)가 턴 온 됨에 따라, 소스라인(SL)과 비트라인(BL) 사이의 전류의 흐름 여부는 제2 전하트랩영역(220R)의 문턱전압 상태에 따라 결정된다. 즉 소스라인(SL)과 비트라인(BL) 사이에 전류가 흐르지 않는 경우는, 제2 전하트랩영역(220R)의 문턱전압이 인가되는 읽기전압(Vread)보다 큰 경우이므로 제2 전하트랩영역(220R)의 상태는 프로그램 상태로 읽혀진다. 반면에, 소스라인(SL)과 비트라인(BL) 사이에 전류가 흐르는 경우는, 제2 전하트랩영역(220R)의 문턱전압이 인가되는 읽기전압(Vread)보다 작은 경우이므로 제2 전하트랩영역(220R)의 상태는 소거 상태로 읽혀진다.
도 5는 일 실시예에 따른 불휘발성 메모리소자의 셀 어레이를 나타내 보인 도면으로서, 셀 어레이의 레이아웃은 도 2를 참조하여 설명한 바와 동일하다. 도 5를 참조하면, 복수개의 단위 셀(100)들이 소스라인(SL0, SL1, …, SLn) 및 비트라인(BL0, BL1, …, BLn) 사이에 배치된다. 단위 셀(100)은, 도 1 및 도 3을 참조하여 설명한 바와 같이, 선택트랜지스터(도 1의 110)의 양 단자에 각각 제1 전하트랩 트랜지스터(도 1의 210)와 제2 전하트랩 트랜지스터(도 1의 220)가 직렬로 연결되어 단위 셀(100) 당 2비트 동작이 가능하다. 또한 선택트랜지스터(110)의 게이트단자, 제1 전하트랩 트랜지스터(210)의 게이트단자, 및 제2 전하트랩 트랜지스터(220)의 게이트단자는 공통된 워드라인에 연결된다. 구체적으로 셀 어레이는, (m+1)개의 워드라인들(WL0, WL1, …, WLm)과, (n+1)개의 소스라인들(SL0, SL1, …, SLn) 및 비트라인들(BL0, BL1, …, BLn)을 포함한다. 워드라인들(WL0, WL1, …, WLm)의 각각에는, 도면에서 가로방향을 따라, (n+1)개의 단위 셀(100)들이 연결된다. 소스라인들(SL0, SL1, …, SLn) 및 비트라인들(BL0, BL1, …, BLn)의 각각에는, 도면에서 세로방향을 따라, (m+1)개의 단위 셀(100)들이 연결된다.
도 6은 도 5의 불휘발성 메모리소자의 셀 어레이의 동작을 설명하기 위해 나타내 보인 도면들이다. 본 예를 설명하는데 있어서, 도 5 및 도 6에서 참조부호 "410"으로 나타낸 단위 셀(100)은 "선택된 단위 셀"을 의미하고, 참조부호 "420"으로 나타낸 단위 셀(100)은 "워드라인을 공유하는 비선택 단위 셀"을 의미하며, 참조부호 "430"으로 나타낸 단위 셀(100)은 "소스라인/비트라인을 공유하는 비선택 단위 셀"을 의미하며, 그리고 참조부호 "440"으로 나타낸 단위 셀(100)은 "워드라인 및 소스라인/비트라인을 공유하지 않는 비선택 단위 셀"을 의미한다.
도 5 및 도 6을 함께 참조하면, 선택된 단위 셀(410)에 대한 프로그램 동작을 수행하기 위해서는, 선택된 단위 셀(410)에 연결된 워드라인(WL0)에는 프로그램전압(+Vpp)을 인가하고, 나머지 워드라인(WL1, …, WLm)에는 0V를 인가한다. 그리고 선택된 단위 셀(410)에 연결된 소스라인(SL0) 및 비트라인(BL0)에는 각각 0V 및 일정 크기의 전압(+VBL1)을 인가하고, 나머지 소스라인들(SL1, …, SLn) 및 비트라인들(BL1, …, BLn)에는 모두 0V를 인가한다. 따라서 워드라인에 0V가 인가되는 비선택된 단위 셀들(430, 440)의 경우 비선택된 상태가 되어, 소스라인 및 비트라인에 인가되는 전압과 무관하게 프로그램 동작에 영향을 받지 않는다. 반면에, 선택된 단위 셀(410)과 워드라인(WL0)을 공유하는 비선택된 단위 셀(420)의 경우 동일하게 프로그램전압(+Vpp)이 워드라인(WL0)에 인가된다. 그러나 소스라인(SL1) 및 비트라인(BL1)에 모두 0V가 인가됨에 따라 비선택된 단위셀(420)도 선택된 단위셀(410)에 대한 프로그램 동작에 영향을 받지 않는다. 본 예의 경우, 제2 전하트랩영역(220R)을 프로그램시키는 경우를 예로 들었으며, 도 3 및 도 4를 참조하여 설명한 바와 같이, 제1 전하트랩영역(210R)을 프로그램시키는 경우에는 소스라인(SL0) 및 비트라인(BL0)에 인가되는 전압이 바뀌는 것을 제외한 나머지는 동일하다.
선택된 단위 셀(100)에 대한 소거 동작을 수행하기 위해서는, 선택된 단위 셀(410)에 연결된 워드라인(WL0)에는 소거전압(-Vee1)을 인가하고, 나머지 워드라인(WL1, …, WLm)에는 0V를 인가한다. 그리고 선택된 단위 셀(410)에 연결된 소스라인(SL0) 및 비트라인(BL0)에는 일정 크기의 전압(+Vee2)을 인가하고, 나머지 소스라인들(SL1, …, SLn) 및 비트라인들(BL1, …, BLn)에는 모두 0V를 인가한다. 따라서 워드라인에 0V가 인가되는 비선택된 단위 셀들(430, 440)의 경우 비선택된 상태가 되어, 소스라인 및 비트라인에 인가되는 전압과 무관하게 소거 동작에 영향을 받지 않는다. 반면에, 선택된 단위 셀(410)과 워드라인(WL0)을 공유하는 비선택된 단위 셀(420)의 경우 동일하게 소거전압(-Vee1)이 워드라인(WL0)에 인가된다. 그러나 소스라인(SL1) 및 비트라인(BL1)에 모두 0V가 인가됨에 따라 비선택된 단위셀(420)도 선택된 단위셀(410)에 대한 소거 동작에 영향을 받지 않는다. 본 예의 경우, 도 3 및 도 4를 참조하여 설명한 바와 같이, 제1 전하트랩영역(210R) 및 제2 전하트랩영역(220R)을 모두 소거시키는 경우를 예로 들었으며, 제1 전하트랩영역(210R)과 제2 전하트랩영역(220R) 중 어느 하나를 선택적으로 소거시키는 경우에는 소스라인(SL0) 및 비트라인(BL0)에 인가되는 전압만 달라지는 것을 제외한 나머지는 동일하다.
선택된 단위 셀(100)에 대한 읽기 동작을 수행하기 위해서는, 선택된 단위 셀(410)에 연결된 워드라인(WL0)에는 읽기전압(Vread)을 인가하고, 나머지 워드라인(WL1, …, WLm)에는 0V를 인가한다. 그리고 선택된 단위 셀(410)에 연결된 소스라인(SL0) 및 비트라인(BL0)에는 각각 0V 및 일정 크기의 전압(+VBL2)을 인가하고, 나머지 소스라인들(SL1, …, SLn) 및 비트라인들(BL1, …, BLn)에는 모두 0V를 인가한다. 이와 같은 전압인가 조건에 따라, 워드라인에 0V가 인가되는 비선택된 단위 셀들(430, 440)의 경우 비선택된 상태가 되어, 소스라인 및 비트라인에 인가되는 전압과 무관하게 읽기 동작에 영향을 받지 않는다. 반면에, 선택된 단위 셀(410)과 워드라인(WL0)을 공유하는 비선택된 단위 셀(420)의 경우 동일하게 읽기전압(Vread)이 워드라인(WL0)에 인가된다. 그러나 소스라인(SL1) 및 비트라인(BL1)에 모두 0V가 인가됨에 따라 비선택된 단위셀(420)도 선택된 단위셀(410)에 대한 읽기 동작에 영향을 받지 않는다. 본 예의 경우, 도 3 및 도 4를 참조하여 설명한 바와 같이, 제1 전하트랩영역(210R)의 상태를 읽는 경우를 예로 들었으며, 제2 전하트랩영역(220R)을 읽는 경우에는 소스라인(SL0) 및 비트라인(BL0)에 인가되는 전압이 서로 반대가 된다는 점을 제외한 나머지는 동일하게 적용된다.
도 7 내지 도 10은 일 실시예에 따른 불휘발성 메모리소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 7 내지 도 10에서 왼쪽에 나타낸 Y방향 단면은 도 2에서의 Y방향(세로방향)을 따라 절단한 단면구조이고 오른쪽에 나타낸 X방향 단면은 도 2에서의 X방향(가로방향)을 따라 절단한 단면구조이다. 먼저 도 7을 참조하면, 실리콘기판과 같은 반도체 재질의 기판(300)에 활성영역을 한정하는 소자분리층(305)을 형성한다. 소자분리층(305)은 트랜치 구조로 형성한다. 소자분리층(305)에 의해 활성영역은, 도 2에도 나타낸 바와 같이, Y방향을 따라서는 상호 일정 간격 이격되고, X방향을 따라서는 길게 연장되는 스트라이프 구조로 한정된다. 트랜치 구조의 소자분리층(305)을 형성하기 위해, 먼저 기판(300) 위에 소자분리영역을 노출시키는 개구부를 갖는 소자분리용 하드마스크층패턴을 형성한다. 다음에 이 하드마스크층패턴을 식각마??로 기판(300)의 노출부분을 일정 깊이 식각하여 트랜치를 형성한다. 다음에 트랜치가 채워지도록 절연층을 형성하여 트랜치 구조의 소자분리층(305)을 형성한다. 소자분리층(305)을 형성한 후에는 하드마스크층패턴을 제거한다. 경우에 따라서 하드마스크층패턴은 제거되지 않을 수도 있다. 비록 도면에 나타내지는 않았지만, 소자분리층(305)을 형성한 후에 기판(300)의 일정 영역에 웰영역(미도시)을 형성할 수 있다. 다음에 기판(300)의 표면 위에 제1 절연층(320') 및 게이트도전층(330')을 순차적으로 형성한다. 제1 절연층(320')은 옥사이드층으로 형성할 수 있다. 게이트도전층(330')은 불순물이온이 도핑된 폴리실리콘층으로 형성할 수 있다.
도 8을 참조하면, 게이트도전층(330')에 대한 패터닝을 수행하여 게이트도전층패턴(330)을 형성한다. 게이트도전층패턴(330)은, 선택트랜지스터(도 1의 110)의 게이트로 사용된다. 게이트도전층패턴(330)은, 도 2에도 나타낸 바와 같이, X방향을 따라서는 상호 일정 간격 이격되고, Y방향을 따라서는 길게 연장되는 스트라이프 구조로 패터닝이 이루어진다. 다음에 제2 절연층(340'), 전하트랩층(350'), 및 제3 절연층(360')을 순차적으로 형성한다. 일 예에서, 제2 절연층(340'), 전하트랩층(350'), 및 제3 절연층(360')은 각각 옥사이드층, 나이트라이드층, 및 옥사이드층의 ONO 구조로 형성할 수 있다.
도 9를 참조하면, 제2 절연층(340'), 전하트랩층(350'), 및 제3 절연층(360')을 패터닝하여 제2 절연층패턴(340), 전하트랩층패턴(350), 및 제3 절연층패턴(360)을 형성한다. 이에 따라, X방향 단면 구조에 나타낸 바와 같이, 전하트랩층패턴(350)은 제2 절연층패턴(340)을 개재하여 게이트도전층패턴(330) 위에 배치된다. 또한 전하트랩층패턴(350)은, 게이트도전층패턴(330)의 양 측면에도 배치되어 각각 제1 전하트랩영역 및 제2 전하트랩영역이 한정되도록 한다. 다음에 전면에 컨트롤게이트도전층(370')을 형성한다. 일 예에서 컨트롤게이트도전층(370')은 불순물이온이 도핑된 폴리실리콘층으로 형성할 수 있다.
도 10을 참조하면, 컨트롤게이트도전층(370')에 대한 패터닝을 수행하여 제3 절연층패턴(360) 위에 배치되는 컨트롤게이트도전층패턴(370)을 형성한다. 컨트롤게이트도전층(370')에 대한 패터닝을 위해, 포토레지스트층패턴과 같은 마스크층패턴을 이용할 수도 있다. 컨트롤게이트도전층패턴(370)을 형성한 후에는, 기판(300)의 노출 부분에 대한 이온주입을 수행하여 제1 및 제2 불순물 접합영역(311, 312)을 형성한다. 비록 도면에 나타내지는 않았지만, 제1 및 제2 불순물 접합영역(311, 312)은 소스/드레인 연장(extension)영역과 깊은(deep) 소스/드레인영역을 갖는 LDD(Lightly Doped Drain) 구조로 형성할 수도 있다. 다음에 제1 및 제2 불순물 접합영역(311, 312)의 일부 표면과, 컨트롤게이트도전층패턴의 일부 표면을 노출시키는 개구부들을 갖는 층간절연층(미도시)을 형성한다. 그리고 개구부들을 도전층으로 채워 컨택을 형성한다.
100...불휘발성 메모리소자의 단위 셀
110...선택 트랜지스터
210...제1 전하트랩 트랜지스터
220...제2 전하트랩 트랜지스터
250...소자분리영역
280...활성영역
300...기판
311, 312...제1 및 제2 불순물 접합영역
330a, 330b, 330c...선택트랜지스터의 게이트
370a, 370b, 370c...컨트롤게이트
110R...선택영역
210R...제1 전하트랩영역
220R...제2 전하트랩영역
320...제1 절연층패턴
330...게이트도전층패턴
340...제2 절연층패턴
350...전하트랩층패턴
360...제3 절연층패턴
370...컨트롤게이트도전층패턴

Claims (11)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 선택영역과, 선택영역의 양쪽에 각각 배치되는 제1 전하트랩영역 및 제2 전하트랩영역을 갖는 기판;
    상기 제1 전하트랩영역에서 상기 기판의 상부에 배치되는 제1 불순물 접합영역;
    상기 제2 전하트랩영역에서 상기 기판의 상부에 배치되는 제2 불순물 접합영역;
    상기 선택영역과, 제1 및 제2 전하트랩영역에서 상기 기판 위에 배치되는 제1 절연층패턴;
    상기 선택영역에서 상기 제1 절연층패턴 위에 배치되는 게이트도전층패턴;
    상기 선택영역에서는 게이트도전층패턴 위에 배치되고, 상기 제1 및 제2 전하트랩영역에서는 제1 절연층패턴 위에 배치되는 제2 절연층패턴;
    상기 제2 절연층패턴 위에 배치되는 전하트랩층패턴;
    상기 전하트랩층패턴 위에 배치되는 제3 절연층패턴; 및
    상기 제3 절연층패턴 위에 배치되는 컨트롤게이트도전층패턴을 포함하는 불휘발성 메모리소자.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 게이트도전층패턴은, 상기 컨트롤게이트도전층패턴과의 사이에 상기 제2 절연층패턴, 전하트랩층패턴, 및 제3 절연층패턴이 배치되는 플로팅 상태를 갖는 불휘발성 메모리소자.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제2 절연층패턴, 전하트랩층패턴, 및 제3 절연층패턴은, 각각 옥사이드층, 나이트라이드층, 및 옥사이드층으로 이루어지는 불휘발성 메모리소자.
  9. 선택영역과, 선택영역의 양쪽에 각각 배치되는 제1 전하트랩영역 및 제2 전하트랩영역을 갖는 기판과, 상기 제1 전하트랩영역에서 상기 기판의 상부에 배치되어 소스라인과 연결되는 제1 불순물 접합영역과, 상기 제2 전하트랩영역에서 상기 기판의 상부에 배치되어 비트라인에 연결되는 제2 불순물 접합영역과, 상기 선택영역과, 제1 및 제2 전하트랩영역에서 상기 기판 위에 배치되는 제1 절연층패턴과, 상기 선택영역에서 상기 제1 절연층패턴 위에 배치되는 게이트도전층패턴과, 상기 선택영역에서는 게이트도전층패턴 위에 배치되고, 상기 제1 및 제2 전하트랩영역에서는 제1 절연층패턴 위에 배치되는 제2 절연층패턴과, 상기 제2 절연층패턴 위에 배치되는 전하트랩층패턴과, 상기 전하트랩층패턴 위에 배치되는 제3 절연층패턴과, 그리고 상기 제3 절연층패턴 위에 배치되어 워드라인에 연결되는 컨트롤게이트도전층패턴을 포함하는 불휘발성 메모리소자의 동작방법에 있어서,
    상기 워드라인에 프로그램전압을 인가하고, 상기 소스라인 및 드레인라인에 각각 일정 크기의 전압 및 0V를 인가하여 상기 제1 전하트랩영역에 대한 프로그램을 수행하는 단계; 및
    상기 워드라인에 프로그램전압을 인가하고, 상기 소스라인 및 드레인라인에 각각 0V 및 일정 크기의 전압을 인가하여 상기 제2 전하트랩영역에 대한 프로그램을 수행하는 단계를 포함하는 불휘발성 메모리소자의 동작방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 워드라인에 네가티브의 소거전압을 인가하고, 상기 소스라인 및 드레인라인 중 적어도 어느 하나에 일정 크기의 전압을 인가하여 소거를 수행하는 단계를 더 포함하는 불휘발성 메모리소자의 동작방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 워드라인에 읽기전압을 인가하고, 상기 소스라인 및 드레인라인에 각각 0V 및 일정 크기의 전압을 인가하여 상기 제1 전하트랩영역에 대한 읽기를 수행하는 단계; 및
    상기 워드라인에 읽기전압을 인가하고, 상기 소스라인 및 드레인라인에 각각 일정 크기의 전압 및 0V를 인가하여 상기 제2 전하트랩영역에 대한 읽기를 수행하는 단계를 더 포함하는 불휘발성 메모리소자의 동작방법.
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