JP7014364B2 - メモリデバイスの操作方法 - Google Patents

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Description

本開示は、概して、メモリデバイスの操作方法に関する。
ディープニューラルネットワーク（ＤＮＮ）は、画像認識、音声認識などのような複数の応用分野において成功を収めてきた。近年、インメモリコンピューティング（ｃｏｍｐｕｔｉｎｇ ｉｎ ｍｅｍｏｒｙ、ＣＩＭ）はディープニューラルネットワークの効率的なコンピューティングを実現するための、潜在的な低電力の解決策として大きな関心を集めている。ＣＩＭはデータ移動を低減し得るため、ＣＩＭは、コンピューティングユニットとしてメモリアレイを直接利用し、ＤＮＮ計算を加速させるとともに、システムの電力消費を低減する。
ＣＩＭ能力及びビットあたりのコスト低減を向上させるために、マルチビットデータストレージが開発されている。したがって、ＭＬＣの電流分布を狭めることが、ＤＮＮシステムの認識精度を改善するために不可欠である。
１つの実施形態によれば、メモリデバイスの操作方法であって、操作方法は、消去操作を実行する段階と、セル電流を生成するためにメモリセルに検証読み出し操作を実行する段階であって、メモリセルは、第１トランジスタ及び第２のトランジスタを含む、段階と、セル電流が第１のセル電流閾値よりも低いか否かをチェックする段階と、セル電流が第１のセル電流閾値よりも低くない場合、セル電流が第１のセル電流閾値よりも低くなるまでメモリゲート電圧を増加させる段階であって、メモリゲート電圧は、第１トランジスタに印加される、段階と、メモリゲート電圧を固定するとともに、ドレイン電圧を増加させる段階と、セル電流が第２のセル電流閾値よりも低いか否かをチェックする段階と、セル電流が第２のセル電流閾値よりも低くない場合、セル電流が第２のセル電流閾値よりも低くなるまで、ドレイン電圧を増加させる段階と、を含む、操作方法が提供される。
別の実施形態によれば、メモリデバイスの操作方法であって、操作方法は、消去操作を実行する段階と、セル電流を生成するためにメモリセルに検証読み出し操作を実行する段階であって、メモリセルは、第１トランジスタ及び第２のトランジスタを含む、段階と、セル電流が第１のセル電流閾値よりも低いか否かをチェックする段階と、セル電流が第１のセル電流閾値よりも低くない場合、メモリゲート電圧を固定するとともに、セル電流が第１のセル電流閾値よりも低くなるまでドレイン電圧を増加させる段階であって、メモリゲート電圧は、第１トランジスタに印加される、段階と、セル電流が第２のセル電流閾値よりも低いか否かをチェックする段階と、セル電流が第２のセル電流閾値よりも低くない場合、セル電流が第２のセル電流閾値よりも低くなるまで、メモリゲート電圧を増加させる段階と、を含む、操作方法が提供される。
本願の１つの実施形態に係るメモリデバイスのメモリセルの回路構造を示す図である。
本願の１つの実施形態に係るメモリデバイスの操作方法のフローチャートを示す。
それぞれ従来技術及び本願の１つの実施形態におけるセル電流とビット数との関係図を示す。
セル電流シグマとＡＩ精度との関係図を示す。
従来技術におけるセル電流とビット数との関係図を示す。
本願の１つの実施形態におけるセル電流とビット数との関係図を示す。
本願の１つの実施形態に係る、読み出し操作中の飽和電流を調整するための異なる選択ゲート電圧の印加を示す図である。
以下の詳細な説明では、説明を目的として、開示される実施形態の十分な理解を提供するために、多数の具体的な詳細が記載されている。しかしながら、これらの具体的な詳細を用いずに、１つ又は複数の実施形態が実施され得ることは明らかであろう。他の例では、よく知られている構造及びデバイスが、図面を簡略化するべく、概略的に示されている。
本開示の技術用語は、本開示の技術分野における一般的な定義に基づいている。本開示が１つ又は複数の用語を記載又は説明する場合、その用語の定義は、本開示の記載又は説明に基づいている。開示される実施形態のそれぞれは、１つ又は複数の技術的特徴を有する。可能な実装において、当業者であれば、本開示の任意の実施形態の一部もしくは全ての技術的特徴を選択的に実施するか、又は、本開示の実施形態の一部もしくは全ての技術的特徴を選択的に組み合せるであろう。
図１は、本願の１つの実施形態に係るメモリデバイスのメモリセルの回路構造を示している。メモリデバイスは、複数のメモリセルを含む。図１は、４つのメモリセルＣ１～Ｃ４を示しているが、本願はこれによって限定されない。メモリセルのそれぞれは、２つの直列接続トランジスタを含む。例えば、メモリセルＣ１は、２つの直列接続トランジスタＴ１及びＴ２を含む。トランジスタＴ１は、ビット線ＢＬ１に結合された第１の端子と、メモリゲート線ＭＧ１に結合された制御端子（又はメモリゲートとも言う）と、トランジスタＴ２に結合された第２の端子とを含む。トランジスタＴ２は、トランジスタＴ１に結合された第１の端子と、選択ゲート線ＳＧ１に結合された制御端子（又は選択ゲートとも言う）と、列選択線ＣＳＬ１に結合された第２の端子とを含む。ＢＬ１及びＢＬ２はビット線である。ＭＧ１及びＭＧ２は、メモリゲート線である。ＳＧ１及びＳＧ２は選択ゲート線である。ＣＳＬ１及びＣＳＬ２は列選択線である。トランジスタＴ２はＭＯＳトランジスタである。以下、メモリゲート線ＭＧ１及びＭＧ２に印加される電圧は、メモリゲート電圧Ｖ＿ＭＧと称され、選択ゲート線ＳＧ１及びＳＧ２に印加される電圧は、選択ゲート電圧Ｖ＿ＳＧと称され、ビット線ＢＬ１及びＢＬ２に印加される電圧は、ビット線電圧Ｖ＿ＢＬと称される（又はドレイン電圧とも呼ばれる）。メモリゲート電圧Ｖ＿ＭＧは、トランジスタＴ１の記憶状態を決定し（すなわち、メモリセルＣ１の記憶状態を決定し）、選択ゲート電圧Ｖ＿ＳＧは、トランジスタＴ２の電流を決定する（すなわち、メモリセルＣ１のセル電流Ｉｄを決定する）。本願の他の可能な実施形態において、トランジスタＴ１の制御端子及びトランジスタＴ２の制御端子は、両方ともメモリゲートであってよく、これは依然として本願の趣旨及び範囲内にある。
トランジスタＴ１の中間層は、例えば、限定されないが、電荷蓄積層である。電荷蓄積層は、例えば、限定されないが、フローティングゲートもしくはチャージトラップ構造、又はｈｉｇｈ－ｋ材料である。チャージトラップ構造は、例えば、限定されないが、ＳＯＮＯＳ（シリコン－酸化物－窒化物－酸化物－シリコン）層又はＢＥＳＯＮＯＳ（バンドギャップ設計シリコン－酸化物－窒化物－酸化物－シリコン）層である。
図２は、メモリデバイスをプログラムするのに使用される、本願の１つの実施形態に係るメモリデバイスの操作方法のフローチャートを示している。図２に示すように、ステップ２１０にて、閾値電圧を減少させ、セル電流を上昇させるために、消去操作が実行される。ステップ２２０にて、少なくとも１つのセル電流Ｉｄを検知（生成）するために、少なくとも１つのメモリセルに検証読み出し操作が実行される。ステップ２３０にて、セル電流Ｉｄが第１のセル電流閾値よりも低いか否かがチェックされる。ここで、例えば、限定されないが、第１のセル電流閾値は、ＴＣＣ×２００％～ＴＣＣ×１３０％の間の値として設定される。ここで、ＴＣＣは、目標セル電流を指す。ステップ２３０でＮＯの場合、フローはステップ２４０に進む。ステップ２４０にて、セル電流Ｉｄが第１のセル電流閾値（事前検証電流レベルとも称される）よりも低くなるまで、メモリゲート電圧Ｖ＿ＭＧを増加させる。ステップ２３０がＹＥＳの場合（すなわち、セル電流Ｉｄが第１のセル電流閾値よりも低い場合）、フローはステップ２５０に進む。ステップ２５０にて、メモリゲート電圧Ｖ＿ＭＧを固定するが、ドレイン電圧を増加させる（又は、ビット線電圧を増加させるとも言う）。ステップ２６０にて、セル電流Ｉｄが第２のセル電流閾値よりも低いか否かがチェックされる。ここで、例えば、限定されないが、第２のセル電流閾値は、ＴＣＣ×１３０％～ＴＣＣ×１１０％の間の値に設定される。ここで、ＴＣＣは、目標セル電流を指す。ステップ２６０がＮＯである場合、セル電流Ｉｄが第２のセル電流閾値よりも低くなるまでドレイン電圧を増加させるために（又はビット線電圧を増加させるためにとも言う）、フローはステップ２５０に戻る。セル電流Ｉｄが第２のセル電流閾値よりも低い場合、図２の操作方法は完了する。第１のセル電流閾値は、第２のセル電流閾値よりも高い。
本願の１つの実施形態において、第２のトランジスタの選択ゲートに印加されるゲート電圧の調整は、第１のトランジスタに対する操作によって要求される電圧レベルに基づく。
メモリデバイスの操作方法は、メモリデバイスを２段階でプログラムするものとみなされ得る。第１の段階にて、セル電流を急速に減少させるために、メモリゲート電圧Ｖ＿ＭＧを増加させる。したがって、第１の段階は、粗プログラミング段階である。第２の段階にて、セル電流を低下させるために、ビット線電圧を増加させる。したがって、第２の段階は、精細プログラミング段階である。
しかしながら、本願の他の可能な実施形態において、第１の段階にて、セル電流を減少させるために、ビット線電圧を増加させる。第２の状態にて、セル電流を急速に減少させるために、メモリゲート電圧Ｖ＿ＭＧを増加させる。これは依然として本願の趣旨及び範囲内にある。本願の他の可能な実施形態は、メモリデバイスの操作方法であって、操作方法は、消去操作を実行する段階と、セル電流を生成するためにメモリセルに検証読み出し操作を実行する段階であって、メモリセルは、第１トランジスタ及び第２のトランジスタを含む、段階と、セル電流が第１のセル電流閾値よりも低いか否かをチェックする段階と、セル電流が第１のセル電流閾値よりも低くない場合、メモリゲート電圧を固定するとともに、セル電流が第１のセル電流閾値よりも低くなるまでドレイン電圧を増加させる段階であって、メモリゲート電圧は、第１トランジスタに印加される、段階と、セル電流が第２のセル電流閾値よりも低いか否かをチェックする段階と、セル電流が第２のセル電流閾値よりも低くない場合、セル電流が第２のセル電流閾値よりも低くなるまで、メモリゲート電圧を増加させる段階と、を含む、操作方法を開示する。
図３は、それぞれ従来技術及び本願の１つの実施形態におけるセル電流とビット数との関係図を示している。従来技術におけるセル電流とビット数との関係図からわかるように、従来技術におけるセル電流分布は幅が広く、セル電流ピークが１０２ｎＡである場合、セル電流シグマ（σ）は約１２ｎＡである。それに比較して、本願の１つの実施形態におけるセル電流とビット数との関係図からわかるように、本願の１つの実施形態におけるセル電流分布は幅が狭く、セル電流ピークが１０３ｎＡである場合、セル電流シグマ（σ）は約８ｎＡである。したがって、図３によれば、本願の１つの実施形態は、セル電流分布の幅が狭いという利点を有する。
図４は、セル電流シグマとＡＩ（人工知能）精度との関係図を示している。図３及び図４を参照されたい。従来技術におけるセル電流シグマ（σ）は約１２ｎＡであり、したがって、従来技術におけるＡＩ精度は約７０％である。本願の１つの実施形態におけるセル電流シグマ（σ）は約８ｎＡであり、したがって、本願の１つの実施形態におけるＡＩ精度は約９０％である。したがって、図４に示すように、本願の１つの実施形態は、ＡＩ精度を改善するという利点を有する。
図５Ａは、従来技術におけるセル電流とビット数との関係図を示している。ここで、メモリセルはマルチビットメモリセルである。すなわち、ＭＡＣ（積和）演算において使用される場合、マルチビットメモリセルは、いくつかの重み値が書き込まれることになる。従来技術において、メモリセルを読み出す際、選択ゲート電圧は約０．７Ｖに設定される。
図５Ｂは、本願の１つの実施形態におけるセル電流とビット数との関係図を示している。ここで、メモリセルはマルチビットメモリセルである。本願の１つの実施形態において、メモリセルを読み出す際、目標セル電流が約５０ｎＡである場合、選択ゲート電圧Ｖ＿ＳＧは０．３Ｖとして決定又は調整され、目標セル電流が約１００ｎＡである場合、選択ゲート電圧Ｖ＿ＳＧは０．４Ｖとして決定又は調整され、目標セル電流が約５００ｎＡである場合、選択ゲート電圧Ｖ＿ＳＧは０．７Ｖとして決定又は調整される。
図６は、本願の１つの実施形態に係る、読み出し操作中の飽和電流を調整するための異なる選択ゲート電圧（Ｖ＿ＳＧ）の印加を示している。図６に示すように、本願の１つの実施形態において、読み出し操作中、ドレイン読み出し電圧は固定され（Ｖｂ＝０．２Ｖ）、要求される電流レベルを提供するために（すなわち、ＭＬＣの要求されるＶｔ分布を満たすために）、異なる選択ゲート電圧（Ｖ＿ＳＧ＝４Ｖ又は０．７Ｖ）が印加される。
本願の１つの実施形態において、読み出し操作中、選択ゲート電圧Ｖ＿ＳＧを調整することによって、メモリセルは、閾値以下領域ではなく飽和領域において操作され得る。したがって、メモリセルは、ＣＩＭ用途に関して小さな電流変動を有する。
本願の実施形態は、２Ｔ（又はマルチＴ）ＮＯＲもしくは２Ｔ（又はマルチＴ）ＡＮＤフラッシュ人工知能アクセラレータに好適であるか、又は、２Ｔ（又はマルチＴ）ＮＯＲもしくは２Ｔ（又はマルチＴ）ＡＮＤフラッシュＭＡＣ（積和）アクセラレータに好適である。
本願の実施形態は、２Ｔ（又はマルチＴ）ＮＯＲもしくは２Ｔ（又はマルチＴ）ＡＮＤスタンドアロン又は組み込み不揮発性メモリデバイスに好適である。
本願の１つの実施形態は、セル電流分布を狭めるために、非対称ＳＳＩ（ソース側インジェクション）プログラミングを適用する。さらに、読み出しの際、メモリセルを飽和領域において操作するために選択ゲート電圧が調整され、したがって、メモリセルは、ＣＩＭ用途に関して小さな電流変動を有する。
本願の１つの実施形態は、ストレージユニットとしての２Ｔ又はマルチトランジスタを備えるプレーナ又は垂直３Ｄ不揮発性メモリに好適である。
本願の１つの実施形態は、２Ｔ又はマルチトランジスタを備えるプレーナ又は垂直３Ｄ不揮発性メモリのＣＩＭの操作方法を提供する。２段階プログラミングを用いることにより、読み出しの際、選択ゲート電圧が調整され、したがって、飽和領域が異なる電流レベルを有する。このことは、セル電流分布を狭め、ＤＮＮ精度を改善する点で好都合である。またさらに、本願の１つの実施形態において、２段階プログラミングの際、事前検証電流レベル（すなわち第１のセル電流閾値）に到達するようにメモリセル電流を調整するために、メモリゲート電圧がステッピング調整される。そして、ビット線電圧を増加（又はドレイン電圧を増加）させることにより、目標メモリセル電流が到達される。
開示された実施形態に対して様々な変更及び変形が加えられ得ることは、当業者には明らかであろう。本明細書及び実施例は、例示的としかみなされず、真の開示範囲は、以下の特許請求の範囲及びそれらの均等物によって示されることが意図されている。

Claims (10)

  1. メモリデバイスの操作方法であって、前記操作方法は、
    消去操作を実行する段階と、
    セル電流を生成するためにメモリセルに検証読み出し操作を実行する段階であって、前記メモリセルは、第１トランジスタ及び第２のトランジスタを有する、段階と、
    前記セル電流が第１のセル電流閾値よりも低いか否かをチェックする段階と、
    前記セル電流が前記第１のセル電流閾値よりも低くない場合、前記セル電流が前記第１のセル電流閾値よりも低くなるまでメモリゲート電圧を増加させる段階であって、前記メモリゲート電圧は、前記第１トランジスタに印加される、段階と、
    前記メモリゲート電圧を固定するとともに、ドレイン電圧を増加させる段階と、
    前記セル電流が第２のセル電流閾値よりも低いか否かをチェックする段階と、
    前記セル電流が前記第２のセル電流閾値よりも低くない場合、前記セル電流が前記第２のセル電流閾値よりも低くなるまで、前記ドレイン電圧を増加させる段階と、
    を備える、操作方法。
  2. 前記第１のセル電流閾値は、前記第２のセル電流閾値よりも高い、請求項１に記載の操作方法。
  3. 前記第１のセル電流閾値は、ＴＣＣ×２００％～ＴＣＣ×１３０％の間の値として設定され、ＴＣＣは目標セル電流を指す、請求項１又は２に記載の操作方法。
  4. 前記第２のセル電流閾値は、ＴＣＣ×１３０％～ＴＣＣ×１１０％の間の値として設定され、ＴＣＣは目標セル電流を指す、請求項１～３のいずれか一項に記載の操作方法。
  5. 読み出しの際、前記第２のトランジスタに印加される選択ゲート電圧が、前記セル電流に基づいて調整され、
    前記第１トランジスタ及び前記第２のトランジスタは直列接続され、
    前記トランジスタの中間層は、電荷蓄積層であり、前記第２のトランジスタはＭＯＳトランジスタである、請求項１～４のいずれか一項に記載の操作方法。
  6. メモリデバイスの操作方法であって、前記操作方法は、
    消去操作を実行する段階と、
    セル電流を生成するためにメモリセルに検証読み出し操作を実行する段階であって、前記メモリセルは、第１トランジスタ及び第２のトランジスタを有する、段階と、
    前記セル電流が第１のセル電流閾値よりも低いか否かをチェックする段階と、
    前記セル電流が前記第１のセル電流閾値よりも低くない場合、メモリゲート電圧を固定するとともに、前記セル電流が前記第１のセル電流閾値よりも低くなるまでドレイン電圧を増加させる段階であって、前記メモリゲート電圧は、前記第１トランジスタに印加される、段階と、
    前記セル電流が第２のセル電流閾値よりも低いか否かをチェックする段階と、
    前記セル電流が前記第２のセル電流閾値よりも低くない場合、前記セル電流が前記第２のセル電流閾値よりも低くなるまで、前記メモリゲート電圧を増加させる段階と、
    を備える、操作方法。
  7. 前記第１のセル電流閾値は、前記第２のセル電流閾値よりも高い、請求項６に記載の操作方法。
  8. 前記第１のセル電流閾値は、ＴＣＣ×２００％～ＴＣＣ×１３０％の間の値として設定され、ＴＣＣは目標セル電流を指す、請求項６又は７に記載の操作方法。
  9. 前記第２のセル電流閾値は、ＴＣＣ×１３０％～ＴＣＣ×１１０％の間の値として設定され、ＴＣＣは目標セル電流を指す、請求項６～８のいずれか一項に記載の操作方法。
  10. 読み出しの際、前記第２のトランジスタに印加される選択ゲート電圧が、前記セル電流に基づいて調整され、
    前記第１トランジスタ及び前記第２のトランジスタは直列接続され、
    前記トランジスタの中間層は、電荷蓄積層であり、前記第２のトランジスタはＭＯＳトランジスタである、請求項６～９のいずれか一項に記載の操作方法。
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