TWI839588B - 基於矽-氧化物-氮化物-氧化物-矽的多階非揮發性記憶體裝置及操作其之方法 - Google Patents

Abstract

一種半導體裝置，其具有基於半導體-氧化物-氮化物-氧化物-半導體(SONOS)的非揮發性記憶體(NVM)陣列，所述非揮發性記憶體(NVM)陣列包括行和列配置的NVM單元，其中所述NVM單元的NVM電晶體被配置以儲存N個類比值，所述N個類比值對應於所述NVM電晶體的汲極電流(I _D)或臨界電壓(V _T)的N個位準；數位-類比轉換器(DAC)功能部件，從外部裝置將數位信號接收並且轉換；行多工器(mux)功能部件，被配置以選擇並且結合從所述NVM單元讀取的所述類比值；以及類比-數位轉換器(ADC)功能部件，被配置以將所述行多工器功能部件的類比結果轉換成數位值並且輸出所述數位值。

Description

基於矽-氧化物-氮化物-氧化物-矽的多階非揮發性記憶體裝置及操作其之方法

本發明關於非揮發性記憶體裝置，並且特別是關於使用基於多階矽(半導體)-氧化物-氮化物-氧化物-矽(半導體)(SONOS)的電荷捕獲非揮發性記憶體(NVM)裝置以用於包含在人工智慧(AI)應用中的神經型態計算的類比操作。

相關申請案之交叉參考

本申請案主張依據35 U.S.C.§119(e)，2019年11月26日申請的美國臨時申請案第62/940,547號之優先權及利益，其整體藉由引用併入本文。

非揮發性記憶體被廣泛用於在電腦系統中儲存數據，並且通常包括具有以行和列配置的大量記憶體單元的記憶體陣列。在某些實施例中，所述記憶體單元中的每一個可至少包含非揮發性元件(像是電荷捕獲場效電晶體(FET)、浮接閘極電晶體)，所述非揮發性元件是藉由在控制/記憶體閘極和基板或汲極/源極區域之間施加適當極性、大小和持續時間的電壓而進行程式化或抹除。舉例來說，在n通道電荷捕獲FET中，閘極對基板的正電壓偏壓造成電子藉由富爾諾罕(Fowler Nordheim，FN)穿隧機制從所述通道穿隧並且被捕獲在電荷捕獲介電層中，提高所述電晶體的臨界電壓(V_T)。閘極對基板的負電壓造成電洞從所述通道 穿隧並且被捕獲在電荷捕獲介電層中，將低所述SONOS電晶體的所述V_T。

在某些實施例中，基於SONOS的記憶體陣列被使用並且操作為數位資料儲存裝置，其中有二進位(0和1)資料被儲存，所述二進位資料是根據所述SONOS單元的兩個各別的V_T或汲極電流(I_D)位準或數值。

對於使用NVM技術，像是SONOS，以用於類比記憶體和處理始有需求的，是由於它們具有可配置的可達到高精確度的多個V_T及I_D(兩個以上)位準。SONOS記憶體單元可提供低延遲時間、低功率以及低雜訊的操作，其適合用於類比處理，其包括邊緣推論計算，例如人工智慧(AI)應用中的神經型態計算。

因此，本發明的目的是提供優化的偏壓條件、操作(抹除、程式化、抑制...等等)程序以及基於SONOS的類比NVM裝置和系統以達到調整多個具有緊密以及分開分布的細微的V_T/I_D位準(低分布標準差“σ”)。

根據本發明實施例的一種操作半導體裝置的方法，所述方法的步驟可能包括獲得所述半導體裝置，所述半導體裝置包括以行和列配置的多階記憶電晶體，其中所述多階記憶電晶體包括基於矽-氧化物-氮化物-氧化物-矽(SONOS)的電荷捕捉電晶體，其設置以用於儲存N個類比值中的一個值，所述N個類比值對應於汲極電流(I_D)以及臨界電壓(V_T)的N個位準，並且其中N是大於2的自然數；選擇所述多階記憶電晶體中的至少一個以執行目標值的寫入程序，其中所述目標值是所述N個類比值中的一個值並且對應於目標I_D範圍，所述目標I_D範圍從目標I_D下限(LL)延伸到目標上限(UL)；執行部分程式化操作於所述多階記憶電晶體中的所述至少一個以降低I_D位準，其中在所述部分程式化操作之後執行第一驗證讀取以判定如何將降低的I_D位準與目標I_D平均值進行比較；執行部分抹除操作於所述多階記憶電晶體中的所述至少一個以提高I_D位準，其中在所述部分 抹除操作之後執行第二驗證讀取以判定如何將提高的I_D位準與目標I_D平均值進行比較；以及當所述多階記憶電晶體中的所述至少一個的所述I_D位準落在所述目標I_D範圍之中時，判定所述目標值的所述寫入程序完成。

在一個實施例中，所述方法也可能包括在所述目標值的所述寫入程序完成之後，由進一步的程式化和抹除操作來抑制所述多階記憶電晶體中的所述至少一個的步驟，其中所述抑制包括減少所述多階記憶電晶體中的所述至少一個的閘極對汲極電壓或閘極對基板電壓的量值。

在一個實施例中，所述部分程式化操作可能包括軟式程式化操作和再填充程式化操作中的至少一個，其中所述部分程式化操作被配置以降低所述多階記憶電晶體中的所述至少一個的所述I_D位準並且提高所述多階記憶電晶體中的所述至少一個的V_T位準，並且其中沒有被選擇以執行所述部分程式化操作的多階記憶電晶體是被抑制。

在一個實施例中，所述部分程式化操作相較於程式化操作而被執行相當短的持續時間，其中不管所述多階記憶電晶體的起始I_D位準，所述程式化操作被配置以降低所述多階記憶電晶體的I_D位準到完全程式化的I_D位準。

在一個實施例中，所述部分抹除操作可能包括軟式抹除操作、選擇性軟式抹除操作和退火抹除操作，其中所述部分抹除操作被配置以提高所述多階記憶電晶體中的所述至少一個的所述I_D位準並且降低所述多階記憶電晶體中的所述至少一個的V_T位準，並且其中沒有被選擇以執行所述選擇性軟式抹除操作的多階記憶電晶體是被抑制。

在一個實施例中，所述軟式抹除操作和所述選擇性軟式抹除操作相較於抹除操作而可能被執行相當短的持續時間，其中不管所述多階記憶電晶體的起始I_D位準，所述抹除操作被配置以提高所述多階記憶電晶體的I_D位準到完全抹除的I_D位準。

在一個實施例中，所述退火抹除操作相較於抹除操作而可能被執行相當長的持續時間，並且其中在所述抹除操作期間，所述多階記憶電晶體中的所述至少一個的閘極對汲極電壓偏壓的量值是大於所述退火抹除操作。

在一個實施例中，所述方法可能進一步包括再填充和退火演算法，包含：在所述目標值的所述寫入程序完成之後，執行所述軟式抹除操作於所述多階記憶電晶體中的所述至少一個上；驗證是否所述I_D位準到達至少目標I_D+X%的位準，其中X是在20-50的範圍中；執行所述再填充程式化操作於所述多階記憶電晶體中的所述至少一個上；驗證是否所述I_D位準到達至少目標I_D-Y%的位準，其中Y是在10-20的範圍中；執行所述退火抹除操作於所述多階記憶電晶體中的所述至少一個上；驗證所述多階記憶電晶體中的所述至少一個的每一個的所述I_D位準；只有選擇和執行所述選擇性軟式抹除操作於所述多階記憶電晶體中的所述至少一個上，其具有小於目標I_D下限的I_D位準並且抑制未被選擇的多階記憶電晶體；並且驗證是否所述多階記憶電晶體中的所述至少一個的所述I_D位準是回復到所述目標I_D位準範圍中。

在一個實施例中，所述再填充和退火演算法可能被配置以將所述多階記憶電晶體中的所述至少一個的所述I_D位準維持在所述目標I_D位準範圍中，同時以所述多階記憶電晶體中的所述至少一個的電荷捕捉層的深陷阱中的電荷取代在淺陷阱中的電荷，其中對於所述多階記憶電晶體中的所述至少一個施加高閘極對汲極電壓偏壓以及短程式化脈衝，所述再填充程式化操作促進了深陷阱電荷，並且其中所述退火抹除操作被配置以藉由對所述多階記憶電晶體中的所述至少一個施加低閘極對汲極電壓偏壓和長抹除脈衝而經由富爾諾罕穿隧來清空淺陷阱電荷。

在一個實施例中，所述多階記憶電晶體中的所述至少一個可能被設置在相同的列或相同的行中。

根據一種半導體裝置的操作方法的一個實施例，所述方法的步驟可能包括選擇基於SONOS的NVM陣列的第一非揮發性記憶體(NVM)單元以用於執行選擇性軟式抹除操作，其中所述基於SONOS的NVM陣列包括以行和列配置的NVM單元，並且其中相鄰的第一行和第二行的NVM單元耦接到第一共享源極線；產生並且耦接第一負電壓於在所述基於SONOS的NVM陣列的第一列中的第一SONOS字元線以及正電壓於所述第一行中的第一位元線以施加閘極對汲極電壓偏壓於在所述第一NVM單元中的第一NVM電晶體以藉由富爾諾罕穿隧部分抹除所述第一NVM單元，其中所述第一NVM電晶體的汲極電流(I_D)位準和臨界電壓(V_T)位準是分別地被提高和降低；並且將抑制電壓耦接於在所述第二行中的第二位元線以減少施加所述閘極對汲極電壓偏壓到所述第一列中的第二NVM單元中的第二NVM電晶體，所述第二電晶體未被選擇以進行選擇性軟式抹除操作，其中所述抑制電壓具有相同的極性和小於所述第一負電壓的量值，並且其中所述第二NVM電晶體在所述選擇性軟式抹除操作之前和之後具有大約相同的I_D和V_T位準。

在一個實施例中，所述方法的步驟可能包括將接地電壓耦接到在所述基於SONOS的NVM陣列的第二列中的第二SONOS字元線以不選擇在所述第二列中的所有NVM單元進行選擇性軟式抹除操作。

在一個實施例中，所述方法的步驟可能包括產生並且耦接所述抑制電壓於所述第一列中的第一字元線和所述基於SONOS的NVM陣列的淺正井區(SPW)節點以關閉在所述第一NVM單元中的第一場效電晶體(FET)以及在所述第二NVM單元中的第二FET；並且耦接所述正電壓到深負井區(DNW)節點。

在一個實施例中，每個所述NVM單元可能包括NVM電晶體，所述NVM電晶體被配置以儲存N個類比值中的一個值，所述N個類比值對應於N個I_D及V_T位準，其中N是大於2的自然數，並且其中所述選擇性軟式抹除操作被配 置以提高所述第一NVM電晶體的的所述I_D位準和降低所述第一NVM電晶體的所述V_T位準，使得所述第一NVM電晶體所儲存的數值從第一數值變成第二數值，並且其中所述第二數值是大於所述第一數值。

在一個實施例中，所述N個I_D及V_T位準中的每一個可能包括一分布，其中想個相鄰的I_D或V_T分布具有小於3%的重疊頻率，並且其中所述N個I_D及V_T位準分別是線性遞增和線性遞減。

根據一種半導體裝置的一個實施例，所述裝置可包括基於SONOS的NVM陣列，其包括以行和列配置的NVM單元，其中每個NVM單元包括NVM電晶體和場效電晶體(FET)，並且其中每個NVM電晶體被配置以儲存N個類比值，所述N個類比值對應於所述每個NVM電晶體的N個汲極電流(I_D)或臨界電壓(V_T)位準；數位-類比轉換器(DAC)功能部件，其從外部裝置將數位信號接收並且轉換，其中被轉換的所述數位信號被配置以將類比值儲存在至少一個行中的至少一個NVM單元中以被讀取；行多工器(mux)功能部件，其被配置以選擇並且結合從所述至少一個NVM單元讀取的所述類比值；並且類比-數位轉換器(ADC)功能部件，其被配置以將所述行多工器功能部件的類比結果轉換為數位值並且將所述數位值輸出。

在一個實施例中，所述N個類比值可能藉由一連串部分程式化操作和選擇性部分抹除操作而被寫入到所述NVM電晶體，其中所述選擇性部分抹除操作被配置以提高相同列的選擇的NVM電晶體的I_D位準並且降低相同列的選擇的NVM電晶體的V_T位準並且同時抑制在所述相同列中的未選擇的NVM電晶體。.

在一個實施例中，所述部分程式化操作和所述選擇性部分抹除操作中的每一個之後可能進行讀取操作以驗證所述選擇的NVM電晶體的I_D位準或V_T位準是否達到目標I_D位準和V_T位準。

在一個實施例中，多個所述半導體裝置可能被放置在相同的半導體晶粒上並且交流地彼此耦接，所述多個所述半導體裝置中的每一個被配置以基於儲存在所述NVM單元中的類比值以及從所述多個所述半導體裝置中的至少一個其他半導體裝置的數位輸入來執行乘積累加(MAC)操作。

在一個實施例中，所述多個所述半導體裝置的第一子集輸出所述MAC操作的數位結果，並且其中所述第一子集的數位結果被耦接到所述多個所述半導體裝置的第二子集作為所述數位輸入。

在一個實施例中，所述多個所述半導體裝置可能被配置以作為在深度神經網路(DNN)中的人工神經元以執行在人工智慧(AI)應用中的神經型態計算。

86:源極/汲極區域

88:源極/汲極區域

90:NVM單元

91:通道區域

92:電荷捕獲層/氮化物層

93:淺正井區(SPW)/基板/p井區/井區

94:NV電晶體

95:通道

96:FET

97:源極/汲極區域/內部節點

98:基板

99:深負井區(DNW)

100:NVM陣列

200:NVM單元對

300:2×2陣列

502:重疊區域

710:重疊部分

800:2×2陣列

900A:寫入操作/方法/寫入方法

900B:寫入操作/方法/寫入方法

902-916:步驟

918-930:步驟

1100:寫入演算法/方法

1102-1120:步驟

1200:再填充和退火演算法/再填充和退火程序/方法

1202-1210:步驟

1300:多階NVM裝置/類比NVM裝置

1302:多階NVM陣列/類比NVM陣列

1304:行多工器功能部件/行多工器

1306:類比-數位轉換器(ADC)/比較器

1310:多階NVM單元

1320-1326:數位-類比轉換器(DAC)

1402:系統/MAC系統

1504:人工神經元

1600:神經網路加速系統/NN加速系統

1602a:加速器/多階NVM裝置

1602b:多階NVM裝置

1602c:多階NVM裝置

1604:高電壓行驅動器

1606:行多工器/行多工器功能部件

1608:ADC

1610:數位數據流控制區塊

1612:DAC

1614:低電壓驅動器

1616:高電壓驅動器

1712~1710:步驟

透過配合所附圖式的詳細說明以及後附的申請專利範圍內容，將得到對於本發明的更全盤的理解，其中：[圖1A]圖示基於SONOS的非揮發性記憶電晶體或裝置的橫截面側視圖的方塊圖；[圖IB]圖示對應於圖1A中所描繪的基於SONOS的非揮發性記憶電晶體或裝置的電路簡圖；[圖2]圖示根據本發明實施例的基於SONOS的非揮發性記憶體陣列的電路簡圖；[圖3A]為根據本發明所揭示的基於SONOS的非揮發性記憶體陣列的一區段的電路簡圖，其圖示抹除操作的實施例；[圖3B]為根據本發明所揭示的基於SONOS的非揮發性記憶體陣列的一區段的電路簡圖，其圖示程式化/抑制操作的實施例； [圖4]為根據本發明之實施例的代表圖形，其圖示說明在基於SONOS的非揮發性記憶體陣列中的被程式化(Vtp和Idp)以及抹除(Vte和Ide)的記憶電晶體的臨界電壓和汲極電流的分布情形；[圖5]根據本發明之實施例的代表圖形，其圖示說明在基於SONOS的多階非揮發性記憶體單元中的汲極電流(ID)位準的分布情形；[圖6]為圖示說明，在根據本發明實施例的非揮發性記憶體陣列中的基於SONOS的記憶電晶體的各別ID位準的分布之圖形；[圖7A]為圖示說明，在根據本發明實施例的非揮發性記憶體陣列中的基於SONOS的記憶電晶體的所述電荷捕捉層中的捕獲電荷的分布之圖形；[圖7B]為圖示說明，在根據本發明實施例的非揮發性記憶體陣列中的基於SONOS的記憶電晶體的ID分布之圖形，其顯示ID標準差及保存力(保留期間)劣化；[圖8A]是基於SONOS的非揮發性記憶體陣列的區段的示意圖，其說明根據本發明之實施例的選擇性軟式抹除(soft erase)操作；；[圖8B]是基於SONOS的非揮發性記憶體陣列的區段的示意圖，其說明根據本發明之實施例的再填充程式化(refill program)/抑制操作；[圖9A]和[圖9B]是示意性的流程圖，其說明根據本發明的基於多階SONOS的NVM陣列的寫入操作的實施例；[圖10]是示意圖，其說明在根據本發明的實施例的非揮發性記憶體陣列中的基於SONOS的記憶電晶體的寫入操作期間的分別的I_D位準的位準降低/升高；[圖11]是示意性的流程圖，其說明根據本發明的實施例的基於多階SONOS的NVM陣列的寫入操作的實施例；[圖12]是示意性的流程圖，其說明根據本發明的實施例的基於多 階SONOS的NVM陣列的再填充/退火操作的實施例；[圖13]是根據本發明之基於SONOS的多階NVM裝置的代表性方塊圖；[圖14]是圖示說明常規數位乘積累加(MAC)系統的實施例的代表性方塊圖；[圖15]是圖示說明深度神經網路(DNN)系統中的人工神經元的實施例的代表性圖示；[圖16]是根據本發明之類比式神經網路(NN)加速器裝置的實施例的示意圖；以及[圖17]是根據本發明之簡化流程圖，其圖示說明在圖16中的所述NN加速器裝置的操作方法。

在以下的說明之中，闡述許多特定之細節，諸如特定之系統、構建、方法等等，以提供對於本發明標的之多個實施例的良好的理解。然而，對於本領域技術人員將顯而易見的是，可以在沒有這些具體細節的情況下實踐至少一些實施例。在其他實例之中，習知構件或方法並未被特別詳細地描述或以方塊圖表呈現，以避免不必要地混淆本發明之重點。因此，本說明書所記載的特定細節只是範例性的。具體實施方式可以與這些範例性細節不同，並且仍然可以預期在本發明標的精神和範圍內。

除非本文中另有明確說明，否則從以下討論中可以明顯看出，在整個說明書中，利用諸如“處理”、“電腦計算”、“計算”、“確定”等術語的術語是指計算機、計算系統或是類似的電子計算設備的操作及/或過程，其將計算系統內的暫存器及/或記憶體表示為物理量(例如電子量)的數據操縱和/或轉換為類 似表示為在其他數據計算系統的記憶體、暫存器或其他此類似訊息儲存、傳輸或顯示裝置中的物理量的數據。

圖1A是方塊圖，其圖示說明非揮發性記憶體單元的橫截面側視圖，並且其之相對應的電路檢圖顯示於圖1B中。非揮發性記憶體(NVM)陣列或裝置可包含NVM單元，所述NVM單元具有使用矽(半導體)-氧化物-氮化物-氧化物-矽(半導體)(SONOS)或是浮接閘極技術以及一般的場效電晶體(FET)彼此相鄰或耦接而實施的非揮發性記憶電晶體或是裝置。

在圖示於圖1A的一個實施例中，所述非揮發性記憶電晶體是SONOS式的電荷捕捉非揮發性記憶電晶體。參照圖1A，NVM單元90包括控制閘極(CG)或記憶體閘極(MG)堆疊的NV電晶體94，其形成在基板98上。NVM單元90進一步包括形成在NV電晶體94的兩側上的基板98之中或者是選擇性的在基板98中的淺正井區(shallow positive well，SPW)93中的源極區域97/汲極區域88。SPW 93可以至少部分被囊封在深負井區(deep negative well，DNW)99中。在一個實施例中，藉由在NV電晶體94下方的通道區域91而連接源極區域97/汲極區域88。NV電晶體94包括氧化物穿隧介電層、氮化物或氮氧化物電荷捕獲層92、氧化物頂部或阻擋層而形成ONO堆疊。在一個實施例中，電荷捕獲層92可以是多層層疊並且捕獲藉由FN穿隧機制而從基板93注入的電荷。至少部分是由於所述被捕獲的電荷的數量，則NV電晶體94的V_T和I_D值可能改變。在一個實施例中，高K值的介電層可形成所述阻擋層的至少一部分。覆蓋所述ONO層的多晶矽(poly-silicon，poly)或是金屬閘極層可提供做為控制閘極(CG)或記憶體閘極(MG)。最佳的如圖1A中所示，NVM單元90進一步包括設置相鄰於NV電晶體94的FET 96。在一個實施例中，FET 96包括設置為覆蓋氧化物或高K值介電閘極介電層的金屬或多晶矽選擇閘極(SG)。FET 96進一步包括形成在基板98中或是選擇性地在基板98的井區93中的源極區域86和汲極區域97。最佳的如圖1A中所示， FET 96和NV電晶體94共享設置於兩者之間的源極/汲極區域97，或者是被稱為內部節點97。SG被適當的偏壓V_SG以開啟或關閉在FET96下方的所述通道95。如圖1A中所圖示的NVM單元90被認為是雙電晶體(2T)架構，其中NV電晶體94和FET 96在本發明通篇說明書中可分別被認為是記憶電晶體以及選擇或通過電晶體。

在一個實施例中，圖1B描繪具有與FET 96串連的非揮發性(NV)電晶體的雙電晶體(2T)SONOS NVM單元90。當CG被施加以VCG偏壓時或是當施加相對於基板98或井區93為正脈衝到CG而使得電子藉由FN穿隧機制從反轉層被注入到電荷捕獲層92時，NVM單元90被程式化(位元值“1”)。電荷被捕獲在電荷捕獲層92之中造成汲極區域88和源極區域97之間的電子空乏，提高了必需用來開啟基於SONOS的NV電晶體94的臨界電壓(V_T)，使得所述裝置處於“程式化”狀態。藉由施加相反的偏壓V_CG到CG或是對於基板98或井區93為負脈衝到CG造成電洞的FN穿隧機制而從積累的通道91進入所述ONO堆疊，則NVM單元90被抹除。程式化和抹除的臨界電壓被分別稱為“Vtp”和“Vte”。在一個實施例中，NV電晶體94也可以在抑制狀態(位元值“0”)，其中藉由施加正電壓到NVM單元90的源極和汲極，同時控制閘極(CG)相對於基板98或井區93被施加正的脈衝(為程式化條件)，則先前被抹除的單元(位元值“0”)被抑制而免於被程式化(位元值“1”)。NV電晶體94的所述臨界電壓(稱為“Vtpi”)由於擾動垂直場(disturbing vertical field)而變成稍微更正的(more positive)，但是依然是抹除的(或抑制的)。在一個實施例中，Vtpi也是藉由所述ONO堆疊的電荷捕獲層92將捕獲的電荷保持在電荷捕獲層92中的能力而確定。如果所述電荷捕獲是淺層的，所述被捕獲的電荷趨向於消耗並且NV電晶體94的Vtpi變成更正的(more positive)。在一個實施例中，NV電晶體94的Vtpi藉由進一步的抑制操作而趨向於減弱或爬升。將可以理解的是，在此所提到的位元值或二進位值“1”和“0”的分配對應於NVM單元90的各別“程式化”狀態或“抹除”狀態僅適用於範例性說明的目的，而非意欲用來做為限制。 所述分配在其他實施例中可以是相反的或是具有其他安排。在其他的實施例中，如將於下文中所討論的，NVM單元90可被配置以藉由操縱其之臨界電壓位階或汲極電流位階來儲存多階類比值(不是“0”和“1”)。

在其他實施例中，NV電晶體94可以是浮接閘極MOS場效電晶體(FGMOS)或是裝置。一般來說，FGMOS與前文中所提到的基於SONOS的NV電晶體94在結構上是相似的，主要不同之處在於FGMOS包括可電容耦接到所述裝置的輸出的多晶矽(poly)浮接閘極，而不是氮化物或氮氧化物的電荷捕獲層92。因此，所述FGMOS裝置可參照圖1A和圖1B而描述，並且以相似的方式被操作。

相似於所述基於SONOS的NV電晶體94，所述FGMOS裝置可藉由在所述控制閘極以及所述源極和汲極區域之間施加適當的偏壓V_CG而被程式化，提高了必需用來開啟所述FGMOS裝置的臨界電壓(V_T)。所述FGMOS裝置可藉由在所述控制閘極上施加相反的偏壓V_CG而被抹除。

在一個實施例中，源極/汲極區域86可被認定為是NVM單元90的“源極”並且被耦接到VSL，而源極/汲極區域88可被認定是“汲極”並且被耦接到VBL。可選擇地，SPW 93被耦接到V_SPW並且DNW 99被耦接到V_DNW。

FET 96可避免在程式化操作或抹除操作期間的熱載子電子注入以及接面崩潰。FET 96亦可避免大電流流經源極86和汲極88之間，大電流流經源極86和汲極88之間可能會造成在記憶體陣列中的高能量消耗和寄生電壓降。較佳的如圖1A所示，FET 96和NV電晶體94皆可以是n-型或是n-通道電晶體，其中源極區域/汲極區域86、88、97以及DNW 99被摻雜有n型材料，而SPW 93及/或基板98被摻雜有p型材料。將可以理解的是，NVM單元90也可以額外地、或是包含P型或p-通道電晶體，其中根據所屬技術領域中具有通常知識者的實施，則所述源極區域/汲極區域和井區可被相反或是不同地摻雜。

藉由製造以行和列配置的記憶體單元(例如像是NVM單元90)的 網格來組成記憶體陣列，並且藉由多個水平和垂直的控制線來將記憶體陣列連接到周邊電路(例如像是位址解碼器)以及比較器(像是類比-數位轉換器(ADC)和數位-類比轉換器(DAC)功能部件)。每個記憶體單元包括至少一個非揮發性半導體裝置(像是如上文中所提到的)並且可具有一個電晶體(1T)或兩個電晶體(2T)架構，如圖1A中所示。

圖2是根據本發明的一個實施例的NVM陣列的示意圖。在如圖2中所示的實施例中，記憶體單元90具有2T架構並且除了非揮發性記憶電晶體之外還包括通過電晶體或選擇電晶體，舉例來說，習知的MOSFET與記憶電晶體共享共用基板連接或內部節點。在一個實施例中，NVM陣列100包括配置成N列或頁(水平)以及M行(垂直)的NVM單元90。在相同列中的NVM單元90可被認為是在相同的頁中。在某些實施例中，好幾個列或頁可被群組在一起以形成記憶區(memory sector)。應該意識到的是，記憶體陣列中的用語“列”和“行”是用來作為說明的目的，而不是限制。在一個實施例中，列被配置為水平的並且行被配置為垂直的。在另外的實施例中，記憶體陣列中的用語“列”和“行”可被顛倒或是以相反的方式使用，或是可被配置成任何方向。

在一個實施例中，SONOS字元線(WLS)被耦合到相同列的NVM單元90的所有CG，字元線(WL)被耦合到相同列的NVM單元90的所有SG。在一個實施例中，位元線(BL)被耦接到相同行的NVM單元90的所有汲極區域88，而共用源極線(CSL)或區域86被耦接或共享於所述陣列中的所有NVM單元。在另外一個實施例中，CSL可在同列中的兩個成對的NVM單元(例如像是較佳的為圖3A中所示的C1和C2)之間共享。CSL亦耦接到在相同的兩個行中的所有NVM對的共享源極區域。

在快閃模式(flash mode)中，可以由在選擇的列(頁)上執行大塊抹除(bulk erase)操作接著在相同列中的個別單元上執行程式化或是抑制操作來組 成寫入操作。可以被一次抹除的NVM單元的最小區塊是單一頁(列)。可以被一次程式化/抑制的單元的最小區塊也可以是單一頁。

參照圖2，NVM單元90可被配置成對，像是NVM單元對200。如圖3A、3B、8A和8B中所示的較佳實施例中，NVM單元對200包括具有鏡像定向的兩個NVM單元90，使得每個NVM單元的選擇電晶體(像是C1和C2)被彼此相鄰的放置。相同的NVM單元對200的NVM單元90也可以共享共用源極區域，接收電壓信號VCSL。

圖3A顯示NVM陣列100的2×2陣列300以示範根據本發明的抹除或硬式抹除(硬式抹除)操作的實施例。如前文所說明的，NVM陣列100可採用共用源極線(CSL)配置。在一個實施例中，一個單一CSL(例如CSL0)是共享於在所述NVM陣列中的所有NVM單元或是至少相鄰行的NVM單元(例如C1和C2)之間。在一個實施例中，CSL可被設置並且共享於相鄰行的NVM單元的選擇電晶體之間。在下文的描述中，為了清楚並且容易說明，假設在NVM陣列100的2×2陣列300中的所有電晶體都是N型電晶體。應理解的是，不失一般性，可以藉由反轉施加電壓的即興來描述P型配置，並且這樣的配置是在本公開的預期實施例的範圍內。此外，在下文中使用的所述電壓和脈衝持續時間是被選擇用以方便說明並且僅是代表本發明的其中一個範例性實施例。在不同的實施例可以施加不同的電壓。

圖3A說明NVM陣列100的一區段的範例性實施例，其可以是記憶體單元的大型記憶體陣列的部分。在圖3A中，2×2記憶體陣列300包括至少四個記憶體單元C1、C2、C3和C4被配置在兩個行和兩個列中。同時NVM單元C1-C4可被設置在兩個相鄰的行中(共用源極線CSL0)，它們可被設置在兩個相鄰的列或兩個部相鄰的列中。所述NVM單元C1-C4中的每一個在結構上可相似於前文中所記載的NVM單元90。

所述NVM單元C1-C4中的每一個可包括基於SONOS的記憶電晶體和選擇電晶體。所述記憶電晶體中的每一個包括耦接到位元線(例如BL0和BL1)的汲極、耦接到所述選擇電晶體的汲極的源極，並且透過選擇電晶體耦接到單一的共用源極線(CSL0)。每個記憶電晶體進一步包括耦接到SONOS字元線(例如WLS0)的控制閘極。所述選擇電晶體中的每一個包括耦接到共用源極線(例如CSL0)的源極以及耦接到字元線(例如WL0)的選擇閘極。

參照圖3A，舉例來說，對於抹除操作來說，選擇頁0以被抹除並且頁1(未被選擇的)沒有。如前文中所說明的，單一頁可能是一次操作中被抹除的NVM單元90的最小區塊。因此，包含在選擇的列(頁0)中的C1和C2的所有NVM單元藉由施加適當的電壓到在中被所有NVM單元所共享的SONOS字元線(WLS0)、基板連接和在NVM陣列100中的所有位元線而被一次性的抹除。在一個實施例中，負電壓V_NEG被施加到WLS0，並且正電壓V_POS經由在頁0中的SPW和深n井區DNW而被施加到基板或是p井區、施加到包含BL0和BL1的所有位元線和包含CSL的共用源極線。因此，全抹除電壓(V_NEG-V_POS)被施加到在C1和C2中的記憶電晶體的CG和基板/P井區之間持續一脈衝期間(Te~10ms)來抹除其中任何先前被捕獲電荷(如果有的話)。在一個實施例中，包含WL0和WL1的所有字元線被耦接到供應電壓V_PWR。

依舊參照圖3A，當頁(列)沒有被選擇(例如頁1)以用於抹除操作時，正電壓V_POS被施加到WLS1，使得在頁1中包含C3和C4的記憶電晶體的CG對基板/P井區是大約0V(V_POS-V_POS)。因此，頁1的NVM單元的狀態依然沒有改變(沒有被抹除)。

表I描述範例性偏壓，其可被用於非揮發性記憶體的頁/列0的大塊抹除操作，所述非揮發性記憶體具有2T架構並且包含具有N型SONOS電晶體和CSL的記憶體單元，相似於2×2陣列300。

圖3B顯示在程式化操作或硬式程式化操作期間，NVM陣列100的區段2×2陣列300的範例性實施例。參照圖3B，舉例來說，NVM單元C1是要被程式化或寫入為邏輯“1”狀態(即被程式化為“關(OFF)”狀態)的目標單元，而可能已經藉由先前的抹除操作而被抹除成邏輯"0"狀態的如圖3A所示的NVM單元C2維持在邏輯"0"或“開(ON)”狀態。將可以理解的是，為了說明目的而被表示為兩個相鄰單元的C1和C2也可以是在相同列(像是列0)上的兩個分開的NVM單元。這兩個目標(程式化C1和抑制C2)是藉由施加第一或正高電壓(V_POS)到NVM陣列100的頁或列0中的WLS0來實現，在對所選擇的記憶體單元進行程式化時，第二或負高電壓(V_NEG)被施加到BL0以偏壓C1中的記憶電晶體，而在抑制所述未被選擇的記憶體單元的程式化時，抑制電壓(V_INHIB)被施加到BL1和DNW以偏壓C2的記憶電晶體，並且共同電壓被施加到所有NVM單元的共享的基板或是P井區SPW，以 及耦接到第二或負高電壓(V_NEG)的所述字元線(WL1和WL2)。在一個實施例中，在C1和C2之間或是在所有NVM單元90之間的所述共用源極線CSL0可能處於第三高電壓或是CSL電壓(V_CSL)，或是被允許為浮接。在一個實施例中，第三高電壓V_CSL可能具有小於V_POS或V_NEG的電壓位準或是絕對量值。在一個實施例中，V_CSL可以由自己的專屬電路所產生，所述專屬電路在所述記憶體裝置中包括DAC。V_CSL可具有與容限電壓V_MARG大約相同的電壓位準或絕對量值，將在下文中進一步的詳細討論。當V_POS經由WLS0被施加到C2的所述記憶電晶體時，在BL1的所述正V_INHIB被傳遞到其之通道。此電壓減少在C2的所述記憶電晶體上的閘極到汲極/通道電壓偏壓，減小所述程式化場域，使得來自Vte的臨界電壓的偏移是小的。仍然會發生的電荷穿隧被稱為抑制干擾並且被量化為(Vte-Vtpi)。在一個實施例中，如程式化操作的結果，包含C1和C2的頁0的所有NVM單元根據所述NVM單元接收的位元線電壓而可達到二進位狀態中的“1”(程式化-Vtp)或“0”(抑制-Vtpi)。在未被選擇的頁(像是頁1)中的NVM單元可保持為“0”(抹除-Vte)的二進位狀態。

此外，如下文中所詳細描述的，具有小於V_NEG的電壓位準或絕對量值的被選擇的容限電壓(V_MARG)被施加到在未被選擇的列或頁(例如頁1)中的WLS1以減少或實質上消除在所述未被選擇的NVM單元C4中由於所述被選擇的C1的程式化所造成的程式化狀態的位元線干擾。在一個實施例中，所述絕對電壓位準或是V_MARG的量值可以與V_CSL相同。

表II顯示範例性偏壓，所述偏壓可被用於程式化具有2T架構並且包含具有N型SONOS電晶體和CSL的記憶體單元的非揮發性記憶體。

一般而言，所述容限電壓(VMARG)具有與第二高電壓或是VENG相同的極性，但是較高於或是較正於VNEG一電壓，所述電壓至少等於所述記憶電晶的所述臨界電壓(VT)，對於所述臨界電壓，程式化狀態位元線干擾是被減少的。

圖4顯示在範例性基於SONOS的NVM陣列(像是NVM陣列100)中的所述Vtp和Vte以及程式化汲極電流(I_DP)和抹除汲極電流(I_DE)分布。典型的寫入操作包括如圖3A中所示的抹除或硬式抹除操作並且接著如圖3B中所述的硬式程式化/抑制操作。在一個實施例中，在可靠的讀取操作之後，NVM單元可被判定為在所述兩個不同的二進位狀態(“0”或“1”)中的一個狀態中。如圖3A中的所述抹除操作也可能被認為是硬式抹除，因為其導致所述被抹除的NVM單元(例如圖3A中的C1和C2)的V_T/I_D移動至所述抹除V_T/I_D位準(完全抹除)，而與這些單元的 起始V_T/I_D位準無關。相似地，如圖3B中的所述程式化操作可能被認為是硬式程式化操作。在一個實施例中，在所述硬式抹除和硬式程式化/抑制操作之間可能沒有驗證或讀取操作。

圖5是示意圖，其顯示根據本發明的實施例之基於SONOS的NVM類比裝置中的NVM記憶體單元的多個分別的汲極電流(I_D)位準。在一個實施例中，NVM單元的I_D可藉由透過WLS來施加預判定電壓到SONOS電晶體的CG而被判定或驗證。在其他的實施例中，可藉由其他在所屬技術領域中已知並且已熟習的方法來判定I_D。與V_T相似的，I_D可被用來判定在實施例中的NVM單元90的二進位狀態，在所述實施例中，NVM陣列100可被使用作為數位記憶體裝置，像是NOR快閃記憶體、EEPROM...等等。在其他的實施例中，NVM陣列100可藉由儲存多個(超過兩個)類比值中的一個而被使用作為類比裝置。參考圖4和圖5，取代使用如圖3A和圖3B中所描述的硬程式化和抹除操作來寫入所述兩個二進位值(“0”和“1”)中的一個值到NVM陣列100中的NVM單元90中，而是利用一系列的部分程式化和部分抹除操作而將多個(超過兩個)I_D或V_T位準(對應於在電荷捕捉層92中的補獲電荷)寫入NVM單元90中。在實施例中，藉由操縱施加在CG和汲極或基板上的電壓差或偏壓以及脈衝持續時間，部分程式化和部分抹除操作可導致(或是引導)目標NVM單元的V_T/I_D移動朝向分別為被程式化的V_T/I_D位準和被抹除的V_T/I_D位準。部分程式化和部分抹除操作可包括但不限定為軟式程式化(soft program)操作、再填充(refill)程式化操作、軟式抹除(列)操作、選擇性軟式抹除(單元)操作以及退火抹除(anneal erase)(列)操作，這些操作將於下文做進一步的說明。

在一個實施例中，較佳實施例為圖5所示，在類比組態/模態中，NVM單元90可被設置以根據其之I_D位準而呈現或儲存2ⁿ(4、8、16...128等等)的數值中的一個，其中n是大於1的自然數。在另一個實施例中，NVM單元90可被 設置以呈現大於兩個的任何個數的數值中的一個。在一個實施例中，I_D1到I_D2ⁿ分別是第1個I_D分布的平均I_D值到第2n個I_D分布的平均I_D值。在每個I_D分布中，有最低I_D限制和最高I_D限制(見I_D1)。第1個I_D分布可能相似於圖4中程式化的單元分布σ3並且第2ⁿ個I_D分布可能相似於圖4中單元分布σ4(見圖4)。在實施例中，平均I_D位準或平均V_T位準以及它們的最高限制和最低限制可根據系統設計及需求而被預判定。在一個實施例中，NVM陣列100的可操作I_D範圍可大約為(I_D2ⁿ-I_D1)，並且例如為(1.60μA-50nA=1,550nA)。應可以理解的是，所述可操作I_D範圍為1,550nA只是範例並且根據所述NVM單元、操作電壓和脈衝持續時間以及系統需求/設計而所述可操作I_D範圍可以是任何其他值。在一個實施例中，藉由將所述可操作I_D範圍中的特定I_D位準寫入NVM單元90，例如1.60μA到50nA，則NVM陣列100可被使用作為類比記憶體裝置。在一個實施例中，所屬技術領域中具有通常知識者將可以理解，相同的概念也可以被應用在將多個(超過兩個)V_T位準寫入NVM單元90。

在一個實施例中，為了達到在微小的可操作I_D範圍中有多個分開的I_D位準，則每個I_D分布可能被要求具有緊密的分布(低標準差(sigma)σ)，使得相鄰的I_D分布是清楚地分隔開，特別是當n是高數值時。為了精確且有效的讀取/驗證操作，不同位準的I_D也可以是線性的遞增，使得△I_D大約是常數，如圖5所示。基於SONOS的單元，例如NVM單元90，是適合用於具有多個位準的類比記憶體的候選者，由於其本質上低的I_D/V_T標準差以及低功率消耗(V_CC=0.81V-1.21V)。此外，由於在基於SONOS的單元中的程式化操作和抹除操作(硬式的以及軟式的)兩者都使用FN穿隧機制來達成，因此具有非常低的標準差的常微小的I_D/V_T位準的穿隧是可能可以實現的。再者，在-40℃到125℃的溫度範圍內經過100K次的循環之後，基於SONOS的單元具有高耐用性並且具有極小的劣化，這可以滿足大多數的消費者、工業上以及自動車應用的需求。在一個實施例中，在相鄰的I_D 分布之間可能有I_D數值的重疊區域502。為了要可靠的並且準確的讀取NVM單元90的I_D位準，I_D分布標準差σ可能被減少到大約低於8nA或是其它電流值，使得重疊區域502保持在低於所述分布的1%至3%。根據所述I_D位準之間的間隔，則標準差可能較高或較低。在某些情況下，50nA的標準差足以將重疊區域保持在低於分布的1%至3%。

圖6是說明根據本發明的一個實施例的NVM單元的16(2⁴)個I_D位準的圖表。較佳的如圖6所示，I_D位準是分隔開的、良好的分離(低標準差)以及線性遞增，以便維持作為類比裝置的多階NVM單元的高功能性。

如前文所說明的，習知的寫入程序(像是硬式抹除和硬式程式化程序)可能不夠精確，不足以將多個(超過兩個)位準中的一個特定的I_D/V_T位準寫入NVM單元。在一個實施例中，可能需要使用一連串的硬式程式化操作、硬式抹除操作、部分程式化操作和部分抹除操作以將精確的I_D/V_T位準寫入NVM單元(像是NVM單元90)中。

圖7A是根據本發明的SONOS電晶體的電荷捕獲氮化物層中從共價帶到傳導帶的陷阱密度(trap density)分布的示意圖。圖7B是說明由於I_D和保留期間劣化而在多階NVM單元中的I_D分布的潛在效應的圖表。當SONOS電晶體94的壽命起始(Beginning-of-Life，BOL)標準差可能非常低時，在保留期間可能會出現嚴重的劣化，特別是在高溫的狀況下。因此，如圖7B中所示，I_D分布(例如I_D1和I_D2)可能變成較寬的分布(標準差增加)並且相鄰的I_D分布可能具有多的重疊部分710(例如，大於3%)，這可能導致位準或是數值的不正確/錯誤的讀取。在一個實施例中，所述標準差劣化可能是由於在氮化物層92中的「淺」陷阱中被捕獲的電荷在保留期間失去了，而在「深」陷阱中被捕獲的電荷依然被捕獲。在保留期間失去所述被捕獲的電荷也可能造成I_D位準向上偏移，例如圖7B中的I_D8和I_D8’。當SONOS電晶體94的壽命起始(Beginning-of-Life，BOL)標準差可能非常低時， 在保留期間可能會出現嚴重的劣化，特別是在高溫的狀況下。參照圖7A，根據僅使用硬式抹除操作和硬式程式化操作的習知寫入演算法(像是在NOR快閃記憶體或EEPROM中)，電荷趨於被捕獲在淺陷阱和深陷阱兩者中。在一個實施例中，當使用一連串的部分抹除/程式化操作(像是軟式抹除、軟式程式化、選擇性軟式抹除、退火抹除和再填充程式化操作)的寫入演算法時，有較多的電荷會被捕獲在深陷阱中以引導NVM單元的I_D/V_T到各自的目標值，如圖9A、圖9B、圖11和圖12中所示，並且可能有助於從淺陷阱重新分佈電荷到深陷阱。在一個實施例中，所述部分抹除操作和部分程式化操作可能從淺陷阱將電荷清空並且將所述電荷填入深陷阱。結果，當目標I_D/V_T被維持在相同位準時，NVM單元的I_D/V_T兩者的標準差劣化以及NVM單元的保留期間可被改善。

保留期間和I_D/V_T標準差劣化也可能藉由製造製程的改變而獲得改善，使得在所述電荷捕捉層中的淺陷阱的密度減少。在一個實施例中，製造製程改善可包括將在SONOS電晶體中的淺溝槽隔離(STI)拐角的平滑化、將在通道中的摻雜輪廓優化、改善氧化物層...等等。

軟式抹除操作：在一個實施例中，用於軟式抹除的耦接到各個節點的操作電壓類似於前述圖3A中的硬式抹除操作。因此，完全抹除電壓偏壓8V(V_NEG-V_POS)依然加壓在CG和基板/汲極之間。與所述硬式抹除操作不同的，軟式抹除脈衝的WLS脈衝(例如WLS0、WLS1)持續時間是明顯較短的(Tes~20μs)，相較於硬式抹除操作的Te~10ms。儘管CG到汲極的電壓偏壓相同(例如-8V)，所述軟式軟式抹除脈衝可能只會增加(如圖10中，從L4到L2)但是不會將所選擇的列0(例如C1、C2)中的NVM單元的I_D移動至抹除I_D位準。在一個實施例中，軟式抹除操作可能只會被執行在整個所選擇的列上。

退火抹除操作： 退火抹除操作的一般用途是解除在淺陷阱中捕獲的電荷以改善後保留期間(post-保留期間)效能。表III記載範例性偏壓電壓，其可用於非揮發性記憶體的頁/列0的退火抹除操作，所述非揮發性記憶體具有2T-架構並且包含具有N型SONOS電晶體和CSL(像是如圖3A中所示的2×2陣列300)的記憶體單元。

在一個實施例中，不同於抹除操作和軟式抹除操作，軟式抹除電壓偏壓(V_NEG-V_AEPOS)被加壓在CG和基板/汲極之間作為V_AEPOS，其相較於V_POS可具有較小的數值。然而，所述較軟式的或較低的抹除電壓(例如6V相對於8V)被施加到CG維持較長的脈衝持續時間，Tae~50ms。在一個實施例中，較長脈衝持續時間的所述軟式抹除脈衝可有助於移除在淺陷阱中的電荷，所述電荷較接近傳導帶。在一個實施例中，退火抹除操作可僅被執行在整個所選擇的列上。

選擇性軟式抹除： 圖8A圖示NVM陣列100的2×2陣列800以演示根據本發明的選擇性軟式抹除操作的實施例。在一個實施例中，2×2陣列800相似於如圖3A和圖3B中的2×2陣列300。在下文中，為了清楚並且易於說明，假設在2×2陣列800中的所有電晶體是N型電晶體。應該理解的是，在不失一般性的前提下，可透過反轉施加電壓的極性來描述P型的配置，並且這樣的配置是在本發明所記載的預期實施例的範圍內。此外，為了便於說明，選擇了以下描述中使用的電壓，並且這些電壓僅表示本發明標的一個範例性實施例。在不同的實施例中可以採用其他電壓。

參照圖8A，2×2記憶體陣列800包括至少四個被配置為兩個行和兩個列的記憶體單元C1、C2、C3和C4。儘管NVM單元C1-C4可能被放置在兩個鄰近的行(共用源極線CSL0)中，但是它們可以被放置在兩個相鄰的列中或者是兩個不相鄰的列中。NVM單元C1-C4中的每一個在結構上可能相似於如上文中所述的NVM單元90。參照圖3A、圖3B和圖5，如圖3A中所記載的硬式抹除操作可能將已抹除的NVM單元的I_D提高到如圖5中所示的抹除I_D準位，並且硬式程式化操作相似地到如圖5中所示的程式化I_D準位。在一個實施例中，抹除I_D位準和程式化I_D位準可被分布至超出NVM陣列100的I_D1到I_D2n的操作範圍。在其他的實施例中，抹除I_D位準和程式化I_D位準中的一個可落在所述操作範圍之內。

參照圖8A，舉例來說，選擇頁0以部分抹除/抑制並且頁1沒有(未被選擇)進行選擇性軟式抹除(SSE)/抑制操作。不同於前文所說明的所述硬式、軟式和退火抹除操作的實施例，其中單一頁或是列是NVM單元90的最小抹除區塊，在相同列(例如，頁0)中的單一個NVM單元/位元或多個NVM單元/位元可被選擇以進行選擇性軟式抹除操作。替代性的，所述未選擇的NVM單元(例如C2)可被抑制。因此，藉由施加適當的電壓到與在列0中所有NVM共享的SONOS字元線(WLS0)、基板連接件以及施加至在NVM陣列100中的所有位元線，只有在選擇 的列(頁0)中包含C1的被選擇的(多個)NVM單元具有之I_D位準增加(部分的抹除)。在一個實施例中，選擇性軟式抹除(SSE)負電壓V_SSENEG被施加到WLS0，且SSE正電壓V_SSEPOS被施加到在頁0中的所有NVM單元的BL0以及DNW。在一個實施例中，相較於使用於圖3A中的硬式抹除操作的V_NEG，V_SSENEG具有較小的絕對量值；並且相較於圖3A中的V_POS，V_SSEPOS具有較大的絕對量值。V_EINHIB被施加到WL0、SPW、BL1和WL1以抑制未被選擇的NVM單元(像是C2)的軟式抹除操作，以避免其之I_D被增加。CLS0和WLS1耦接到接地或0V。在一個實施例中，所有NVM單元C1到C4的SG被至少部分地關閉(WL=-1.4V)，通常用於硬式抹除操作是被開啟的。

在一個實施例中，儘管V_SSENEG的絕對量值較小，但僅在C1中的記憶電晶體的CG和BL0之間仍會施加相對完全抹除的電壓偏壓(V_SSENEG-V_SSEPOS=-7.2V)。在未被選擇的C2中的CG和BL1之間的電壓差僅為(V_SSENEG-V_EINHIB=-0.9V)。因此，只有被選擇的C1的I_D可能會增加，但是在相同被選擇的列0中的未被選擇的C2的I_D則不會增加。在一個實施例中，耦接到WLS0的被選擇的抹除操作的脈衝持續時間(Tsse~20μs)是更短於硬式抹除操作中的持續時間(Te~10ms)。所述較短的SSE脈衝可能不會具有足夠的時間來抹除先前被捕獲在NVM單元C1中的所有電荷(如果有的話)。在一個實施例中，包含WL0和WL1的所有字元線和SPW被耦接到V_EINHIB，使得未被選擇的NVM單元C2、C3和C4可能不會像NVM單元C1那樣被部分抹除。在一個實施例中，被選擇的抹除操作的一般概念是施加相對高的抹除電壓偏壓(例如7.2V)持續較短的時間週期(20μs)以減少只有在相同列的被選擇的NVM單元中的捕獲電荷。在一個實施例中，Tae>Te>Tsse及Tse。在一個實施例中，在相同列(相鄰或不相鄰)中的超過一個的NVM單元可被選擇以執行SSE操作，而在相同列中的超過一個的NVM單元可被抑制，使得它們的I_D位準保持相對不變。

表IV記載範例性偏壓電壓，其可用於非揮發性記憶體的頁/列0和行0(只有C1)的選擇性軟式抹除操作，所述非揮發性記憶體具有2T-架構並且包含具有N型SONOS電晶體和CSL的記憶體單元，相似於2×2陣列800。

軟式程式化操作：在一個實施例中，耦接到各個節點的操作電壓以用於軟式程式化(SP)/抑制操作是相似於如前文圖3B中所述的硬式程式化/抑制操作，除了耦接到被選擇的WLS的電壓(例如WLS0)之外。在一個實施例中，V_SPPOS相較於在硬式程式化操作中的V_POS而具有較小的數值，使得施加到被選擇的C1的CG上的程式化電壓可被減少。因此，軟式程式化電壓偏壓6V(V_NEG-V_SPPOS)被施加到CG和BL/基板/P井區之間。不同於所述硬式程式化操作，軟式程式化脈衝的WLS脈衝(例如WLS0、WLS1)持續時間(Tsp~10μs)是明顯地短於硬式程式化操作的持續時 間Tp~5ms。藉由較小的CG對汲極的電壓差(例如6V相對於8V)以及較短的軟式程式化脈衝時間(10μs相對於5ms)，所述軟式程式化操作可能只是減少但是沒有將被選擇的NVM單元C1的I_D移到所述被程式化I_D位準(例如圖10中，從L3到L2)。在一個實施例中，未被選擇的NVM單元，例如在相同列以及未被選擇的列上的C2，例如C3和C4可被抑制。

再填充程式化操作：圖8B圖示在再填充程式化(RP)/抑制操作期間的NVM陣列100的區段2×2陣列800的範例性實施例。參照圖8B，舉例來說，NVM單元C1是要被部分程式化(將I_D位準減少或移動朝向圖5中所示的被程式化的I_D)的目標單元，而NVM單元C2是被抑制的。將可以理解的是，當C1和C2被圖示為兩個相鄰的單元以用於說明之目的時，C1和C2也可以是在相同列(例如列0)上的兩個分開的單元。通常再填充程式化操作的目的是用來填充電荷於深陷阱(見圖7A)中，使用高程式化電壓偏壓來提升所述後保留期間效能。表V記載範例性偏壓電壓，其可用於非揮發性記憶體的頁/列0的再填充程式化操作，所述非揮發性記憶體具有2T-架構並且包含具有N型SONOS電晶體和CSL的記憶體單元，相似於圖8B中所示的2×2陣列800。

在一個實施例中，不同於所述軟式程式化操作，較硬式的程式化電壓偏壓(V_RPPOS-V_RPNEG)被施加在CG和基板/汲極之間作為V_RPPOS，其可能具有與V_POS相當或更高的數值，且V_RPNEG可能具有與V_NEG相當或更高的數值。因此，被施加在被選擇的C1的CG上的所得的程式化電壓偏壓是相當於但是略高於如圖3B中所述之硬式程式化操作中的電壓偏壓(例如，9V相對於8V)。然而，所述較硬式的程式化脈衝僅被施加到被選擇的CG(s)而持續非常短暫的持續時間Irp~5μs。所述短暫的再填充程式化脈衝可能會減少C1的I_D但是不會完全地將其程式化。在一個實施例中，Tp>Tsp>Irp。所述再填充程式化操作的硬式程式化 脈衝可能有助於將電荷填充到深陷阱中，其具有的能階在如圖7A中所示的共價帶和傳導帶之間。在一個實施例中，相似於硬式程式化和軟式程式化操作，未被選擇的NVM單元C2、C3、C4...等等可被抑制。在一個實施例中，所述再填充程式化操作可在所述退火抹除操作之前或之後被執行。所述再填充程式化操作可藉由重新填充電荷於深陷阱中來恢復被選擇的NVM單元的I_D，在先前的退火抹除操作中可以將電荷從淺陷阱中清空。

表V記載範例性偏壓電壓，其可被使用於再填充程式化在非揮發性記憶體中的NVM單元C1，所述非揮發性記憶體具有2T-架構並且包括具有N型SONOS電晶體和CSL的記憶體單元。

應可以理解的是，使用於上文中的硬式抹除、硬式程式化、部分抹除和部分程式化操作的所述電壓和電壓範圍是被選擇以用於抹除的範例，並 且其僅代表本發明的範例性實施例，不應被認為是限制性的。在不失本發明的一般性的情況下，其它電壓也可能被使用於不同的實施例中。

圖9A和圖9B是代表性的流程圖，其說明根據本發明所揭露的一個實施例的多階NVM單元的寫入操作900A和900B的方法。圖10是代表圖，其說明根據本發明所揭露的一個實施例的類比NVM陣列中的NVM單元的多個I_D或V_T位準。如上文中所說明的，所述寫入方法900A和900B可被應用以調整NVM單元的多個V_T和I_D位準。應可以理解的是，僅是為了清楚及簡化的目的，方法900A和900B以下僅從I_D的角度進行說明。參照圖9A和圖9B，所述寫入操作900A和900B的主要目的是藉由一連串的部分程式化操作、部分抹除操作和驗證操作來精確地寫入期望的或是預定的I_D或V_T位準(或目標值)到一個或多個選擇的單元或位元，像是在NVM陣列100中的基於SONOS的NVM單元90或是在圖13中的類比NVM陣列1302。在一個實施例中，所述被寫入的I_D可能必須落在相對窄的I_D分布範圍(低標準差)中以維維持類比記憶體具有多個I_D位準的功能性。參照圖9A和圖13，所述方法900A開始於喚醒階段(wake-up phase)。在一個實施例中，於步驟902中，相似於圖3B中所描述的實施例的硬式程式化操作可被執行於整個類比NVM陣列1302中以減少在未被選擇的NVM單元中的漏電流。應可以理解的是，NVM單元的單一個或是多個行和列可被選擇以執行寫入操作900A和900B。舉例而言，在圖13中的多階NVM陣列1302中的列A、行X以及列A、行Y中的NVM單元被選擇以進行寫入操作以達到目標I_D2位準，如圖10中所示。隨後，一連串的硬式抹除操作(圖3A)和硬式程式化操作(圖3B)可分別在步驟904和步驟906中於選擇的列A中執行。在一個實施例中，在列A中的NVM單元的I_D可首先被移動到所述抹除的I_D位準並且接著到所述程式化的I_D位準，如圖10中所示。步驟904和步驟906可被重複X次，例如5次(在步驟908中)，並且所述喚醒階段可以使得所述選擇的列A準備好來進行即將來臨的操作。在所述喚醒階段之後，在所述選擇的 列A中的NVM單元可能是在完全程式化的I_D位準(L1)。在一個實施例中，在所述喚醒階段期間，可能沒有任何驗證或讀取操作。

參照圖9A和圖10，在步驟910中，軟式抹除操作被執行在列A上的選擇的位元上，使得這些NVM單元的I_D從位準L1被提高到所述抹除的I_D位準。隨後，不同於二進位NVM單元的寫入操作方式，相似於常規讀取操作的驗證操作可在每次部分程式化操作或部分抹除操作之後被執行以檢查所述選擇的位元的I_D位準。在步驟912，驗證步驟被執行到行X和行Y中的選擇的位元上以檢查在步驟910中的所述軟式抹除操作將這些位元的I_D位準分別提高多少。如果在行X和行Y兩者中的位元的I_D大於所述目標I_D的下限(即I_D2LL)，則所述方法可能進行微調階段，其在圖9B中詳細的描述。在步驟914中，如果兩者中的位元的I_D被判定為小於I_D2LL，則方法900A可以回到步驟910進行另外的軟式抹除操作以進一步促進或提高所述行X和行Y兩者中的位元的I_D。在步驟916中，如果在行X和行Y兩者中的選擇的位元的I_D中只有一個被判定為低於I_D2LL，則軟式程式化操作可被執行在高於I_D2LL的所述位元上(降低其之I_D)，而低於I_D2LL的所述位元則被抑制，使得兩個被選擇的位元是在相同的I_D位準。接著，方法900A可回到步驟910進行其他軟式抹除操作以進一步促進行X和行Y兩者中的位元的I_D朝向目標I_D位準。在一個實施例中，步驟912、步驟914、步驟916可被重複執行很多次直到所有選擇的位元(例如在列A、行X處的位元以及列A行Y處的位元)的I_D位準藉由在步驟910中的軟式抹除操作以及隨後在步驟912中的驗證而被提升到大於所述目標I_D位準的下限，例如圖10中的L2位準或L3位準。在一個實施例中，可以對於選擇的列A上的所有位元進行上述的步驟。

參照圖9B，所述寫入方法900B進行所述微調階段，其中在每次驗證操作之後執行一系列的軟式程式化操作和選擇性軟式抹除操作於一個或多個選擇的位元以引導每個這些位元的I_D朝向目標I_D位準(例如I_D2)。在一個實施例 中，驗證操作或讀取操作可被執行在所有的位元上來判定是否有任何位元的I_D超過所述目標I_D上限(例如，圖10中的I_D2UL)。如果所選擇的位元(例如行X和行Y)兩者被判定為低於I_D2UL，則所述微調階段將至步驟922進行。在步驟920中，如果任何被選擇的位元的I_D被判定為大於I_D2UL(例如，L3位準)，則軟式程式化操作(圖8B)將會被執行到這些位元上以稍微降低這些位元的I_D回到I_D2分布限制範圍內。而其他選擇的位元可能被抑制。在一個實施例中，步驟918和步驟920可重複進行很多次直到所有被選擇的位元被判定為具有低於I_D2UL的I_D位準。

在驗證步驟922中，所有被選擇的位元(例如，行X和行Y)將被讀取以判定是否有任何位元的I_D由於先前在步驟920中的軟式程式化操作/抑制操作而被偏移到低於I_D2LL(例如，L4位準)。如果所有被選擇的位元被判定為大於I_D2LL，則所述微調階段可以到步驟926執行。如果有任何選擇的位元被判定為以偏移低於I_D2LL，則選擇性軟式抹除操作(圖8A)可以僅被執行於這些位元以引導這些位元的I_D朝向所述I_D2分布。如上文中所討論的，不同於可能被執行於列中的所有位元的硬式或軟式抹除操作，選擇性軟式抹除操作可以僅被執行於選擇的列中的單一個位元或多個位元。在一個實施例中，沒有被執行所述選擇性抹除操作的被選擇的位元可能被抑制(I_D實質上沒有改變)。步驟922和步驟924可被重複很多次直到所有被選擇的位元的I_D被引導超過I_D2LL。

在驗證步驟926中，所有被選擇的位元(例如，行X和行Y)將被讀取以判定是否有任何位元的I_D由於先前在步驟924中的選擇性軟式抹除/抑制操作而造成偏移超過I_D2UL(過度校準)。如果有任何被選擇的位元被判定為偏移超過I_D2UL，則軟式程式化操作(圖8B)可僅被執行於這些位元上以引導這些位元的I_D回到I_D2分布範圍內。在一個實施例中，沒有被執行所述軟式程式化操作的被選擇的位元可能被抑制。

在一個實施例中，在驗證步驟926中，如果所有被選擇的位元被 判定為低於I_D2UL，則所述微調階段可以在步驟930終止。所有被選擇的位元(例如列A、行X以及列A、行Y)被判定為具有所述目標I_D，也就是高於I_D2LL並且低於I_D2UL。所述寫入方法900A和900B可於其他的列中，例如像是列B，進行相同或是不同的目標I_D位準。在一個實施例中，所述寫入操作可被重複直到所述整個類比NVM陣列1302被程式化到所述目標I_D位準。

在另外的實施例中，所述微調階段可循環回到步驟922以檢查是否有任何選擇的位元在步驟928中的所述軟式程式化操作被過度校正。根據系統需求，在所述微調階段進行寫入結束步驟930之前，步驟922(驗證)、步驟924(SE)以及步驟926(驗證)、步驟928(SP)可被配置為重複很多次。所述重複的驗證在某些實施例中可以有優點，特別是在具有高數量的I_D位準的多階NVM陣列中(相鄰目標I_D位準緊密分布)。

圖11是示意性的流程圖，其說明根據本發明的寫入演算法的另一個實施例。在一個實施例中，寫入演算法1100可適用於寫入相同列中的兩個位元(例如，圖13中的列A、行X以及列A、行Y)以達到兩個不同的目標I_D(例如，行X-I₂，行Y-I₀)。參照圖11，在步驟1104(喚醒階段)中，方法1100開始並且可以將硬式程式化和抹除操作或強硬式程式化(strong program)和抹除操作(圖3A和圖3B)的多個循環執行於行X、行Y的位元上。隨後，在步驟1106中，硬式抹除操作可被執行於行X、行Y的位元，使得它們的I_D位準到達I₁。在另一個實施例中，所述硬式抹除操作可能推動行X、行Y的位元超過I₁而到達抹除I_D位準。然後，藉由比較行X的位元和I₂平均值，可重複執行像是軟式程式化操作(在步驟1108中)和驗證或讀取(在步驟1109中)的部分程式化操作很多次，直到所述至少所述行X的位元達到I₂。隨後，在步驟1110中，行X的位元可被抑制進行程式化或抹除操作，因為行X的位元已經達到其之目標I₂。然後，在步驟1112中，選擇性抹除操作可被執行到未被抑制的未元(即，行Y的位元)上以推動其之I_D到達I₃。在一個實施例中， 行Y可能需要進行多個選擇性抹除操作以達到I₃。然後，像是軟式程式化操作(在步驟1114中)和驗證或讀取(在步驟1116中)的部分程式化操作可被重複多次直到行Y的位元達到其之目標位準I₀。在步驟1118中，藉由比較行Y的位元和I₀平均值，一旦所述行Y的位元被判定為到達其之目標I₀，則所述行Y的位元類似於行X的位元可被抑制進行額外的程式化操作/抹除操作。在一個實施例中，如本實施例所示，I₂<I₀<I₃<I₁。為了判定是否位元達到其之目標ID位準，可以將所述位元與所述目標I_D的平均值位準比較。在另一個實施例中，可採用圖9A含圖9B中詳細描述的下限和上限演算法，例如步驟920、步驟924和步驟926。在另一個實施例中，所述寫入演算法可使用相同的步驟在選擇的列或其他列中的其它位元進行寫入。

圖11中的所述寫入演算法說明將類比值寫入於NVM陣列(像是多階NVM陣列1302)的基本概念。在又另外的實施例中，超過一個的位元可被寫入所述目標I₂和I₀，因為軟式程式化操作和選擇性軟式抹除操作可被選擇性的執行到在相同列中的一個或多個位元。在又另外的實施例中，取代使用軟式程式化操作(步驟1106和步驟1114中)將位元引導或微調至位元的個別目標I_D，可以額外地或替代性地採用選擇性軟式抹除操作。在圖11中的範例開始於抹除I_D位準(在步驟1106之後)，當在步驟1106中改成執行硬式程式化操作時，也可以開始於所述程式化I_D位準(將所有位元推動至I₂或是至所述程式化I_D位準)。

如前文中所說明的，像是NVM單元90的基於SONOS的單元適合用於多階類比記憶體裝置，由於其之1K周期的高耐久性和低功率消耗。基於SONOS的NVM陣列也可能具有低於3nA的低隨機電報雜訊(random telegraph noise，RTN)的優點。在一個實施例中，多階NVM裝置的保留期間規格可能比二進位NVM裝置(像是NOR快閃記憶體、EEPROM...等等)的保留期間規格更嚴格，因為代表超過兩個類比值的超過兩個的相鄰V_T/I_D位準的間距緊密。很重要的是， 可能需要改善數據保留期間效能和V_T/I_D標準差劣化以避免對多階NVM單元中的多個位準的讀取錯誤或讀取失敗。對於保留期間和V_T/I_D標準差產生不利影響的主要貢獻因素之一是在保留期間從SONOS電晶體94(較佳的如圖1、圖7A和圖7B所示)的電荷捕捉層92中的淺陷阱處損失電荷(像是電子和電洞)。

圖12是代表性的流程圖，其說明根據本發明的實施例的再填充和退火演算法的方法。參照圖9B，將類比值寫入到目標多階NVM單元可被認為完成於步驟930。在實施例中，再填充和退火演算法1200可被執行到一個或超過一個的位元或是整列的已程式化的位元。使用如圖9A和圖9B所示的相同範例，在步驟930中，在列A、行X的位元以及在列A、行Y的位元可被寫入並且儲存所述目標I_D2數值。在一個實施例中，為了改善所述保留期間效能和最小化所述V_T/I_D標準差劣化，用深陷阱的電荷(電洞或電子)取代淺陷阱的電荷可能是有益處的。在一個實施例中，再填充和退火程序1200可被執行於已經被程式化到其之目標I_D位準的位元上。在步驟1202中，所述方法1200開始於執行軟式抹除操作於選擇的位元(例如列A、行X以及列A行Y)上以提高它們的I_D數值到目標I_D的平均值+X%位準(例如I_D2+20%到50%)。接著是驗證步驟以確保選擇的位元位於或超過所述目標I_D的平均值+20%~50%的位準。在一個實施例中，所述軟式抹除操作可能將主要在淺陷阱中的電荷清空以提高所述I_D數值。隨後，在步驟1206中，如前文所述並且較佳的如圖8B中所顯示的再填充程式化操作可被執行於所選擇的位元以降低所述位元的ID數值到目標ID平均值-Y%的位準(I_D2-10%到20%)。接著是驗證步驟以確保所選擇的位元位於或低於所述目標I_D的平均值-10%~20%的位準。在一個實施例中，所述短而強的再填充程式化脈衝(例如，9V CG對汲極)可能利用主要儲存在深陷阱中的電荷來再填滿在步驟1202中先前軟式抹除操作中所被移除的一些電荷。步驟1202和步驟1206可被重複多次以加強將淺陷阱中的電荷由深陷阱中的電荷來取代。將可以理解的是，I_D2-10%到20%以及I_D2+20%到50% 是用於說明目的的範例。其它偏移的百分比可能可以適用，只要它們將所述被選擇的位元的所述I_D數值從其之目標I_D平均值的數值的一側擺動到另一側即可。

所述方法1200可接著進行在步驟1208中的如前文中所描述的退火抹除操作而執行在選擇的位元上。在一個實施例中，所述退火抹除操作可將主要在淺陷阱中的電荷清空以將所述I_D數值從I_D2-10%位準提高，步驟1206的結果。如前文中所說明的，所述軟式(6V CG到汲極)並且長時間的(~50ms)退火抹除脈衝可進一步允許足夠時間將淺陷阱中的主要電荷清空。接著是驗證步驟以確保至少一個或多個所選擇的位元位於或是低於所述目標I_D下限位準(例如I_D2LL)。然後，在步驟1210中，所述方法1200可能會繼續執行選擇性軟式抹除操作於低於I_D2LL的位元。具有I_D數值高於I_D2LL的位元由於先前的退火抹除操作(於步驟1208)可能會被抑制。驗證操作可被執行以確保所有位元被部分抹除以達到大於I_D2LL的ID位準。在步驟1210結束時，所有被選擇的位元(例如，列A、行X以及列A、行Y)可能會恢復到所述目標I_D位準(例如，I_D2)且大部分的電荷位在深陷阱中，由於所述一連串的再填充程式化和退火抹除操作。

在又另外一個實施例中，所述再填充和退火程序1200中的步驟1202(軟式抹除操作)和步驟1206(再填充程式化操作)可在圖9B中的寫入演算法900B中的步驟918之後被額外地或替代性地執行。

圖13是簡略方塊圖，其圖示根據本發明標的之多階或類比NVM裝置1300的實施例。在一個實施例中，類比NVM陣列1302可能相似於圖2中的NVM陣列100，其中多階NVM單元1310被配置成N列和M行。每個多階NVM單元1310可能具有2T架構(SONOS電晶體和FET電晶體)並且與相同列中的鄰近單元共享CSL。在一個實施例中，其他的連接件，像是WLS、WL、BL、SPW、DNW...等等也可類似於圖1A、圖1B和圖2中的NVM陣列100中的配置。多階NVM單元1310也可被配置以具有超過兩個的不同的I_D/V_T位準(見圖10)，例如2⁴=16或是0 到15位準。在一個實施例中，每個類比NVM單元1310可儲存類比值0-15，當讀取時對應於其之I_D/V_T位準。在一個實施例中，所述多個不同的I_D/V_T位準以及它們所對應的類比值可被預先決定。所述類比值可使用如圖9A到圖12中所說明且記載的一個或多個寫入方法/演算法、使用一系列的部分程式化/抑制操作、部分抹除/抑制操作以及驗證步驟...等等而被寫入到類比NVM單元1310。舉例來說，列A、行X(Row A,Col.X)的位元被寫入數值10(I_D/V_T位階=10)；列A、行Y的位元為數值5；列B、行X的位元為數值8；以及列C、行Z的位元為數值2。在實施例中，多階NVM單元1310可被寫入任何類比值在預定義的I_D/V_T位準範圍內(例如為0到15的16個I_D/V_T位準)。前述儲存的數值可以在本發明說明書下文中所記載的範例性操作方法中使用，其用於說明目的並且不應被認為是限制性的。

在一個實施例中，多個階NVM單元1310所儲存的數值可被結合以儲存一個類比值。舉例來說，兩個多階NVM單元1310可被配置以具有8個位準，一個單元儲存數值0到7並且另一個單元儲存數值-8到-1。當所述兩個單元在一個操作中被讀取時，則結合的兩個單元可被認為具有16個位準(從-8到7)，其代表16個類比值而不是只有8個。在其他的實施例中，可以結合超過兩個的多階NVM單元1310以達到更多的位準數目，而不需要額外的劃分多階NVM單元1310的操作I_D/V_T範圍。在實施例中，根據一些預判定演算法，結合的單元可能被設置在相同列中的鄰近行上或是分散在類比NVM陣列1302中。

參照圖13，類比NVM陣列1302可透過其之位元線(例如BL.X、BL.Y)耦接到行多工器功能部件1304。在一個實施例中，行多工器功能部件1304可能具有多工器、電容器、電晶體以及其他半導體裝置。在讀取操作期間，列A、行X的位元的數值10可經由BL.X被讀取至行多工器功能部件1304，相似於數位NVM陣列的讀取操作。在一個實施例中，在相同行上的多個位元，像是列A、行X以及列B、行X可被選擇在一個讀取操作中，使得讀取出來的數值是兩個所選 擇的位元的總和(10+8=18)。在其他的實施例中，在相同列中的多個位元，像是列A、行X和列A、行Y，可被選擇以進行相同的讀取操作。行多工器功能部件1304可被配置以同時選擇行X和行Y以用於讀取並且將兩個數值相加或相減(10+5=15或是10-5=5)。在其他的實施例中，NVM裝置1300可被配置以執行乘法函數。舉例來說，列A、行X的位元可被讀取7次來計算(7×10=70)。執行乘法(M×儲存的數值)可藉由使用M×多個脈衝在WL(耦接到SG)上或是延長(M次)一個WL脈衝的脈衝持續時間。在一個實施例中，作為範例，類比值“7”可透過數位-類比轉換器(DAC)1320而從外部裝置被輸入，所述外部裝置可被耦接到WL而到SG的列。較佳的如圖13中所示，每個DAC1320-1326可被耦接到一個WL或多個WL。DAC1320-1326的功能部件中的一個被配置為用於讀取操作的所述被選擇的列。將可以瞭解的是，如圖13中所示的DAC的數目、配置方式以及耦接到NVM陣列1302的方式只是用於說明目的的範例之一。根據系統需求及設計，在不改變本發明實施例的一般教示情況之下，也可能會有其他的配置方式。在各式各樣的實施中，DAC1320-1326、類比NVM陣列1302和行多工器功能部件1304可被配置具備或不具備CPU或GPU以執行簡單的運算函數，像是如前文中所述的範例中的加法、乘法...等等。在一個實施例中，類比NVM裝置1300可執行數據儲存裝置和推論裝置兩者的功能。

從行多工器功能部件1304得到的類比結果可接著被輸入至類比-數位轉換器(ADC)或是比較器1306，其中類比讀取結果可被轉換為數位數據並且被輸出。在一個實施例中，全部或部分的類比NVM陣列1302可被定期的刷新或使得其之類比值被定期的重新寫入，例如每24小時或每48小時或是其他持續時間。所述刷新操作可以最小化由於保留期間所造成的程式化的多階NVM單元的I_D/V_T位準偏移或衰減、I_D/V_T劣化(如圖7B中所示)或者是其他原因的潛在影響。在其他的實施例中，類比NVM陣列1302可包括參考單元(未顯示)，其中可以從多 階NVM單元1310中減去潛在的I_D/V_T位準偏移的共同影響。

圖14和圖15為代表性的方塊圖，其分別說明根據本發明所揭露的實施例的乘積累加(MAC)系統的馮‧諾伊曼(Von-Neumann)架構以及人工神經元。人工智慧(AI)可以定義為機器執行人腦所執行的認知功能，例如推論、感知和學習的能力。機器學習可以使用演算法在數據中尋找模式，並使用識別這些模式的模型對任何新數據或模式進行預測。在AI應用或機器學習的核心處，存在MAC或點積運算，其中可能取兩個數字(輸入值和權重值)，將它們相乘，然後將結果加到累加器上。圖15中的人工神經元1504可能是深度神經網路(DNN)的一部分，而所述深度神經網路代表MAC操作的範例。DNN藉由執行將低功率計算元素(神經元)和自適性記憶體元素(突觸)連接在一起的大規模平行計算(仿生運算)架構來模仿人腦的功能。機器學習快速成長的原因之一是圖形處理單元(GPU)的可利用性。在MAC應用中，像是系統1402中，GPU相較於習知的CPU可更快速的執行必要的運算。使用GPU以用於MAC操作的缺點之一是GPU傾向於使用浮點演算法(floating-point arithmetic)，其可能遠遠超出了相對簡單的機器學習運算法的需求，像是MAC操作。此外，AI應用，特別是在邊緣運算的應用，可能需要MAC以高功率效率運算以減少功率需求和熱量產生。現有的基於數位馮‧諾伊曼架構的所有系統，像是MAC系統1402，也可能由於頻繁的存取記憶體而在GPU和記憶體之間產生主要瓶頸效應事件(bottleneck issue)，所述GPU執行計算並且所述記憶體僅儲存數據(權重值、輸入值、輸出值...等等)。因此，需要考慮使用低消耗功率記憶體元件，其可以被配置以執行作為推論裝置以及同時為數據儲存裝置。

圖16為代表方塊圖，其說明根據本發明的一個實施例的神經網路加速系統。在一個實施例中，基於SONOS的類比裝置可能具有獨特的能力以區域性地儲存權重的類比值並且平行地處理每個非揮發性記憶體元件，其可能可 以大量地消除如圖14中所說明的大量數據移動的能量消耗。每個NVM單元去帶二進位位準(1位元)而可具有多個位準(例如4位元-8位元)，並且每個I_D/V_T位準可代表多個位元權重值(如圖15中的W_i)以進行推論。在一個實施例中，位準的數目越多，則訓練精確度越高且推論錯誤率越低。用於仿生運算的典型類比記憶體的關鍵性能及穩定度是在於單元I_D/V_T的標準差、保留期間以及在所有位準的雜訊。如前文中所說明的，基於SONOS的NVM裝置，像是如圖13中的類比NVM裝置1300，可能是作為在DNN系統的人工神經元中同時執行儲存和推論功能的良好候選裝置。

參照圖16，神經網路加速系統1600可包含被設置在單一基板或封裝件或晶粒中的多個類比NVM裝置或是加速器1602，且經由匯流排系統而彼此耦接。每個加速器1602可類似於圖13中的類比NVM裝置1300並且可相似地操作。在一個實施例中，NVM裝置1602可被配置以執行MAC操作。每個類比NVM裝置1602可能作為在DNN系統中如圖15中所示的人工神經元1504。在一個實施例中，SONOS陣列1602可具有以行和列配置的多個基於SONOS的NVM單元(未顯示於圖16中)。在其他的實施例中，SONOS陣列1602可包含多個SONOS的NVM區塊或陣列。每個NVM單元可被配置以儲存0到2ⁿ-1的權重值或是其它數值，所述數值是使用如圖9A到圖12中所描繪及顯示的寫入演算法或是其之組合而被寫入。在其他的實施例中，每個NVM單元的類比值可藉由其它寫入演算法而被寫入。

作為仿生運算演算法的部分，每個多階NVM裝置1602(像是加速器1602a)可以執行下面的MAC方程式，其中xi是來自其它多階NVM裝置1602或外部裝置的輸入，wi是所儲存的權重值，b是常數並且f是激活函數(activation function)：f(Σ _i xiwi+b).................(1)

較佳的如圖16中所示，xi可以是來其它類比NVM裝置，像是 1602b和1602c或是其它類比NVM裝置的數位輸入。數位輸入xi可接著藉由DAC 1612而轉換成類比信號，之後可被耦接到低電壓驅動器1614及/或高電壓驅動器1616。在一個實施例中，低電壓驅動器可透過NVM單元的WL(來控制SG)產生與來自DAC1612的類比信號相對應的控制信號。高電壓行驅動器1604可產生控制信號到BLs以及高電壓驅動到WLS以控制NVM單元的CG。

在類比NVM裝置1602a中的MAC操作的一個實施例可使用圖13中的範例來做為說明，其中i可被設定為3。參照圖13，數位輸入xi可被耦接到DAC 1320-1326並且x1=3、x2=5、x3=1。所選擇的權重值被分別儲存在列A、行X(w1=10)的位元，列B、行X的位元(w2=8)以及列C、行Z的位元(w3=2)中。所述權重值選擇可能是根據從其他類比NVM裝置1602或從外部裝置(例如處理器、CPU、GPU...等等)所接收到的位址。常數b可被選擇為儲存在列A、行Y(b=5)的類比值。為了計算x1×w1，列A和行X(儲存數值=10)可被選擇以用於讀取。所述讀取可被重複x1=3次以計算x1×w1。相似地，列B、行X(權重值=8)可被選擇以用於x2=5次讀取以計算x2×w2並且選擇列C、行Z(權重值=2)以用於x3=1次讀取以計算x3×w3。或者是，列A、行X以及列B、行X可被同時選取以讀取3次(以累加組合的權重值)，並且只有列A、行X可被選擇用於額外的2次讀取。位於列A、行Y(b=5)的位元可被選擇以用於讀取。如前文中所說明的，行多工器1304或1606可被配置以將這些結果相加在一起，以便計算MAC結果為3×10+5×8+1×2+2=74。應可以理解的是，上述的演算法只是使用基於SONOS的NVM裝置(像是推論NVM裝置1300和1602)的一個範例以計算MAC結果，其用於說明的目的並且不應被認為是限制性的。根據系統設計及需求，MAC權重值(wi)可以用多種方式被儲存、組織並且讀取以計算MAC結果。在一個實施例中，激活函數(f)可以是一種演算法，可以從整個神經網路的角度指示或優先處理類比NVM裝置1602的MAC輸出。舉例來說，先前範例的MAC結果(結果=74)被認為不重要並且被指派為低優先順 序。在某些實施例中，所述輸出信號可根據其之優先順序而被減少或增加並且所述執行可在行多工器功能部件1606或ADC 1608中被執行。

隨後，在一個實施例中，類比信號形式的所述MAC結果可藉由ADC 1306或1608被轉換成數位信號。所述數位信號可接著被輸出到另一個或是其它的類比NVM裝置1602作為xi以用於它們自己的MAC操作。在一個實施例中，相似於DNN，藉由所有類比NVM裝置1602而執行的仿生運算可被並行地執行。每個類比NVM裝置1602的數位MAC輸出可被傳輸至其它類比NVM裝置而作為數位輸入。在某些實施例中，所述多個類比NVM裝置1602可被分成多個子集。類比NVM裝置1602中的一個子集的數位輸入可被傳播到下一個子集而不需要重複。最後一個子集的數位輸出可作為所述仿生運算或機器學習結果被輸出到外部裝置。

在一個實施例中，包含數位數據流控制區塊1610的指令和控制電路(未顯示於圖16中)是可以程式化的並且被配置以引導在類比NVM裝置1602之中的數據流流量。所述指令和控制電路也可能提供對於高電壓和低電壓控制器1614和1616的控制以經由SONOS字元線、字元線、位元線、CSL...等等來提供各種操作電壓信號到SONOS陣列1602，包括但不限制為至少如圖3A、圖3B、圖8A、圖8B中所描繪的V_POS、V_SEPOS、V_RPPOS、V_NEG、V_SENEG、V_CSL、V_MARG、V_INHIB...等等。

所屬技術領域中具有通常知識者應可以理解的是，圖16中的神經網路加速系統1600和類比NVM裝置1602為了說明的目的而被簡化而非完整的描述。特別是，類比NVM裝置1602可能包括處理功能部件、列解碼器、行解碼器、感測放大器或是其它構件，並且在本文中未顯示或詳細描述指令和控制電路。

圖17是代表性流程圖，其顯示根據本發明的特徵在於基於SONOS的NVM陣列/單元的NN加速系統1600的操作方法的實施例。在一個實施 例中，於步驟1702中，類比權重值(wi)和其它常數數值(例如b)使用如先前所描述的方法而被寫入到在NN加速器中的基於SONOS的NVM陣列中。在某些實施例中，在可選擇的步驟1712中，所述NVM陣列可被定期的刷新以得到較佳的保留期間以及較窄的I_D/V_T標準差。隨後，在步驟1704中，一個加速器的NVM陣列可被配置以基於至少從其它加速器以及其所儲存的權重值來執行MAC操作。在步驟1706中，在MAC操作完成之後，一個加速器可輸出其之結果並且傳播到一個或多個連接的加速器以作為他們自己的MAC操作的數位輸入。在一個實施例中，步驟1704和步驟1706可以在並列的模式中被重複很多次。在步驟1710中，輸出可被傳輸到外部裝置，例如CPU、GPU，以作為AI應用的機器學習中的神經型態計算結果。

因此，本文已描述基於SONOS的多階非揮發性記憶體的實施例以及操作其之方法，所述操作方法相同於在仿生運算系統(像是DNN)中的類比記憶體裝置和MAC裝置的操作方法。雖然本揭示之說明係參照特定之示範性實施例進行，但其顯然可以在未脫離本揭示的更廣泛精神及範疇之下，針對此等實施例做出各種修改及變更。因此，說明書及圖式內容僅應視為例示性質，而非限定。

本揭示之"發明摘要"係提供以符合37 C.FR.§1.72(b)，其規定需要一"發明摘要"使得閱讀者能夠迅速地弄清技術性揭示的一或多個實施例之性質。其應理解，發明摘要不應被用以解釋或限制申請專利範圍之範疇或涵義。此外，在前述的"實施方式"之中，其可以看出，為了揭示精簡之目的，各種不同之特徵被集結在一起於單一實施例之中。本揭示之方法不應被解讀為反映出將列為專利請求之實施例需要比每一申請專利範圍請求項之中明確引述者具有更多特徵之意圖。反之，如同以下申請專利範圍所顯示，發明標的亦存在於單一揭示實施例全部特徵的一部分之中。因此，以下申請專利範圍特此納入"實施方式"，其中每一申請專利範圍請求項本身即是一獨立之實施例。

對於一實施例說明之參照意味配合該實施例描述之一特別特徵、結構、或特性被納入電路或方法的至少一實施例之中。出現於說明書之中各處的"一個實施例"一詞並未必然均表示同一實施例。

90:NVM單元

100:NVM陣列

200:NVM單元對

300:2×2陣列

Claims (21)

1. 一種半導體裝置的操作方法，其包括：獲得所述半導體裝置，所述半導體裝置包括以行和列配置的多階記憶電晶體，其中所述多階記憶電晶體包括基於矽-氧化物-氮化物-氧化物-矽(SONOS)的電荷捕捉電晶體，其設置以用於儲存N個類比值中的一個值，所述N個類比值對應於汲極電流(I_D)以及臨界電壓(V_T)的N個位準，並且其中N是大於2的自然數；選擇至少一個所述多階記憶電晶體以執行目標值的寫入程序，其中所述目標值是所述N個類比值中的一個值並且對應於目標I_D範圍，所述目標I_D範圍從目標I_D下限(LL)延伸到目標上限(UL)；執行部分程式化操作於至少一個所述多階記憶電晶體以降低I_D位準，其中在所述部分程式化操作之後執行第一驗證讀取以判定如何將降低的I_D位準與目標I_D平均值進行比較；執行部分抹除操作於至少一個所述多階記憶電晶體以提高I_D位準，其中在所述部分抹除操作之後執行第二驗證讀取以判定如何將提高的I_D位準與目標I_D平均值進行比較；以及當至少一個所述多階記憶電晶體的所述I_D位準落在所述目標I_D範圍之中時，判定所述目標值的所述寫入程序完成。
2. 如請求項1的方法，其進一步包括：在所述目標值的所述寫入程序完成之後，由進一步的程式化和抹除操作來抑制至少一個所述多階記憶電晶體，其中所述抑制包括減少至少一個所述多階記憶電晶體的閘極對汲極電壓偏壓的量值。
3. 如請求項1的方法，其中所述部分程式化操作包括軟式程式化操作和再填充程式化操作中的至少一個操作，其中所述部分程式化操作被配置以降低至少一個所述多階記憶電晶體的所述I_D位準並且提高至少一個所述多階記 憶電晶體的V_T位準，並且其中沒有被選擇以執行所述部分程式化操作的多階記憶電晶體是被抑制。
4. 如請求項1的方法，其中所述部分程式化操作相較於程式化操作而被執行相當短的持續時間，其中不管所述多階記憶電晶體的起始I_D位準，所述程式化操作被配置以降低所述多階記憶電晶體的I_D位準到完全程式化的I_D位準。
5. 如請求項3的方法，其中所述部分抹除操作包括軟式抹除操作、選擇性軟式抹除操作和退火抹除操作，其中所述部分抹除操作被配置以提高所述至少一個所述多階記憶電晶體的所述I_D位準並且降低至少一個所述多階記憶電晶體的V_T位準，並且其中沒有被選擇以執行所述選擇性軟式抹除操作的多階記憶電晶體是被抑制。
6. 如請求項5的方法，其中所述軟式抹除操作和所述選擇性軟式抹除操作相較於抹除操作而被執行相當短的持續時間，其中不管所述多階記憶電晶體的起始I_D位準，所述抹除操作被配置以提高所述多階記憶電晶體的I_D位準到完全抹除的I_D位準。
7. 如請求項5的方法，其中所述退火抹除操作相較於抹除操作而被執行相當長的持續時間，並且其中在所述抹除操作期間，至少一個所述多階記憶電晶體的閘極對汲極電壓偏壓的量值是大於所述退火抹除操作。
8. 如請求項5的方法，其進一步包括再填充和退火演算法，包含：所述目標值的所述寫入程序完成之後，執行所述軟式抹除操作於至少一個所述多階記憶電晶體上；驗證是否所述I_D位準到達至少目標I_D+X%的位準，其中X是在20-50的範圍中；執行所述再填充程式化操作於至少一個所述多階記憶電晶體上；驗證是否所述I_D位準到達至少目標I_D-Y%的位準，其中Y是在10-20的範圍 中；執行所述退火抹除操作於至少一個所述多階記憶電晶體上；驗證至少一個所述多階記憶電晶體的每一個多階記憶電晶體的所述I_D位準；只有選擇和執行所述選擇性軟式抹除操作於至少一個所述多階記憶電晶體上，其具有小於目標I_D下限的I_D位準並且抑制未被選擇的多階記憶電晶體；並且驗證是否至少一個所述多階記憶電晶體的所述I_D位準是回復到所述目標I_D位準範圍中。
9. 如請求項8的方法，其中所述再填充和退火演算法被配置以將至少一個所述多階記憶電晶體的所述I_D位準維持在所述目標I_D位準範圍中，同時以至少一個所述多階記憶電晶體的電荷捕捉層的深陷阱中的電荷取代在淺陷阱中的電荷，其中對於至少一個所述多階記憶電晶體施加高閘極對汲極電壓偏壓以及短程式化脈衝，所述再填充程式化操作促進了深陷阱電荷，並且其中所述退火抹除操作被配置以藉由對至少一個所述多階記憶電晶體施加低閘極對汲極電壓偏壓和長抹除脈衝而經由富爾諾罕穿隧來清空淺陷阱電荷。
10. 如請求項1的方法，其中至少一個所述多階記憶電晶體被設置在相同的列或相同的行中。
11. 一種半導體裝置的操作方法，其包括：選擇基於SONOS的NVM陣列的第一非揮發性記憶體(NVM)單元以用於執行選擇性軟式抹除操作，其中所述基於SONOS的NVM陣列包括以行和列配置的NVM單元，並且其中相鄰的第一行和第二行的NVM單元耦接到第一共享源極線；產生並且耦接第一負電壓於在所述基於SONOS的NVM陣列的第一列中的第一SONOS字元線以及正電壓於所述第一行中的第一位元線以施加閘極對汲極電壓偏壓於在所述第一NVM單元中的第一NVM電晶體以藉由富爾諾罕穿隧部 分抹除所述第一NVM單元，其中所述第一NVM電晶體的汲極電流(I_D)位準和臨界電壓(V_T)位準是分別地被提高和降低；並且將抑制電壓耦接於在所述第二行中的第二位元線以減少施加所述閘極對汲極電壓偏壓到所述第一列中的第二NVM單元中的第二NVM電晶體，所述第二NVM電晶體未被選擇以進行選擇性軟式抹除操作，其中所述抑制電壓具有相同的極性和小於所述第一負電壓的量值，並且其中所述第二NVM電晶體在所述選擇性軟式抹除操作之前和之後具有大約相同的I_D和V_T位準。
12. 如請求項11的方法，進一步包括：將接地電壓耦接到在所述基於SONOS的NVM陣列的第二列中的第二SONOS字元線以不選擇在所述第二列中的所有NVM單元進行選擇性軟式抹除操作。
13. 如請求項11的方法，進一步包括：產生並且耦接所述抑制電壓於所述第一列中的第一字元線和所述基於SONOS的NVM陣列的淺正井區(SPW)節點以關閉在所述第一NVM單元中的第一場效電晶體(FET)以及在所述第二NVM單元中的第二FET；並且耦接所述正電壓到深負井區(DNW)節點。
14. 如請求項11的方法，其中每個所述NVM單元包括NVM電晶體，所述NVM電晶體被配置以儲存N個類比值中的一個值，所述N個類比值對應於N個I_D及V_T位準，其中N是大於2的自然數，並且其中所述選擇性軟式抹除操作被配置以提高所述第一NVM電晶體的的所述I_D位準和降低所述第一NVM電晶體的所述V_T位準，使得所述第一NVM電晶體所儲存的數值從第一數值變成第二數值，並且其中所述第二數值是大於所述第一數值。
15. 如請求項14的方法，其中所述N個I_D及V_T位準中的每一個包括一分布，其中想個相鄰的I_D或V_T分布具有小於3%的重疊頻率，並且其中所述N個 I_D及V_T位準分別是線性遞增和線性遞減。
16. 一種半導體裝置，包括：基於矽-氧化物-氮化物-氧化物-矽(SONOS)的非揮發性記憶體(NVM)陣列，其包括以行和列配置的NVM單元，其中每個NVM單元包括NVM電晶體和場效電晶體(FET)，並且其中每個NVM電晶體被配置以儲存N個類比值，所述N個類比值對應於所述每個NVM電晶體的N個汲極電流(I_D)或臨界電壓(V_T)位準，其中N是大於2的自然數；數位-類比轉換器(DAC)功能部件，其從外部裝置將數位信號接收並且轉換，其中被轉換的所述數位信號被配置以將類比值儲存在至少一個行中的至少一個NVM單元中以被讀取；行多工器(mux)功能部件，其被配置以選擇並且結合從所述至少一個NVM單元讀取的所述類比值；並且類比-數位轉換器(ADC)功能部件，其被配置以將所述行多工器功能部件的類比結果轉換為數位值並且將所述數位值輸出。
17. 如請求項16的半導體裝置，其中所述N個類比值藉由一連串部分程式化操作和選擇性部分抹除操作而被寫入到所述NVM電晶體，其中所述選擇性部分抹除操作被配置以提高相同列的選擇的NVM電晶體的I_D位準並且降低相同列的選擇的NVM電晶體的V_T位準並且同時抑制在所述相同列中的未選擇的NVM電晶體。
18. 如請求項17的半導體裝置，其中所述部分程式化操作和所述選擇性部分抹除操作中的每一個之後都進行讀取操作以驗證所述選擇的NVM電晶體的I_D位準或V_T位準是否達到目標I_D位準和V_T位準。
19. 如請求項16的半導體裝置，其中多個所述半導體裝置被放置在相同的半導體晶粒上並且交流地彼此耦接，所述多個所述半導體裝置中的每一 個被配置以基於儲存在所述NVM單元中的類比值以及從所述多個所述半導體裝置中的至少一個其他半導體裝置的數位輸入來執行乘積累加(MAC)操作。
20. 如請求項19的半導體裝置，其中所述多個所述半導體裝置的第一子集輸出所述MAC操作的數位結果，並且其中所述第一子集的數位結果被耦接到所述多個所述半導體裝置的第二子集作為所述數位輸入。
21. 如請求項20的半導體裝置，其中所述多個所述半導體裝置被配置以作為在深度神經網路(DNN)中的人工神經元以執行在人工智慧(AI)應用中的神經型態計算。

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