TW202203231A - 記憶體裝置之操作方法 - Google Patents

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Abstract

記憶體裝置之操作方法包括：進行抹除操作；對一記憶體晶胞進行驗證讀取操作，以得到一晶胞電流，該記憶體晶胞包括一第一電晶體與一第二電晶體；檢查該晶胞電流是否小於一第一晶胞電流門檻值；如果該晶胞電流未小於該第一晶胞電流門檻值，增加一記憶體閘電壓，直到該晶胞電流小於該第一晶胞電流門檻值，該記憶體閘電壓施加至該第一電晶體；固定該記憶體閘電壓並增加一汲極電壓；檢查該晶胞電流是否小於一第二晶胞電流門檻值；以及如果該晶胞電流未小於該第二晶胞電流門檻值，增加該汲極電壓，直到該晶胞電流小於該第二晶胞電流門檻值。

Description

記憶體裝置之操作方法
本發明是有關於一種記憶體裝置之操作方法。
深度神經網路(Deep Neural Networks, DNN)已在多種應用領域中達到成功，例如，影像辨認，語音辨認等。近年來，記憶體內計算(computing in memory, CIM)已吸引許多注視，因其可以低功率實現深度神經網路的有效計算。因為CIM可以減少資料搬移，CIM直接使用記憶體陣列當成計算單元，以加速DNN計算，且能減少系統功率消耗。
為增加CIM容量與降低成本，目前已發展出多位元資料儲存。因為，對於多位元晶胞(MLC)而言，如何窄化電流分對於改善DNN辨認準確度是重要的。
根據本案一實例，提出一種記憶體裝置之操作方法，包括：進行抹除操作；對一記憶體晶胞進行驗證讀取操作，以得到一晶胞電流，該記憶體晶胞包括一第一電晶體與一第二電晶體；檢查該晶胞電流是否小於一第一晶胞電流門檻值；如果該晶胞電流未小於該第一晶胞電流門檻值，增加一記憶體閘電壓，直到該晶胞電流小於該第一晶胞電流門檻值，該記憶體閘電壓施加至該第一電晶體；固定該記憶體閘電壓並增加一汲極電壓；檢查該晶胞電流是否小於一第二晶胞電流門檻值；以及如果該晶胞電流未小於該第二晶胞電流門檻值，增加該汲極電壓，直到該晶胞電流小於該第二晶胞電流門檻值。
根據本案一實例，提出一種記憶體裝置之操作方法，包括：進行抹除操作；對一記憶體晶胞進行驗證讀取操作，以得到一晶胞電流，該記憶體晶胞包括一第一電晶體與一第二電晶體；檢查該晶胞電流是否小於一第一晶胞電流門檻值；如果該晶胞電流未小於該第一晶胞電流門檻值，固定一記憶體閘電壓並增加一汲極電壓，直到該晶胞電流小於該第一晶胞電流門檻值，該記憶體閘電壓施加至該第一電晶體；檢查該晶胞電流是否小於一第二晶胞電流門檻值；以及如果該晶胞電流未小於該第二晶胞電流門檻值，增加該記憶體閘電壓，直到該晶胞電流小於該第二晶胞電流門檻值。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
本說明書的技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。本揭露之各個實施例分別具有一或多個技術特徵。在可能實施的前提下，本技術領域具有通常知識者可選擇性地實施任一實施例中部分或全部的技術特徵，或者選擇性地將這些實施例中部分或全部的技術特徵加以組合。
第1圖繪示依照本發明一實施例的記憶體裝置之記憶體晶胞之電路架構。記憶體裝置包括複數個記憶體晶胞。第1圖顯示4個記憶體晶胞C1~C4，但當知本案並不受限於此。各記憶體晶胞包括2個串聯的電晶體。以記憶體晶胞C1為例，記憶體晶胞C1包括2個串聯的電晶體T1與T2。電晶體T1包括：第一端耦接至位元線BL1，控制端(也可稱為記憶體閘(memory gate))耦接至記憶體閘線MG1，第二端耦接至電晶體T2的第一端。電晶體T2包括：第一端耦接至電晶體T1的第二端，控制端(也可稱為選擇閘(select gate))耦接至選擇閘線SG1，第二端耦接至行選擇線CSL1。BL1與BL2為位元線。MG1與MG2為記憶體閘線。SG1與SG2為選擇閘線。CSL1與CSL2為行選擇線。電晶體T2可為MOS電晶體。在底下，將施加於記憶體閘線MG1與MG2上的電壓稱為記憶體閘電壓V_MG，將施加於選擇閘線SG1與SG2上的電壓稱為選擇閘電壓V_SG，將施加於位元線BL1與BL2上的電壓稱為位元線電壓V_BL(也可稱為汲極電壓)。記憶體閘電壓V_MG可決定電晶體T1的儲存狀態(亦即可決定記憶體晶胞C1的儲存狀態)，而選擇閘電壓V_SG可決定電晶體T2的電流(亦即可決定記憶體晶胞C1的晶胞電流Id)。在本案其他可能實施例中，電晶體T1的控制端與電晶體T2的控制端也可皆為記憶體閘，此亦在本案精神範圍內。
電晶體T1的中間層例如但不受限於，可為電荷儲存層。電荷儲存層例如但不受限於，可為浮接閘(floating gate)或者是電荷捕捉結構(charge trapping structure)或高k材質(high k material)。電荷捕捉結構例如但不受限於，可為矽-氧化物-氮化物-氧化物-矽(SONOS，Silicon-Oxide-Nitride-Oxide-Silicon)層或者是錐形能帶矽-氧化物-氮化物-氧化物-矽(BESONOS，Bandgap Engineered Silicon Oxide Nitride Oxide Silicon)層。
第2圖繪示依照本發明一實施例的記憶體裝置之操作方法之流程圖，其用於程式化記憶體裝置。如第2圖所示，於步驟210中，進行抹除(erase)操作，以降低臨界電壓且提高晶胞電流。於步驟220中，對至少一記憶體晶胞進行驗證讀取(verify-read)操作，以得到晶胞電流Id。於步驟230中，檢查晶胞電流Id是否小於第一晶胞電流門檻值，在此，例如但不受限於，第一晶胞電流門檻值為目標晶胞電流的200%至130%。如果步驟230為否，則流程接續至步驟240，增加記憶體閘電壓V_MG，直到晶胞電流Id小於第一晶胞電流門檻值(亦可稱為預檢驗電流值(pre-verify current level))。當步驟230為是(晶胞電流Id小於第一晶胞電流門檻值)，流程接續至步驟250，固定記憶體閘電壓V_MG但增加汲極電壓(或者說是增加位元線電壓)。於步驟260中，檢查晶胞電流Id是否小於第二晶胞電流門檻值，在此，例如但不受限於，第二晶胞電流門檻值為目標晶胞電流的130%至110%。如果步驟260為否，則流程接續至步驟250，增加汲極電壓(或者說是增加位元線電壓)，直到晶胞電流Id小於第二晶胞電流門檻值。當晶胞電流Id小於第二晶胞電流門檻值時，第2圖的操作流程結束。第一晶胞電流門檻值大於第二晶胞電流門檻值。
在本案實施例中，施加於第二電晶體的閘極電壓調控，主要是基於搭配第一電晶體需要操作的電壓準位而決定。
第2圖的流程圖可視為2階段來完成記憶體裝置程式化。在第一階段中，透過增加記憶體閘電壓V_MG來使得晶胞電流能快速減少，故而，第一階段可視為粗程式化階段。之後，在第二階段中，則透過增加位元線電壓來讓晶胞電流減少，故而，第二階段可視為細程式化階段。
然而，於本案另一可能實施例中，在第一階段中，先調整增加位元線電壓來讓晶胞電流減少。之後，在第二階段中，透過增加記憶體閘電壓V_MG來使得晶胞電流能快速減少。此亦在本案精神範圍內。亦即，本案另一可能實施例揭露一種記憶體裝置之操作方法，包括：進行抹除操作；對一記憶體晶胞進行驗證讀取操作，以得到一晶胞電流，該記憶體晶胞包括一第一電晶體與一第二電晶體；檢查該晶胞電流是否小於一第一晶胞電流門檻值；如果該晶胞電流未小於該第一晶胞電流門檻值，固定一記憶體閘電壓並增加一汲極電壓，直到該晶胞電流小於該第一晶胞電流門檻值，該記憶體閘電壓施加至該第一電晶體；檢查該晶胞電流是否小於一第二晶胞電流門檻值；以及如果該晶胞電流未小於該第二晶胞電流門檻值，增加該記憶體閘電壓，直到該晶胞電流小於該第二晶胞電流門檻值。
第3圖顯示本案實施例與習知技術的晶胞電流對位元數量的關係圖。由習知技術的晶胞電流對位元數量的關係圖可看出習知技術的晶胞電流分布較寬，其中，在晶胞電流峰值為102nA下，晶胞電流標準差(sigma，σ)約為12nA。相較之下，由本案實施例的晶胞電流對位元數量的關係圖可看出本案實施例的晶胞電流分布較窄，其中，在晶胞電流峰值為103nA下，晶胞電流標準差約為8nA。由第3圖可看出本案實施例具有晶胞電流分布較窄的優點。
第4圖顯示晶胞電流標準差與AI準確度之間的關係圖。參照第3圖與第4圖，習知技術的晶胞電流標準差(sigma)約為12nA，所以習知技術的AI準確度約為70%左右。本案實施例的晶胞電流標準差約為8nA，所以本案實施例的AI準確度約為90%左右。由第4圖可看出本案實施例具有提高AI準確度的優點。
第5A圖顯示習知技術的晶胞電流對位元數量的關係圖，其中，該記憶體晶胞為多位元記憶體晶胞(亦即，如果應用於MAC運算的話，則該多位元記憶體晶胞可被寫入多個權重值)。其中，當在讀取時，選擇閘電壓V_SG皆為0.7V。
第5B圖顯示本案實施例的晶胞電流對位元數量的關係圖，其中，該記憶體晶胞為多位元記憶體晶胞。當所讀取的晶胞電流約為50nA時，選擇閘電壓V_SG為0.3V。當所讀取的晶胞電流約為100nA時，選擇閘電壓V_SG為0.4V。當所讀取的晶胞電流約為500nA時，選擇閘電壓V_SG為0.7V。
第6圖顯示根據本案一實施例中，於讀取過程中，施加不同的選擇閘電壓(V_SG)以調整飽和區電流的示意圖。如第6圖所示，在本案一實施例中，於讀取過程中，在固定汲極讀取電壓下(Vb=0.2V)，施加不同的選擇閘電壓(V_SG=4V或0.7V)，以提供符合所需要的電流準位(亦即，符合所需要多位元記憶體晶胞的不同臨界值分佈)。
在本案實施例中，於讀取過程中，藉由調整選擇閘電壓V_SG，可使得記憶體晶胞可以操作於飽和區，而非次臨界區，如此，記憶體晶胞的電流變動量較小，更有利於CIM操作。
本案實施例可應用於2T(或多T)-NOR或2T(或多T)-AND快閃人工智慧加速器，或者是，2T(或多T)-NOR或2T(或多T)-AND快閃乘積加(MAC)加速器中。
本案實施例可應用於使用2T(或多T)-NOR或2T(或多T)-AND架構的獨立式(stand-alone)或嵌入式非揮發性記憶體中。
本案實施例利用非對稱性SSI(源極側入射，source side injection)程式化，能有效窄化電流分布。更甚者，藉由在讀取時，對選擇閘電壓進行調整，可使得記憶體晶胞操作於飽和區而非次臨界區(subthreshold region)，可使得記憶體晶胞在進行CIM時的電流變動(current fluctuation)被降低。
本案實施例可應用於把2T或多T當成儲存單元的平面或立體3D非發揮性記憶體架構中。
本發明實施例提供一種可應用於2T或多T的平面或立體3D非發揮性記憶體架構的CIM的操作方法，在兩階段編程後，在讀取時，對選擇閘電壓進行調整，可使得飽和區具有不同的電流值，能有效窄化電流分布，以提升深度神經網路(DNN)之識別準確率。
更甚者，在本案實施例中，於兩階段編程中，係先透過步階調整記憶體閘電壓來調整記憶體晶胞電流，以達到預檢驗電流值(pre-verify current level)，亦即，如第2圖的步驟240中的第一晶胞電流門檻值。之後，藉由增加位元線電壓(或者說是增加汲極電壓)，達到目標記憶體晶胞電流。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
C1~C4:記憶體晶胞 T1與T2:電晶體 BL1與BL2:位元線 MG1與MG2:記憶體閘線 SG1與SG2:選擇閘線 CSL1與CSL2:行選擇線 V_SG:選擇閘電壓 210~260:步驟
第1圖繪示依照本發明一實施例的記憶體裝置之記憶體晶胞之電路架構。 第2圖繪示依照本發明一實施例的記憶體裝置之操作方法之流程圖。 第3圖顯示本案實施例與習知技術的晶胞電流對位元數量的關係圖。 第4圖顯示晶胞電流標準差與AI準確度之間的關係圖。 第5A圖顯示習知技術的晶胞電流對位元數量的關係圖。 第5B圖顯示本案實施例的晶胞電流對位元數量的關係圖。 第6圖顯示根據本案一實施例中，於讀取過程中，施加不同的選擇閘電壓以調整飽和區電流的示意圖。
210~260:步驟

Claims (10)

  1. 一種記憶體裝置之操作方法，包括： 進行抹除操作； 對一記憶體晶胞進行驗證讀取操作，以得到一晶胞電流，該記憶體晶胞包括一第一電晶體與一第二電晶體； 檢查該晶胞電流是否小於一第一晶胞電流門檻值； 如果該晶胞電流未小於該第一晶胞電流門檻值，增加一記憶體閘電壓，直到該晶胞電流小於該第一晶胞電流門檻值，該記憶體閘電壓施加至該第一電晶體； 固定該記憶體閘電壓並增加一汲極電壓； 檢查該晶胞電流是否小於一第二晶胞電流門檻值；以及 如果該晶胞電流未小於該第二晶胞電流門檻值，增加該汲極電壓，直到該晶胞電流小於該第二晶胞電流門檻值。
  2. 如請求項1所述之記憶體裝置之操作方法，其中，該第一晶胞電流門檻值大於該第二晶胞電流門檻值。
  3. 如請求項1所述之記憶體裝置之操作方法，其中，該第一晶胞電流門檻值為一目標晶胞電流的200%至130%。
  4. 如請求項1所述之記憶體裝置之操作方法，其中，該第二晶胞電流門檻值為一目標晶胞電流的130%至110%。
  5. 如請求項1所述之記憶體裝置之操作方法，其中， 於讀取時，根據該晶胞電流來調整一選擇閘電壓，該選擇閘電壓施加至該第二電晶體； 該第一電晶體與該第二電晶體為串聯；以及 該第一電晶體的一中間層為一電荷儲存層，該第二電晶體為一MOS電晶體。
  6. 一種記憶體裝置之操作方法，包括： 進行抹除操作； 對一記憶體晶胞進行驗證讀取操作，以得到一晶胞電流，該記憶體晶胞包括一第一電晶體與一第二電晶體； 檢查該晶胞電流是否小於一第一晶胞電流門檻值； 如果該晶胞電流未小於該第一晶胞電流門檻值，固定一記憶體閘電壓並增加一汲極電壓，直到該晶胞電流小於該第一晶胞電流門檻值，該記憶體閘電壓施加至該第一電晶體； 檢查該晶胞電流是否小於一第二晶胞電流門檻值；以及 如果該晶胞電流未小於該第二晶胞電流門檻值，增加該記憶體閘電壓，直到該晶胞電流小於該第二晶胞電流門檻值。
  7. 如請求項6所述之記憶體裝置之操作方法，其中，該第一晶胞電流門檻值大於該第二晶胞電流門檻值。
  8. 如請求項6所述之記憶體裝置之操作方法，其中，該第一晶胞電流門檻值為一目標晶胞電流的200%至130%。
  9. 如請求項6所述之記憶體裝置之操作方法，其中，該第二晶胞電流門檻值為一目標晶胞電流的130%至110%。
  10. 如請求項6所述之記憶體裝置之操作方法，其中， 於讀取時，根據該晶胞電流來調整一選擇閘電壓，該選擇閘電壓施加至該第二電晶體； 該第一電晶體與該第二電晶體為串聯；以及 該第一電晶體的一中間層為一電荷儲存層，該第二電晶體為一MOS電晶體。
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Publication number Priority date Publication date Assignee Title
US6490204B2 (en) 2000-05-04 2002-12-03 Saifun Semiconductors Ltd. Programming and erasing methods for a reference cell of an NROM array
JP4664707B2 (ja) * 2004-05-27 2011-04-06 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5394278B2 (ja) * 2010-02-09 2014-01-22 ルネサスエレクトロニクス株式会社 半導体装置
US9263132B2 (en) * 2011-08-10 2016-02-16 Globalfoundries Singapore Pte. Ltd. Double gated flash memory
US9082510B2 (en) * 2012-09-14 2015-07-14 Freescale Semiconductor, Inc. Non-volatile memory (NVM) with adaptive write operations
JP5931822B2 (ja) * 2013-09-09 2016-06-08 株式会社東芝 不揮発性半導体記憶装置
JP5934324B2 (ja) * 2014-10-15 2016-06-15 株式会社フローディア メモリセルおよび不揮発性半導体記憶装置
EP4071787B1 (en) * 2015-12-18 2023-09-27 Floadia Corporation Memory cell, nonvolatile semiconductor storage device, and method for manufacturing nonvolatile semiconductor storage device
JP6793035B2 (ja) * 2016-12-28 2020-12-02 ルネサスエレクトロニクス株式会社 記憶素子の動作シミュレーション方法

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