CN113971968A - 存储器装置的操作方法 - Google Patents

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CN113971968A CN202011397051.4A CN202011397051A CN113971968A CN 113971968 A CN113971968 A CN 113971968A CN 202011397051 A CN202011397051 A CN 202011397051A CN 113971968 A CN113971968 A CN 113971968A
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Abstract

本发明公开了一种存储器装置的操作方法包括：进行擦除操作；对一存储器单元进行验证读取操作，以得到一单元电流，该存储器单元包括一第一晶体管与一第二晶体管；检查该单元电流是否小于一第一单元电流门限值；如果该单元电流未小于该第一单元电流门限值，增加一存储器栅电压，直到该单元电流小于该第一单元电流门限值，该存储器栅电压施加至该第一晶体管；固定该存储器栅电压并增加一漏极电压；检查该单元电流是否小于一第二单元电流门限值；以及如果该单元电流未小于该第二单元电流门限值，增加该漏极电压，直到该单元电流小于该第二单元电流门限值。

Description

存储器装置的操作方法
技术领域
本发明是有关于一种存储器装置的操作方法。
背景技术
深度神经网络(Deep Neural Networks，DNN)已在多种应用领域中达到成功，例如，影像识别，语音识别等。近年来，存储器内计算(computing in memory，CIM)已吸引许多注视，因其可以低功率实现深度神经网络的有效计算。因为CIM可以减少数据搬移，CIM直接使用存储器阵列当成计算单元，以加速DNN计算，且能减少系统功率消耗。
为增加CIM容量与降低成本，目前已发展出多位数据存储。因为，对于多位单元(MLC)而言，如何窄化电流分对于改善DNN识别准确度是重要的。
发明内容
根据本发明一实例，提出一种存储器装置的操作方法，包括：进行擦除操作；对一存储器单元进行验证读取操作，以得到一单元电流，该存储器单元包括一第一晶体管与一第二晶体管；检查该单元电流是否小于一第一单元电流门限值；如果该单元电流未小于该第一单元电流门限值，增加一存储器栅电压，直到该单元电流小于该第一单元电流门限值，该存储器栅电压施加至该第一晶体管；固定该存储器栅电压并增加一漏极电压；检查该单元电流是否小于一第二单元电流门限值；以及如果该单元电流未小于该第二单元电流门限值，增加该漏极电压，直到该单元电流小于该第二单元电流门限值。
根据本发明一实例，提出一种存储器装置的操作方法，包括：进行擦除操作；对一存储器单元进行验证读取操作，以得到一单元电流，该存储器单元包括一第一晶体管与一第二晶体管；检查该单元电流是否小于一第一单元电流门限值；如果该单元电流未小于该第一单元电流门限值，固定一存储器栅电压并增加一漏极电压，直到该单元电流小于该第一单元电流门限值，该存储器栅电压施加至该第一晶体管；检查该单元电流是否小于一第二单元电流门限值；以及如果该单元电流未小于该第二单元电流门限值，增加该存储器栅电压，直到该单元电流小于该第二单元电流门限值。
为了对本发明的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图详细说明如下：
附图说明
图1绘示依照本发明一实施例的存储器装置的存储器单元的电路架构。
图2绘示依照本发明一实施例的存储器装置的操作方法的流程图。
图3显示本发明实施例与已知技术的单元电流对位数量的关系图。
图4显示单元电流标准偏差与AI准确度之间的关系图。
图5A显示已知技术的单元电流对位数量的关系图。
图5B显示本发明实施例的单元电流对位数量的关系图。
图6显示根据本发明一实施例中，于读取过程中，施加不同的选择栅电压以调整饱和区电流的示意图。
【符号说明】
C1～C4：存储器单元
T1与T2：晶体管
BL1与BL2：位线
MG1与MG2：存储器栅线
SG1与SG2：选择栅线
CSL1与CSL2：行选择线
V_SG：选择栅电压
210～260：步骤
具体实施方式
本发明的技术用语参照本技术领域的习惯用语，如本发明对部分用语有加以说明或定义，该部分用语的解释以本说明书的说明或定义为准。本发明的各个实施例分别具有一或多个技术特征。在可能实施的前提下，本领域技术人员可选择性地实施任一实施例中部分或全部的技术特征，或者选择性地将这些实施例中部分或全部的技术特征加以组合。
图1绘示依照本发明一实施例的存储器装置的存储器单元的电路架构。存储器装置包括多个存储器单元。图1显示4个存储器单元C1～C4，但当知本发明并不受限于此。各存储器单元包括2个串联的晶体管。以存储器单元C1为例，存储器单元C1包括2个串联的晶体管T1与T2。晶体管T1包括：第一端耦接至位线BL1，控制端(也可称为存储器栅(memorygate))耦接至存储器栅线MG1，第二端耦接至晶体管T2的第一端。晶体管T2包括：第一端耦接至晶体管T1的第二端，控制端(也可称为选择栅(select gate))耦接至选择栅线SG1，第二端耦接至行选择线CSL1。BL1与BL2为位线。MG1与MG2为存储器栅线。SG1与SG2为选择栅线。CSL1与CSL2为行选择线。晶体管T2可为MOS晶体管。在底下，将施加于存储器栅线MG1与MG2上的电压称为存储器栅电压V_MG，将施加于选择栅线SG1与SG2上的电压称为选择栅电压V_SG，将施加于位线BL1与BL2上的电压称为位线电压V_BL(也可称为漏极电压)。存储器栅电压V_MG可决定晶体管T1的存储状态(亦即可决定存储器单元C1的存储状态)，而选择栅电压V_SG可决定晶体管T2的电流(亦即可决定存储器单元C1的单元电流Id)。在本发明其他可能实施例中，晶体管T1的控制端与晶体管T2的控制端也可皆为存储器栅，此亦在本发明的保护范围内。
晶体管T1的中间层例如但不受限于，可为电荷存储层。电荷存储层例如但不受限于，可为浮接栅(floating gate)或者是电荷捕捉结构(charge trapping structure)或高k材质(high k material)。电荷捕捉结构例如但不受限于，可为硅-氧化物-氮化物-氧化物-硅(SONOS，Silicon-Oxide-Nitride-Oxide-Silicon)层或者是锥形能带硅-氧化物-氮化物-氧化物-硅(BESONOS，Bandgap Engineered Silicon Oxide Nitride OxideSilicon)层。
图2绘示依照本发明一实施例的存储器装置的操作方法的流程图，其用于程序化存储器装置。如图2所示，于步骤210中，进行擦除(erase)操作，以降低阈值电压且提高单元电流。于步骤220中，对至少一存储器单元进行验证读取(verify-read)操作，以得到单元电流Id。于步骤230中，检查单元电流Id是否小于第一单元电流门限值，在此，例如但不受限于，第一单元电流门限值为目标单元电流的200％至130％。如果步骤230为否，则流程接续至步骤240，增加存储器栅电压V_MG，直到单元电流Id小于第一单元电流门限值(亦可称为预检验电流值(pre-verify current level))。当步骤230为是(单元电流Id小于第一单元电流门限值)，流程接续至步骤250，固定存储器栅电压V_MG但增加漏极电压(或者说是增加位线电压)。于步骤260中，检查单元电流Id是否小于第二单元电流门限值，在此，例如但不受限于，第二单元电流门限值为目标单元电流的130％至110％。如果步骤260为否，则流程接续至步骤250，增加漏极电压(或者说是增加位线电压)，直到单元电流Id小于第二单元电流门限值。当单元电流Id小于第二单元电流门限值时，图2的操作流程结束。第一单元电流门限值大于第二单元电流门限值。
在本发明实施例中，施加于第二晶体管的栅极电压调控，主要是基于搭配第一晶体管需要操作的电压电平而决定。
图2的流程图可视为2阶段来完成存储器装置程序化。在第一阶段中，通过增加存储器栅电压V_MG来使得单元电流能快速减少，故而，第一阶段可视为粗程序化阶段。之后，在第二阶段中，则通过增加位线电压来让单元电流减少，故而，第二阶段可视为细程序化阶段。
然而，于本发明另一可能实施例中，在第一阶段中，先调整增加位线电压来让单元电流减少。之后，在第二阶段中，通过增加存储器栅电压V_MG来使得单元电流能快速减少。此亦在本发明保护范围内。亦即，本发明另一可能实施例公开一种存储器装置的操作方法，包括：进行擦除操作；对一存储器单元进行验证读取操作，以得到一单元电流，该存储器单元包括一第一晶体管与一第二晶体管；检查该单元电流是否小于一第一单元电流门限值；如果该单元电流未小于该第一单元电流门限值，固定一存储器栅电压并增加一漏极电压，直到该单元电流小于该第一单元电流门限值，该存储器栅电压施加至该第一晶体管；检查该单元电流是否小于一第二单元电流门限值；以及如果该单元电流未小于该第二单元电流门限值，增加该存储器栅电压，直到该单元电流小于该第二单元电流门限值。
图3显示本发明实施例与已知技术的单元电流对位数量的关系图。由已知技术的单元电流对位数量的关系图可看出已知技术的单元电流分布较宽，其中，在单元电流峰值为102nA下，单元电流标准偏差(sigma，σ)约为12nA。相较之下，由本发明实施例的单元电流对位数量的关系图可看出本发明实施例的单元电流分布较窄，其中，在单元电流峰值为103nA下，单元电流标准偏差约为8nA。由图3可看出本发明实施例具有单元电流分布较窄的优点。
图4显示单元电流标准偏差与AI准确度之间的关系图。参照图3与图4，已知技术的单元电流标准偏差(sigma)约为12nA，所以已知技术的AI准确度约为70％左右。本发明实施例的单元电流标准偏差约为8nA，所以本发明实施例的AI准确度约为90％左右。由图4可看出本发明实施例具有提高AI准确度的优点。
图5A显示已知技术的单元电流对位数量的关系图，其中，该存储器单元为多位存储器单元(亦即，如果应用于MAC运算的话，则该多位存储器单元可被写入多个权重值)。其中，当在读取时，选择栅电压V_SG皆为0.7V。
图5B显示本发明实施例的单元电流对位数量的关系图，其中，该存储器单元为多位存储器单元。当所读取的单元电流约为50nA时，选择栅电压V_SG为0.3V。当所读取的单元电流约为100nA时，选择栅电压V_SG为0.4V。当所读取的单元电流约为500nA时，选择栅电压V_SG为0.7V。
图6显示根据本发明一实施例中，于读取过程中，施加不同的选择栅电压(V_SG)以调整饱和区电流的示意图。如图6所示，在本发明一实施例中，于读取过程中，在固定漏极读取电压下(Vb＝0.2V)，施加不同的选择栅电压(V_SG＝4V或0.7V)，以提供符合所需要的电流电平(亦即，符合所需要多位存储器单元的不同阈值值分布)。
在本发明实施例中，于读取过程中，通过调整选择栅电压V_SG，可使得存储器单元可以操作于饱和区，而非次阈值区，如此，存储器单元的电流变动量较小，更有利于CIM操作。
本发明实施例可应用于2T(或多T)-NOR或2T(或多T)-AND快闪人工智能加速器，或者是，2T(或多T)-NOR或2T(或多T)-AND快闪乘积加(MAC)加速器中。
本发明实施例可应用于使用2T(或多T)-NOR或2T(或多T)-AND架构的独立式(stand-alone)或嵌入式非挥发性存储器中。
本发明实施例利用非对称性SSI(源极侧入射，source side injection)程序化，能有效窄化电流分布。更甚者，通过在读取时，对选择栅电压进行调整，可使得存储器单元操作于饱和区而非次阈值区(subthreshold region)，可使得存储器单元在进行CIM时的电流变动(current fluctuation)被降低。
本发明实施例可应用于把2T或多T当成存储单元的平面或立体3D非易失性存储器架构中。
本发明实施例提供一种可应用于2T或多T的平面或立体3D非易失性存储器架构的CIM的操作方法，在两阶段编程后，在读取时，对选择栅电压进行调整，可使得饱和区具有不同的电流值，能有效窄化电流分布，以提升深度神经网络(DNN)的识别准确率。
更甚者，在本发明实施例中，于两阶段编程中，系先通过步阶调整存储器栅电压来调整存储器单元电流，以达到预检验电流值(pre-verify current level)，亦即，如图2的步骤240中的第一单元电流门限值。之后，通过增加位线电压(或者说是增加漏极电压)，达到目标存储器单元电流。
至此，已经结合附图对本公开实施例进行了详细描述。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种存储器装置的操作方法，其中，包括：
进行擦除操作；
对一存储器单元进行验证读取操作，以得到一单元电流，该存储器单元包括一第一晶体管与一第二晶体管；
检查该单元电流是否小于一第一单元电流门限值；
如果该单元电流未小于该第一单元电流门限值，增加一存储器栅电压，直到该单元电流小于该第一单元电流门限值，该存储器栅电压施加至该第一晶体管；
固定该存储器栅电压并增加一漏极电压；
检查该单元电流是否小于一第二单元电流门限值；以及
如果该单元电流未小于该第二单元电流门限值，增加该漏极电压，直到该单元电流小于该第二单元电流门限值。
2.根据权利要求1所述的存储器装置的操作方法，其中，该第一单元电流门限值大于该第二单元电流门限值。
3.根据权利要求1所述的存储器装置的操作方法，其中，该第一单元电流门限值为一目标单元电流的200％至130％。
4.根据权利要求1所述的存储器装置的操作方法，其中，该第二单元电流门限值为一目标单元电流的130％至110％。
5.根据权利要求1所述的存储器装置的操作方法，其中，
于读取时，根据该单元电流来调整一选择栅电压，该选择栅电压施加至该第二晶体管；
该第一晶体管与该第二晶体管为串联；以及
该第一晶体管的一中间层为一电荷存储层，该第二晶体管为一MOS晶体管。
6.一种存储器装置的操作方法，其中，包括：
进行擦除操作；
对一存储器单元进行验证读取操作，以得到一单元电流，该存储器单元包括一第一晶体管与一第二晶体管；
检查该单元电流是否小于一第一单元电流门限值；
如果该单元电流未小于该第一单元电流门限值，固定一存储器栅电压并增加一漏极电压，直到该单元电流小于该第一单元电流门限值，该存储器栅电压施加至该第一晶体管；
检查该单元电流是否小于一第二单元电流门限值；以及
如果该单元电流未小于该第二单元电流门限值，增加该存储器栅电压，直到该单元电流小于该第二单元电流门限值。
7.根据权利要求6所述的存储器装置的操作方法，其中，该第一单元电流门限值大于该第二单元电流门限值。
8.根据权利要求6所述的存储器装置的操作方法，其中，该第一单元电流门限值为一目标单元电流的200％至130％。
9.根据权利要求6所述的存储器装置的操作方法，其中，该第二单元电流门限值为一目标单元电流的130％至110％。
10.根据权利要求6所述的存储器装置的操作方法，其中，
于读取时，根据该单元电流来调整一选择栅电压，该选择栅电压施加至该第二晶体管；
该第一晶体管与该第二晶体管为串联；以及
该第一晶体管的一中间层为一电荷存储层，该第二晶体管为一MOS晶体管。
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