JP6793035B2 - 記憶素子の動作シミュレーション方法 - Google Patents

記憶素子の動作シミュレーション方法 Download PDF

Info

Publication number
JP6793035B2
JP6793035B2 JP2016255157A JP2016255157A JP6793035B2 JP 6793035 B2 JP6793035 B2 JP 6793035B2 JP 2016255157 A JP2016255157 A JP 2016255157A JP 2016255157 A JP2016255157 A JP 2016255157A JP 6793035 B2 JP6793035 B2 JP 6793035B2
Authority
JP
Japan
Prior art keywords
model
variable resistance
gate voltage
transistor
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016255157A
Other languages
English (en)
Other versions
JP2018106588A (ja
Inventor
黄　俐昭
俐昭 黄
充 宮森
充 宮森
常野　克己
克己 常野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2016255157A priority Critical patent/JP6793035B2/ja
Priority to US15/832,256 priority patent/US10496782B2/en
Publication of JP2018106588A publication Critical patent/JP2018106588A/ja
Application granted granted Critical
Publication of JP6793035B2 publication Critical patent/JP6793035B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明は素子モデル及びプロセスデザインキットに関し、特に、スプリットゲート型構造を持つ不揮発性メモリの記憶素子の素子モデル及び当該素子モデルを含むプロセスデザインキットに関する。
半導体装置の回路設計では、設計した回路の動作検証を製造前に行うために回路シミュレーションを行う。この回路シミュレーションでは、トランジスタ、抵抗等の回路素子の特性を数値的にモデル化した回路モデルを用いて動作検証が行われる。この素子モデルの一例が非特許文献１に開示されている。
非特許文献１では、半導体装置のうち不揮発性メモリの記憶素子として用いられるスプリットゲート型のフローティングゲート型メモリ素子の素子モデルとして、２つのＭＯＳＳＦＥＴ（電界効果型トランジスタ）モデルを直列接続する構成を持つ素子モデルが開示されている。この非特許文献１で開示されている素子モデルを図１９に示す。図１９に示すように、非特許文献１に開示される素子モデルでは、フローティングゲートＦＧに相当するＭＯＳＦＥＴ（電界効果型トランジスタ）を表現するＦＧトランジスタモデル１２２と、選択ゲートＳＧに相当するＭＯＳＦＥＴを表現するＳＧトランジスタモデル１２１を直列接続することによって、メモリ素子の電気特性を表現する素子モデルが構成される。
なお、非特許文献１に記載される素子モデルがモデリングの対象とする、スプリットゲート型のフローティングゲート型不揮発性メモリ素子の構造は以下の通りである。非特許文献１に記載される図面に基づき、フローティングゲート型のスプリットゲート型メモリ素子を成す主要な構造を図２０に示した。図２０に示すように、フローティングゲート型メモリでは、シリコン基板１０の表面に沿ってドレイン拡散領域１１及びソース拡散領域１２が形成される。そして、シリコン基板１０の上層にフローティングゲートＦＧが形成される。フローティングゲートＦＧとシリコン基板１０との間には絶縁膜１３が形成される。また、フローティングゲートＦＧの上層には、絶縁膜１３を介してコントロールゲートＣＧが形成される。
また、フローティングゲートＦＧに隣接してリコン基板１０の上層に絶縁膜１３を介して選択ゲートＳＧが形成される。絶縁膜１３を介して隣接して設けられたフローティングゲートＦＧと選択ゲートＳＧが覆う半導体基板の領域を挟み込むようにドレイン拡散領域１１及びソース拡散領域１２が形成される。また、各ゲートの配置上、シリコン基板１０の表面に選択ゲートＳＧ及びフローティングゲートＦＧのいずれもがその上層に形成されないギャップ領域が形成される。そして、フローティングゲートＦＧに蓄積された電荷の有無によって“０”または“１”のデータを記憶する。典型的な例ではフローティングゲートＦＧに電子が注入された書き込み状態では“０”が記憶され、フローティングゲートＦＧ中の電子が消去された消去状態では“１”が記憶される。
なお、非特許文献１に記載されるメモリ素子はセルを選択するためのコントロールゲートＣＧとデータを記憶するためのフローティングゲートＦＧが分離されているため、スプリットゲート型と呼ばれる。また、ドレイン拡散領域１１あるいはソース拡散領域１２の一部はフローティングゲートＦＧまたは選択ゲートＳＧの下部に達する場合もある。また、二つの拡散領域のうちドレイン拡散領域１１とソース拡散領域１２のいずれがフローティングゲートＦＧ側に設けられるかについては、いずれの方式も存在する。
また、素子モデルに関しては記載されていないが、非特許文献２にスプリットゲート型のＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-silicon）型メモリ素子の構造が開示されている。スプリットゲート型のＭＯＮＯＳ型メモリ素子は、非特許文献１に記載されたスプリットゲート型のフローティングゲート型メモリ素子とはデータの物理的な記録方法が異なる不揮発性メモリ素子である。
ＭＯＮＯＳ型不揮発性メモリ素子では、フローティングゲート型メモリ素子のフローティングゲートＦＧとコントロールゲートＣＧの積層構造に代えて、チャージトラップ層とその上部に設けられるメモリゲートＭＧが積層される構造を持つ。そしてフローティングゲート型メモリ素子ではフローティングゲートに電荷を蓄積してデータを記憶するのに代えて、ＭＯＮＯＳ型不揮発性メモリ素子ではチャージトラップ層に蓄積される電荷を制御することによって記憶動作を行う。特に非特許文献２に記載されるメモリ素子は選択ゲートＳＧとメモリゲートＭＧが分離されるため、スプリットゲート側型のＭＯＮＯＳ型素子と呼ばれる。
以下、非特許文献２に記載されるスプリットゲート型のＭＯＮＯＳ型不揮発性メモリ素子の構造の詳細を説明する。図２１に非特許文献２に記載される記憶素子の断面図を示す。図２１に示すように、スプリットゲート型のＭＯＮＯＳ型不揮発性メモリ素子は、シリコン基板１０に形成されたドレイン拡散領域１１及びソース拡散領域１２を有する。そして、ドレイン拡散領域１１からソース拡散領域１２に至る領域を覆うようにシリコン基板１０の上層に選択ゲートＳＧ及びメモリゲートＭＧが形成される。
また、選択ゲートＳＧ及びメモリゲートＭＧは、シリコン基板１０とは絶縁膜１３を介して接している。また、選択ゲートＳＧとメモリゲートＭＧとが絶縁膜１３で絶縁されるように形成される。また、図２１に示す例では、絶縁膜１３は、メモリゲートＭＧの下部の厚みが、選択ゲートＳＧの下部の厚みよりも厚くなっている。また、スプリットゲート型ＭＯＮＯＳ型メモリでは、各ゲートの配置上、シリコン基板１０の表面に選択ゲートＳＧ及びメモリゲートＭＧのいずれもがその上層に形成されないギャップ領域が形成される。選択ゲートＳＧの下部に位置する絶縁膜１３は選択ゲートＳＧに対するゲート絶縁膜を成し、メモリゲートＭＧの下部に位置する絶縁膜１３はメモリゲートＭＧに対するゲート絶縁膜を成す。
また、絶縁膜１３に含まれる一部の領域において、チャージトラップ層が設けられる。一例としては、メモリゲートＭＧ下部の絶縁膜１３にチャージトラップ層が設けられる。チャージトラップ層の一例としてはメモリゲートＭＧ下部の絶縁膜１３を下から酸化シリコン膜、窒化シリコン膜、酸化シリコン膜の順に積層された積層膜とすることで、その界面や絶縁膜中のトラップ等に電荷を蓄えるチャージトラップ層を形成する。ＭＯＮＯＳ型メモリは、このチャージトラップ層に蓄積させるキャリアＴＥの状態を制御することでデータ１を記憶するのかデータ０を記憶するのかが制御される。一例としてはチャージトラップ層にキャリアＴＥとして電子が保持されている状態が書き込み状態でデータ０が記憶された状態に対応し、チャージトラップ層に正孔を注入した状態が消去状態でデータ１が記憶された状態に対応する。消去状態においては、チャージトラップ層に正孔が保持されるか、または書き込み状態においてチャージトラップ層に注入された電子の少なくとも一部が電気的に中和されるが、どのような場合においても消去状態においては、書き込み状態でチャージトラップ層に蓄積された電子がメモリゲートトランジスタのしきい値電圧や、メモリセルの素子電流に与えていた影響が縮小される。なお、チャージトラップ層の電荷の極性は、メモリゲートが成す電界効果型トランジスタがＮ型の場合について説明したが、トランジスタおよび電荷の極性をすべて反転しても良い。
なお、ＭＯＮＯＳ型のスプリットゲート型不揮発性メモリの選択ゲートＳＧは文献によってはコントロールゲートと記される場合もあるが、機能的にはフローティングゲートを持つスプリットゲート型不揮発性メモリの選択ゲートＳＧに相当するので、本明細書では選択ゲートＳＧと記載する。
また、非特許文献２に記載されるスプリットゲート型のＭＯＯＮＳ型不揮発性メモリ素子は他の不揮発性メモリ素子に比べて集積性、信頼性、および高速性に優れるという特徴がある。
M, Tadayoni , S. Martinie, O. Rozeau, S. Hariharanl , C. Raynaud, N. DOl, "Challenges of modeling the split-Gate SuperFlash memory cell with 1.1 V select transistor", 2016 International Conference on Microelectronic Test Structures, pp.142-146 Y. Taito, T. Kono, M. Nakano, T. Saito, T. Ito, K. Noguchi, H. Hidaka, T. Yamauchi, "A 28nm embedded split-Gate MONOS (SG-MONOS) flash macro for automotive achieving 6.4 GB/s read throughput by 200 MHx no-wait read operation and 2.0 MB/s write throughput at Tj of 170C, IEEE JSSC, vol. 51, pp.213-221
以下の分析は本発明を行うに当たって発明者によってなされたものである。
非特許文献２に記載されるスプリットゲート型のＭＯＮＯＳ型不揮発性メモリセルに対して、非特許文献１に記載されるスプリットゲート型のフローティング型不揮発性メモリセルの素子モデルと同様の構成を適用したメモリセルの素子モデルとして、図２２に示す比較例にかかる素子モデル１００を作成し、スプリットゲート型のフローティング型不揮発性メモリセルのセル電流の実測値と比較を行った。その結果、ある一定の条件下でモデル精度上の特有な問題が発生することが分かった。また、前記精度上の特有な問題は素子の微細化とともに顕著化し、回路シミュレーションによる回路検証の精度を劣化される可能性があることが分かった。
以下、詳細を説明する。図２１に示すスプリットゲート型のフローティング型不揮発性メモリセルの素子モデルにおいて、フローティングゲートを表現するトランジスタモデルを、スプリットゲート型のＭＯＮＯＳ型不揮発性メモリセルのメモリゲートを表現するトランジスタモデルに置き換え、選択ゲートトランジスタモデルとメモリゲートモデルの二つのトランジスタモデルの直列接続よりなる、メモリ素子モデルを作成し、スプリットゲート型のＭＯＮＯＳ型不揮発性メモリセルのセル電流の実測値と比較をおこなった。その結果、以下第一の課題と第二の課題に挙げた特有の精度上の問題が発生することが解った。また、モデルの作成にかかわる問題として以下の第三の課題と第四の課題があることが解った。
第一の課題として、選択ゲート電圧Ｖｓｇまたはメモリゲート電圧Ｖｍｇの一方または両方が低い値に設定された時に、スプリットゲート型のフローティング型不揮発性メモリセルのセル電流の実測値が、比較例にかかる素子モデル１００が表現する電流値よりも低くなるという、特有の精度上の問題があることが解った。
第二の課題として、比較例にかかる素子モデル１００では、スプリットゲート型のフローティング型不揮発性メモリセルのセル電流の温度依存性の再現性において、誤差が発生するという、特有の精度上の問題があることが解った。
第三の課題として、実用上の問題を述べる。スプリットゲート型のＦＭＯＮＯＳ型メモリセルを構成する選択ゲートトランジスタとメモリゲートトランジスタは、ＢＳＩＭ（Berkeley Short-channel IGFET Model）などの通常のＭＯＳＦＥＴモデルが仮定するＭＯＳＦＥＴ構造と比較すると、両者の接続部の拡散層を欠くという相違点、およびゲート電極およびゲート絶縁膜の構造が異なるという相違点がある。また、導入される不純物分布が異なるなどその他の様々な物理的な構造上の相違がある。そのため、スプリットゲート型のＦＭＯＮＯＳ型メモリセルを構成する選択ゲートトランジスタとメモリゲートトランジスタは、通常のＭＯＳＦＥＴモデルでは表現できない様々な特性上の特徴を持つと考えられる。しかし、ＭＯＳＦＥＴモデルのモデル式自体を前記物理的な構造上の相違に対応させて変更し新たなモデル体系を作成する場合は、そのモデル体系を新たに作成する技術的な難度に加えて、新たに作成したモデル体系に回路シミュレータを対応させる必要が生じるといった実用上の難点がある。従ってモデル精度の問題とモデル作成の難度や実用上の難点といった問題が同時に解決されることが、スプリットゲート型のＦＭＯＮＯＳ型メモリセルを含む回路の回路シミュレーションを実施するにあたっては望ましい。
第四の課題として、比較例にかかる素子モデル１００では、スプリットゲート型のＭＯＮＯＳ型不揮発性メモリセルの消去状態のセル電流を表現するモデルと書き込み状態のセル電流を表現するモデルとの特性の相違を、メモリゲートトランジスタモデルのしきい値電圧パラメータおよびその他の少数のモデルパラメータを変更しても表現できず、特にメモリゲートトランジスタモデルに対して多数のモデルパラメータの変更が必要であることが解った。モデル作成上の工数の観点から、消去状態のセル電流を表現するモデルと書き込み状態のセル電流を表現するモデルの一方のモデルから他方のモデルを生成することを、できるだけ少数のパラメータの変更で実現できることが望ましい。
なお、セル電流とは、メモリ素子を流れる電流のことであり、例えば図２１に示したメモリセルにおいてはドレイン拡散領域１１とソース拡散領域１２の間に流れる電流である。非特許文献２に記載される素子の場合は選択ゲートトランジスタのドレイン電流をセル電流とみなしても良い。また、本明細書においては、選択ゲートにより形成される電界効果型トランジスタ（ＭＯＳＦＥＴ）を選択ゲートトランジスタ、メモリゲートにより形成される電界効果型トランジスタ（ＭＯＳＦＥＴ）をメモリゲートトランジスタと記載する。また、選択ゲートトランジスタの電流値等の特性を表現するモデルを選択ゲートトランジスタモデル、メモリゲートトランジスタの電流値等の特性を表現するモデルをメモリゲートトランジスタモデルと記載する。また、選択ゲートに印加される電圧を選択ゲート電圧、メモリゲートに印加される電圧をメモリゲート電圧と記載する。また、本明細書においてトランジスタとは、電界効果型トランジスタ（ＭＯＦＦＥＴ）を指す。また、なお、本命社署においてはセル電流とは読み出し電流を指し、書き込み状態のセル電流とは書き込み状態にあるセルの読み出し電流、消去状態のセル電流とは消去状態にあるセルの読み出し電流を言う。
一実施の形態によれば、素子モデルは、選択ゲートに印加される選択ゲート電圧によりチャネル抵抗が変化する選択ゲートトランジスタの特性を模擬する第１のトランジスタモデルと、メモリゲートに印加されるメモリゲート電圧によりチャネル抵抗が変化するメモリゲートトランジスタの特性を模擬する第２のトランジスタモデルと、選択ゲートとメモリゲートとを絶縁する絶縁膜の下部に形成されるギャップ領域に対応して設定され、選択ゲート電圧とメモリゲート電圧とに応じて抵抗値が変化する可変抵抗モデルと、を有し、第１のトランジスタモデルと第２のトランジスタモデルとの間に可変抵抗モデルが設けられる。
前記一実施の形態によれば、記憶素子を含む回路の回路シミュレーションの精度を高めることができる。
実施の形態１にかかる記憶素子の素子モデルを説明する図である。 実施の形態１にかかる記憶素子を説明する断面図及びグラフである。 実施の形態１にかかる記憶素子に用いられる可変抵抗に設定される特性を説明する図である。 実施の形態１にかかる記憶素子の素子モデルの特性を説明する図である。 実施の形態１にかかる記憶素子における電界の影響を説明する図である。 実施の形態１にかかる記憶素子における静電気的な結合を等価的な容量ネットワークのモデルによって説明する図である。 実施の形態１にかかる記憶素子の書き込み状態と消去状態を説明する図である。 実施の形態１にかかる記憶素子の素子モデルの特性を説明する図である。 実施の形態２にかかる記憶素子の素子モデルを説明する図である。 実施の形態２にかかる記憶素子の素子モデル中の３つの可変抵抗のメモリゲート電圧依存性及び温度依存性を説明する図である。 実施の形態２にかかる記憶素子の素子モデル中の３つの可変抵抗の選択ゲート電圧依存性を説明する図である。 実施の形態２にかかる記憶素子の選択ゲート電圧の違いにより生じる電界の違いを説明する図である。 実施の形態２にかかる記憶素子に用いられる可変抵抗の抵抗特性を書き込み状態と消去状態とで比較した図である。 実施の形態３にかかる記憶素子の素子モデルの特性を説明する図である。 実施の形態４にかかる記憶素子の素子モデルの特性を説明する図である。 実施の形態５にかかる記憶素子を説明する断面図である。 実施の形態５にかかる記憶素子の素子モデルを説明する図である。 実施の形態６にかかる設計支援装置及びプロセスデザインキットを説明する図である。 非特許文献１にかかる記憶素子の素子モデルを説明する図である。 フローティングゲート型のスプリットゲート型メモリ素子を成す主要な構造を説明する断面図である。 非特許文献２に記載される記憶素子の断面図である。 比較例にかかる記憶素子の素子モデルを説明する図である。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
実施の形態１
以下では、設計支援装置（例えば、回路シミュレータ）において回路素子の動作を数値的に模擬する素子モデルについて説明する。以下で説明する素子モデルは、特に、記憶装置において記憶素子として機能するスプリットゲート型メモリの１つであるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-silicon）型メモリに関するものである。なお、スプリットゲート型メモリの別の形態であるフローティングゲート型メモリについては別の実施の形態で説明する。
図１に示すように、実施の形態１にかかる素子モデル１は、第１のトランジスタモデル（例えば、選択ゲートトランジスタモデルＭＳＧ）、第２のトランジスタモデル（例えば、メモリゲートトランジスタモデルＭＭＧ）、可変抵抗モデルＲ０を有する。
実施の形態１にかかる素子モデル１では、選択ゲートトランジスタを表現する選択ゲートトランジスタモデルＭＳＧと、可変抵抗モデルＲ０、メモリゲートトランジスタを表現するメモリゲートトランジスタモデルＭＭＧを図１に示すように直列接続する。そして、実施の形態１にかかる素子モデル１では、可変抵抗モデルＲ０の抵抗値が、選択ゲート電圧Ｖｓｇおよびメモリゲート電圧Ｖｍｇの双方に依存するように設定される。さらに、可変抵抗モデルＲ０の抵抗値が選択ゲート電圧Ｖｓｇの増加とともに減少し、かつ、可変抵抗モデルＲ０の抵抗値が選択ゲート電圧Ｖｍｇの増加ともに減少するように設定される。
また、実施の形態１にかかる素子モデル１では、可変抵抗モデルＲ０の抵抗値の選択ゲート電圧Ｖｓｇ依存性は、選択ゲートトランジスタのサブスレッショルド領域における選択ゲートトランジスタのチャネル抵抗のＶｓｇ依存性よりも弱く設定される。また、実施の形態１にかかる素子モデル１では可変抵抗モデルＲ０の抵抗値が素子温度の上昇とともに減少するように設定され、可変抵抗モデルＲ０の抵抗値は、選択ゲート電圧Ｖｓｇが高い条件においても素子温度の上昇とともに減少するモデルとする。
実施の形態１にかかる素子モデル１においては、選択ゲートトランジスタモデルＭＳＧは、選択ゲートＳＧに印加される選択ゲート電圧Ｖｓｇによりチャネル抵抗が変化する選択ゲートトランジスタの特性を模擬する。メモリゲートトランジスタモデルＭＭＧは、メモリゲートＭＧに印加されるメモリゲート電圧Ｖｍｇによりチャネル抵抗が変化するメモリゲートトランジスタの特性を模擬する。可変抵抗モデルＲ０は、選択ゲートＳＧとメモリゲートＭＧとを絶縁する絶縁膜１３の下部に形成されるギャップ領域を模擬するために設定された、選択ゲート電圧Ｖｓｇとメモリゲート電圧Ｖｍｇとに応じて抵抗値が変化する抵抗モデルである。
実施の形態１にかかる素子モデル１においては、スプリットゲート型のフローティング型不揮発性メモリセルにおけるモデル精度上の特有な問題に対して、発明者によって特に支配的と特定された少数の要因を表現した可変抵抗R0モデルを付加するという簡便な方法で取り込むことで、解決している。したがって、選択ゲートトランジスタモデルＭＳＧとメモリゲートトランジスタモデルＭＭＧについては、ＢＳＩＭ４などの既存の形式のＭＯＳＦＥＴモデルをそのまま使用することができ、モデル式を既存の形式から変更したＭＯＳＦＥＴモデルを必要としない。従って、既存のＭＯＳＦＥＴモデルの形式とは異なる形式のＭＯＳＦＥＴモデルを使用する場合に生じる回路シミュレータの修正などシミュレーション方法の変更をすることなく、モデル精度上の特有な問題を解決することができる。
以下、発明の原理を説明する。なお、本明細書においては選択ゲートトランジスタとメモリゲートトランジスタがともにＮチャネル型である場合について記載するが、本発明は極性が反転された素子に適用しても良い。
図２の下図のグラフは、書き込み状態にあるスプリットゲート形のＭＯＮＯＳ型不揮発性メモリ（例えば、図２の上図）について、発明者によって二次元デバイスシミュレータにより解析を行い、シリコン基板１０表面のチャネ電位分布を求めた結果である。図２の下図に示すように、ギャップ領域及びその近傍に相当する位置のシリコン基板１０の表面における電位の低下が認められた。これはギャップ領域及びその近傍では電位が低下して電気伝導に寄与するキャリアの濃度が低下し、キャリアの伝導に対する電位障壁が形成され、ギャップ領域近傍に寄生抵抗が形成されることを示している。
従って、本発明においては、ギャップ領域近傍に形成される寄生抵抗のバイアス依存性や温度依存性の特徴を寄生抵抗モデルＲ０としてモデル化し、その寄生抵抗モデルを素子モデルに取り込むことで、メモリ素子モデルの精度が向上する。そして、可変抵抗モデルＲ０を選択ゲートトランジスタを表現するトランジスタモデルとメモリゲートトランジスタを表現するトランジスタモデルの間に挿入することで、ギャップ領域近傍に形成される寄生抵抗を、その位置も含めて、物理的に正しい形で表現している。
なお、本明細書で述べるデバイスシミュレーションでは、チャージトラップ層がメモリゲートの下部に置かれるとともに、チャージトラップ層はメモリゲートと選択ゲートの中間部まで延長していることを仮定し、書き込み状態においてチャージトラップ層にトラップされる電子は、メモリゲートの下部と、ギャップ領域の上部の一部領域を含めた範囲に分布すると仮定した。
第一から第三の特徴。
本発明においては、前記ギャップ領域近傍に形成される寄生抵抗の特徴を可変抵抗モデルＲ０に反映されることにより、物理的に妥当でかつ高精度のモデルを実現するものであるが、まず、前記寄生抵抗のバイアス依存性に関する特徴である第一から第三の特徴を説明する。図２の下図と同様の設定で実施した二次元デバイスシミュレータによる解析を実施した結果、次の三つの傾向が特に顕著であることが解った。
第一の特徴
ギャップ領域近傍に形成される寄生抵抗は選択ゲート電圧Ｖｓｇの増加とともに減少する。
第二の特徴
ギャップ領域近傍に形成される寄生抵抗はメモリゲート電圧Ｖｍｇの増加とともに減少する。
第三の特徴
ギャップ領域近傍に形成される寄生抵抗の選択ゲート電圧Ｖsg依存性は、選択ゲートトランジスタのサブスレッショルド領域における選択ゲートトランジスタのチャネル抵抗のＶｓｇ依存性に比べて、緩やかである。
また、第三の特徴に関連する特徴として、選択ゲート電圧Ｖｓｇが小さい場合には寄生抵抗の選択ゲート電圧Ｖｓｇに対して強く依存し、選択ゲート電圧Ｖｓｇが大きい場合には寄生抵抗の選択ゲート電圧Ｖsg依存性が弱くなる。
そして、図３に示すように、これら第一から第三の特徴をもつ可変抵抗モデルＲ０を本実施形態において使用することにより、メモリ素子のセル電流実測値と素子モデルの電流値との間の誤差を解消または低減することができる。なお、図３は、実施の形態１にかかる記憶素子に用いられる可変抵抗に設定される特性を説明する図である。なお、破線は選択ゲートトランジスタのサブスレッショルド領域における選択ゲートトランジスタのチャネル抵抗のＶｓｇに対して対数プロットした場合の傾きだけを視覚的に示したものであり、選択ゲートトランジスタのチャネル抵抗と寄生抵抗の大小関係を示すものではない。
続いて、実施の形態１にかかる素子モデル１を用いた場合のシミュレーション結果について説明する。当該説明では、可変抵抗モデルＲ０を用いない素子モデル１００を比較例として参照しながら、実施の形態１にかかる素子モデル１のシミュレーション精度について説明することによって本発明の効果を説明する。図２２に比較例にかかる記憶素子の素子モデル１００を説明する図を示す。図２２に示すように、比較例にかかる素子モデル１００は、図１に示した実施の形態１にかかる素子モデル１から可変抵抗モデルＲ０を除いて、選択ゲートトランジスタモデルＭＳＧとメモリゲートトランジスタモデルＭＭＧを直列接続したものである。
図４は第一から第三の特徴を持つ寄生抵抗モデルＲ０を備えた実施の形態１にかかる素子モデル１が表現する電流値とメモリ素子のセル電流実測値との比較結果、および比較例にかかる素子モデル１００が表現する電流値とメモリ素子のセル電流実測値との比較結果を示した図である。
図４に示すように、可変抵抗モデルＲ０を持たない比較例にかかる素子モデル１００では、メモリゲート電圧Ｖｍｇが高い時のセル電流をシミュレーション結果において表現することができるが、メモリゲート電圧Ｖｍｇが低くなると実際の記憶素子のドレイン電流特性とシミュレーション結果との間にズレが生じる。一方、実施の形態１にかかる素子モデル１では、メモリゲート電圧Ｖｍｇの大小によらず、実際の記憶素子のドレイン電流特性とシミュレーションで得られるドレイン電流特性とが一致する。これは、実施の形態１にかかる素子モデル１ではギャップ領域の寄生抵抗の特徴を表現する寄生抵抗モデルＲ０を導入したことによってもたらされた効果である。また、実施の形態１にかかる素子モデル１では、選択ゲートトランジスタモデルＭＳＧとメモリゲートトランジスタモデルＭＭＧの間に可変抵抗モデルＲ０を接続するが、これはギャップ領域の寄生抵抗が選択ゲートトランジスタとメモリゲートトランジスタの間に存在するという物理的な構造と整合する。このため、物理的なギャップ領域の寄生抵抗に接続される選択ゲートトランジスタとメモリゲートトランジスタの接続点電圧を正確に表すことが出来る。
以下、第一から第三の特徴の起源をより詳細に説明するとともに、これらの特徴をモデルに取り込むことの必要性と効果を説明する。
図５に実施の形態１にかかる記憶素子における電界の影響を説明する図を示す。図５中の実線の矢印は、選択ゲートＳＧからシリコン基板１０の表面のチャネル形成領域に向かう電気力線である。また図５中の破線の矢印は、メモリゲートＭＧからシリコン基板１０の表面のチャネル形成領域に向かう電気力線である。
そして、図５に示すように、ギャップ領域には、選択ゲートＳＧの電気力線およびメモリゲートＭＧの電気力線の両方が到達する。つまり、ギャップ領域の表面の電位は、選択ゲートＳＧ及びメモリゲートＭＧの両方の電気力線の影響を受ける。このことから、ギャップ領域に形成される寄生抵抗は、選択ゲート電圧Ｖｓｇとメモリゲート電圧Ｖｍｇの両方に対して依存するようにモデル化する必要がある。しかしながら、通常のＭＯＳＦＥＴモデルを用いたモデルでは、２つのゲート電圧に依存する特性を表現することができない。実施の形態１にかかる素子モデル１では、この問題を、選択ゲート電圧Ｖｓｇとメモリゲート電圧Ｖｍｇの両方に対して抵抗値が依存する可変抵抗モデルを選択ゲートモデルとメモリゲートモデルの間に直列接続して挿入することで、このギャップ領域に特有の抵抗特性を表現することができる。
第一から第三の特徴の起源と、これらの特徴をモデルに取り込むことの有効性について、図６の等価的な容量ネットワークのモデルを用いて検討した結果を説明する。なお、図６はメモリ素子内の静電気的な結合を表現する等価的な容量ネットワークのモデルである。
まず、選択ゲートＳＧ下部のシリコン基板１０の表面Ｐ１の電位は、ゲート容量Ｃ１と基板容量Ｃｂの容量分割によって規定される。一方、ギャップ領域の表面Ｐ２の電位は、選択ゲートＳＧとギャップ領域の表面Ｐ２との間に形成される容量Ｃ２、メモリゲートＭＧとギャップ領域の表面Ｐ２との間に形成される容量Ｃ３、及びギャップ領域における基板容量Ｃｂ２の容量分割によって規定される。
ここで、ギャップ領域の表面Ｐ２と選択ゲートＳＧの距離が図６の水平方向に離れていること、及び、選択ゲートＳＧの端部の電気力線は図５に示すよう広がること、により選択ゲートＳＧとギャップ領域の表面Ｐ２との静電気的な結合は、選択ゲートＳＧと選択ゲートＳＧの直下のシリコン基板１０の表面Ｐ１との静電気的な結合より弱くなる。従って、選択ゲートＳＧとギャップ領域の表面Ｐ２との静電気結合を表す容量Ｃ２は、選択ゲートＳＧ直下のゲート容量Ｃ１よりも小さい。
また、選択ゲートＳＧ直下の表面Ｐ１に接続する等価的な容量はゲート容量Ｃ１と基板容量Ｃｂだけであるが、ギャップ領域の表面Ｐ２においては、選択ゲートＳＧと表面Ｐ２との間の容量Ｃ２と基板容量Ｃｂ２だけでなく、メモリゲートＭＧとギャップ領域の表面Ｐ２との静電気的結合を表す容量Ｃ３も加わる。
このため、ギャップ領域の表面Ｐ２の電位の選択ゲート電圧Ｖｓｇに対する感度は、必ず選択ゲートＳＧ直下のシリコン基板１０の表面Ｐ１の電位の選択ゲート電圧Ｖｓｇに対する感度よりも弱くなる。従って、ギャップ領域の表面Ｐ２での電位は、ゲート直下のシリコン基板１０の表面Ｐ１の電位よりも選択ゲート電圧Ｖｓｇの変動に対して緩やかに変動することになる。これを数式容で表すと以下の通りになる。
φｐ１＝（Ｃ１Ｖｓｇ＋ＣｂＶｂ）／（Ｃ１＋Ｃｂ）・・・（１）
であるので、
ｄφｐ１／ｄＶｓｇ＝Ｃ１／（Ｃ１＋Ｃｂ） ・・・（２）
φｐ２＝（Ｃ２Ｖｓｇ＋（Ｃｂ２＋Ｃ３）Ｖｂ）／（Ｃ１＋Ｃｂ２＋Ｃ３）・・・（３）
なので、
ｄφｐ２／ｄＶｓｇ＝Ｃ２／（Ｃ１＋Ｃｂ２＋Ｃ３）・・・（４）
となる。
ここで、式（２）と式（４）を比べると、分子のＣ２はＣ１よりも小さく、またＣｂとＣｂ２の値が大きく変わらないことを考慮すると分母の（Ｃ１＋Ｃｂ２＋Ｃ３）はＣ３が加わる分だけ（Ｃ１＋Ｃｂ）より大きいことから、式（４）は式（２）よりも小さな値と取る。上記は反転層が形成されないサブスレッショルド領域で成立する式であるが、ギャップ領域で寄生抵抗が顕著になる状態ではギャップ領域に反転層が形成されないことを考えると、ギャップ領域の表面Ｐ２での電位の選択ゲート電圧Ｖｓｇに対する感度は、選択ゲートトランジスタのチャネル部Ｐ１の電位の選択ゲート電圧Ｖｓｇに対する感度よりも小さい。従って、ギャップ領域の寄生抵抗は選択ゲート電圧Ｖｓｇの変化に対して、選択ゲートトランジスタのサブスレッショルド領域における選択ゲートトランジスタのチャネル抵抗の選択ゲート電圧Ｖｓｇに対する感度よりも小さいと言える。
ここで、φｐ１はＰ１の電位、φｐ２はＰ２の電位、ｄφｐ１／ｄＶｓｇはφｐ１をＶｓｇに微分したものでＶｓｇの変化に対するφｐ１の変化の割合、ｄφｐ２／ｄＶｓｇはφｐ２をＶｓｇに微分したものでＶｓｇの変化に対するφｐ２の変化の割合を示す。Ｖｓｇは選択ゲート電圧、Ｖｂはシリコン基板の電圧である基板電圧である。
すなわち、ギャップ領域の寄生抵抗の選択ゲート電圧Ｖｓｇに対する感度αを、選択ゲート電圧Ｖｓｇの変化に対する寄生抵抗値の変化の割合の絶対値として式（５）のように表し、選択ゲートトランジスタのチャネル抵抗の選択ゲート電圧Ｖｓｇに対する感度αを、選択ゲート電圧Ｖｓｇの変化に対する選択ゲートトランジスタのチャネル抵抗の変化の割合の絶対値として式（６）のように表すと、αはαｃｈよりも小さい。すなわち式（７）の関係が成立する。
α＝｜ΔＲ０ / ΔＶｓｇ｜ ・・・（５）
αｃｈ＝｜ΔＲｃｈ / ΔＶｓｇ｜ ・・・（６）
αｃｈ＞α ・・・（７）
ここで、Ｒｃｈとは選択ゲートトランジスタのチャネル抵抗である。
このため、ギャップ領域部分に形成される寄生抵抗のＶｓｇ依存性は、選択ゲートＭＧ直下に形成される選択ゲートトランジスタのチャネル抵抗のＶｓｇ依存性よりも弱くなる。この傾向は選択ゲートＭＧの直下に反転層が形成されない選択ゲートトランジスタのサブスレッショルド領域に対して明確に現れる。
通常のＭＯＳＦＥＴモデルではこのようなギャップ領域の寄生抵抗の選択ゲート電圧Ｖｓｇ依存性における特殊な傾向を扱うことができない。しかしながら、実施の形態１にかかる素子モデル１では、選択ゲートトランジスタのサブスレッショルド領域におけるチャネル抵抗の選択ゲート電圧Ｖｓｇ依存性よりも緩やかに選択ゲート電圧Ｖｓｇに依存する抵抗モデルＲ０を、メモリ素子のドレイン電流モデルに導入するので、実施の形態１にかかる素子モデル１では、このような抵抗特性の表現が可能となる。
また、本発明では典型的には少なくとも選択ゲートトランジスタのしきい値電圧を含むＶｓｇの範囲で式（７）を満たすようにＲ０を設定する。これにより、選択ゲートトランジスタには反転層が形成されるが、ギャップ領域には反転層が形成されないことにより、ギャップ領域の寄生抵抗が大きくなり、かつギャップ領域の寄生抵抗のＶｓｇ依存性が、選択ゲートトランジスタのサブスレッショルド領域における選択ゲートトランジスタのチャネル抵抗のＶｓｇ依存性よりも緩やかになることを表現できる。
また、図６において、メモリゲートとギャップ領域の表面Ｐ２は静電気的に結合するので、メモリゲート電圧Ｖｍｇが増加するとギャップ領域の表面Ｐ２の電位が上昇することになる。そのため、メモリゲート電圧Ｖｍｇの増加は、ギャップ領域に形成される電気抵抗を減少させることになる。
また、同様に図６においては選択ゲートとギャップ領域の表面Ｐ２が静電気的に結合するので、選択ゲート電圧Ｖｓｇが増加するとギャップ領域の表面Ｐ２の電位が上昇することになる。そのため、メモリゲート電圧Ｖｓｇが低下は、メモリゲート電圧Ｖｓｇの増加はギャップ領域に形成される電気抵抗を減少させることになる。
しかし、前述の通り通常のＭＯＳＦＥＴモデルを用いたモデルでは、２つのゲート電圧に依存する特性を表現することができない。実施の形態１にかかる素子モデル１では、この問題を、選択ゲート電圧Ｖｓｇとメモリゲート電圧Ｖｍｇの両方に対して抵抗値が依存する可変抵抗モデルＲ０を選択ゲートモデルＭＳＧとメモリゲートモデルＭＭＧの間に直列接続して挿入することとともに、選択ゲート電圧Ｖｓｇが増加とともに可変抵抗の抵抗値が減少する性質と、メモリゲート電圧Ｖｍｇが増加とともに可変抵抗の抵抗値が減少する性質とを、可変抵抗モデルＲ０に持たせることにより、前記ギャップ領域およびその近傍に特有の抵抗特性を表現することができ、その結果メモリ素子モデルとしてのモデル精度を向上させることができる。
一般にＢＳＩＭ等のＭＯＳＦＥＴモデルでは寄生抵抗のパラメータを持っているが、通常のＭＯＳＦＥＴにおける寄生抵抗に起因した電流低下は、ＭＯＳＦＥＴのゲート電圧が高い条件で顕著化する。しかし、今回見出された第一の課題はゲート電圧が低い条件で顕著化するという特徴があり、ソース／ドレイン拡散層のシート抵抗等に起因するＭＯＳＦＥＴにおける通常の寄生抵抗では表現できない。なお、通常の寄生抵抗の影響が、ＭＯＳＦＥＴのゲート電圧が高い条件での電流に対して顕著化するのは、ゲート電圧が高い場合は、ＭＯＳＦＥＴのチャネル抵抗が低く、全抵抗に占める寄生抵抗の寄与が増加するためである。ゲート電圧が高い場合に電流値が低下する特性であれば、ＭＯＳＦＥＴモデルに含まれる通常の寄生抵抗パラメータを調整するか、あるいは素子モデル内に寄生抵抗に相当する抵抗を加えることでモデリングできる。しかし、図４左上図に示すように、比較例にかかる素子モデル１００が表現する電流値は、ＭＯＮＯＳ型のスプリットゲート型メモリのセル電流実測値に対して、選択ゲート電圧Ｖｓｇとメモリゲート電圧Ｖｍｇの双方が両方が低い場合に誤差が増大しており、通常の寄生抵抗では表現できない特有の精度上の問題、すなわち第一の課題が発生している。これに対して、実施の形態１にかかる素子モデル１では図４左上図に示すように誤差が抑制され、第一の課題が解決される。
また、実施の形態１にかかる素子モデル１では、第一の課題に対して発明者によって特に支配的と特定された少数の要因を表現した上述のような可変抵抗モデルＲ０を付加するという簡便な方法で取り込むことで、第一の課題が解決されている。選択ゲートトランジスタモデルＭＳＧとメモリゲートトランジスタモデルＭＭＧについては、ＢＳＩＭ４などの既存の形式のＭＯＳＦＥＴモデルをそのまま使用することができ、既存の形式とは異なるＭＯＳＦＥＴモデルを使用する場合に生じる回路シミュレータの修正などシミュレーション方法の変更をする必要が無いので、第三の課題が解決される。
第四の特徴。
前記ギャップ領域近傍に形成される寄生抵抗の第四の特徴として、前記寄生抵抗の温度依存性に関する特徴を図７を参照して説明する。第四の特徴は、可変抵抗モデルＲ０の抵抗値が素子温度の上昇とともに減少するように設定されることである。また、可変抵抗モデルＲ０の抵抗値は選択ゲート電圧Ｖｓｇが高い条件においても素子温度の上昇とともに減少するように設定される。
一般の電界効果型トランジスタでは、ゲート電圧が低い領域では電気伝導に寄与するキャリアの数が温度の上昇とともに増加するので、高温側で抵抗が減少する。また、一般の電界効果型トランジスタでは、ゲート電圧が高くなると反転層が形成されるが、反転層中の電気伝導に寄与するキャリアの数の温度依存性は弱い。その一方で高温ではフォノン散乱が顕著化するため、その結果高温側で抵抗が増加する。
しかし、ギャップ領域は選択ゲートからもメモリゲートからも離れているため、選択ゲートあるいはメモリゲート電圧が高くなっても反転層が形成されない。その結果、選択ゲート電圧、メモリゲート電圧のいずれにもよらず、可変抵抗モデルＲ０の抵抗値が素子温度の上昇とともに減少する。このような効果は、通常のＭＯＳＦＥＴモデルでは扱えないが、実施の形態１にかかる素子モデル１では、可変抵抗モデルＲ０の抵抗値が素子温度の上昇とともに減少するように設定することで、スプリットゲート型のＭＯＮＯＳ型不揮発性メモリに特有の温度依存性を表現することができる。
図８は温度が増減したときの実施の形態１にかかる素子モデル１の特性を説明する図である。図８は第一から第四の特徴を持つ寄生抵抗モデルＲ０を備えた実施の形態１にかかる素子モデル１が表現する電流値とメモリ素子のセル電流実測値との比較結果、および比較例にかかる素子モデル１００が表現する電流値とメモリ素子のセル電流実測値との比較結果を示した図である。
図８に示すように、比較例にかかる素子モデル１００では、室温のセル電流を表現するモデルを作成した場合に、モデルを構成するトランジスタモデルが持つ温度依存性パラメータを調整しても、室温以外の温度の特性を表現することができなかった。すなわち、比較例にかかる素子モデル１００では、セル電流の温度依存性を表現できない。これは比較例にかかる素子モデル１００がトランジスタモデルだけで構成されている一方で、ギャップ領域の抵抗がトランジスタの温度特性とは異なる性質の温度特性を持つことが原因である。一方、実施の形態１にかかる記憶素子の素子モデルはギャップ領域の抵抗に特有の温度依存性が、寄生抵抗モデルＲ０において表現されるので、図８に示すようにセル電流の温度依存性を再現することができる。従って、実施の形態１にかかる素子モデル１は第二の課題を解決できる。
また、実施の形態１にかかる素子モデル１では、第二の課題の解決に対しても、第二の課題に対して発明者によって特に支配的と特定された少数の要因を表現した上述のような可変抵抗モデルＲ０を付加するという簡便な方法で表す。取り込むので、したがって、選択ゲートトランジスタモデルＭＳＧとメモリゲートトランジスタモデルＭＭＧについては、ＢＳＩＭ４などの既存の形式のＭＯＳＦＥＴモデルをそのまま使用することができる。そのため、既存の形式とは異なるＭＯＳＦＥＴを使用する場合に生じる回路シミュレータの修正などシミュレーション方法の変更をする必要が無い。従って実施の形態１にかかる素子モデル１は第二の課題と第三の課題を同時に解決することができる。
次に、実施の形態１にかかる素子モデル１によって、消去状態に対応するモデルと書き込み状態に対応するモデルを構成する場合の例を説明する。
二次元デバイスシミュレータを用いた解析結果より、ギャップ領域近傍に形成される寄生抵抗は、チャージトラップ層に電子が蓄積される場合に、電子が蓄積されない場合よりも大きいという特徴が見いだされた。これは、チャージトラップ層に蓄積された電子が前記ギャップ領域近傍の電位を低下させることにより、前記ギャップ領域近傍に形成される寄生抵抗を増大させることが原因である。
この結果、ギャップ領域の寄生抵抗に起因する、スプリットゲート型のＭＯＮＯＳ型不揮発性メモリ素子のセル電流に関する前記第一から第四の特徴も、チャージトラップ層に電子が多く蓄積される書き込み状態ではより顕著になる。その一方でチャージトラップ層に正孔が蓄積されるか、あるいは書き込み状態において蓄積された電子が正孔の注入によって電気的に中和される消去状態においては前記第一から第四の特徴は弱くなる。
したがって、消去状態のセル電流を表現するモデルと書き込み状態のセル電流を表現するモデルの一方のモデルから他方のモデルを生成する場合には、選択ゲートトランジスタモデルとメモリゲートトランジスタモデルのモデルの一方または両方のモデルパラメータ、具体的には例えばＢＳＩＭなどのトランジスタモデルのパラメータを変更するだけでなく、ギャップ領域の寄生抵抗を表現する可変抵抗モデルＲ０を変更することが有効である。このとき、少なくとも書き込み状態のセル電流に対してギャップ領域の寄生抵抗の影響が大きいバイアス領域で、消去状態のセル電流を表現するモデルにおける可変抵抗モデルＲ０が表現する抵抗値よりも、書き込み状態のセル電流を表現するモデルにおける可変抵抗モデルＲ０が表現する抵抗値は、より大きな値に設定される。以上の関係を図７に示す。
本実施の形態においては、消去状態のセル電流を表現するモデルと書き込み状態のセル電流を表現するモデルとの間で、一方のモデルから他方のモデルを生成する場合には、選択ゲートトランジスタモデルとメモリゲートトランジスタモデルの一方または両方のモデルパラメータを変更するだけでなく、可変抵抗モデルＲ０が表現する抵抗値を変更する。そのため、消去状態のセル電流と書き込み状態のセル電流との間の相違に影響するギャップ領域の寄生抵抗の物理的な性質における消去状態と書き込み状態との間の変化を、より直接的に表現できる。
その結果、比較例にかかる素子モデル１００において、消去状態のセル電流を表現するモデルと書き込み状態のセル電流を表現するモデルとの間で、一方のモデルから他方のモデルを生成する場合に比べて、選択ゲートトランジスタモデルとメモリゲートトランジスタモデルのモデルの一方または両方のモデルパラメータの変更が少なくて済み、第四の課題の課題が解決される。
なお、本発明において、消去状態のセル電流を表現するモデルと書き込み状態のセル電流を表現するモデルとの間で、一方のモデルから他方のモデルを生成する場合には、可変抵抗モデルＲ０の変更と同時に変更されるトランジスタのモデルパラメータは、主にはメモリゲートトランジスタモデルのしきい値電圧に関わるパラメータ、およびメモリゲートトランジスタモデルのキャリア移動度やキャリアの飽和速度に関わるパラメータであるが、他のモデルパラメータもいくらか調整されても良い。
以上に述べた実施の形態１にかかる素子モデル１は、不揮発性メモリにおいてデータを記憶する記憶素子の動作を、回路の動作をシミュレーションする設計支援装置上で模擬するために用いられる。特に、選択ゲートとメモリゲートとを有する記憶素子の動作を、回路の動作をシミュレーションする設計支援装置上で模擬するためにこの素子モデルは用いられる。
また、実施の形態１にかかる素子モデル１では、選択ゲートトランジスタモデルＭＳＧは、選択ゲートＳＧに印加される選択ゲート電圧Ｖｓｇ、選択ゲートトランジスタモデルＭＳＧのドレインは、記憶素子のドレインとなっており、ドレイン電圧Ｖｄが印加される。また、メモリゲートトランジスタモデルＭＭＧのソースは、記憶素子のソースとなっており、ソース電圧Ｖｓが印加される。そして、選択ゲートトランジスタモデルＭＳＧのソースとメモリゲートトランジスタモデルＭＭＧのドレインとの間に可変抵抗モデルＲ０が設けられる。また、選択ゲートトランジスタモデルＭＳＧのバックゲートとメモリゲートトランジスタモデルＭＭＧのバックゲートには、バックゲート電圧Ｖｂが印加される。
また、実施の形態１にかかる素子モデル１では、選択ゲートトランジスタモデルＭＳＧ及びメモリゲートトランジスタモデルＭＭＧ、可変抵抗モデルＲ０は、ＭＯＳＦＥＴの特性を表現するモデルであり、例えばＢＳＩＭ（Berkeley Short-channel IGFET Model）に準拠した素子パラメータを有するものとするが、ＨｉｓｉｍなどＭＯＳＦＥＴの特性を表現する他のパラメータ体系に基づくものであっても良い。
以上に述べた本実施の形態に記載した発明においては不揮発性メモリの選択ゲートトランジスタモデルＭＳＧとメモリゲートトランジスタモデルＭＭＧの間にバイアス依存性を持つ可変抵抗モデルＲ０を挿入することにより、不揮発性メモリのセル電流の特徴を正確に表現することができる。
本実施の形態に記載した発明においては、特に、二次元デバイスシミュレーションおよび実測値の解析から明らかとなったギャップ領域における寄生抵抗のバイアス依存性や温度依存性における特徴を、可変抵抗モデルＲ０に反映させることにより、二つの通常のトランジスタモデルに一つの可変抵抗モデルを付け足しただけの簡単な構成であるにも関わらず、従来の素子モデルにおいて表現できなかった不揮発性メモリのセル電流の特徴を精度良く再現することができる。
また、本実施の形態に記載した発明においては、二つの通常のトランジスタモデルに一つの可変抵抗モデルを付け足すだけの単純な構成を持ち、トランジスタモデルのモデル式などトランジスタモデルの形態自体に特殊な変更を加えるものではないので、回路シミュレータが特殊なトランジスタモデルに対応している必要がなく、通常の回路シミュレータによっても不揮発性メモリのセル電流の特徴を精度良く再現することができる。
また、本実施の形態に記載した発明においては、特殊なトランジスタモデルを使用しないことから、通常のトランジスタモデルと同等の計算の安定性や計算の収束性が得られる。
そして、このように、記憶素子に印加される選択ゲート電圧Ｖｓｇ及びメモリゲート電圧Ｖｍｇ、或いは、温度の変動に対して、実際のデバイスの測定結果との一致度が高いシミュレーション結果を得られる素子モデル１を用いることで、回路シミュレーションの精度を高めることができる。また、設計時の想定と、実際のデバイスの特性とのズレを小さくすることで、製造される半導体装置の不具合を設計時に予め解消することができるため、実施の形態１にかかる素子モデル１を用いることで、開発期間の短縮と、半導体装置の信頼性を高めることができる。
実施の形態２
実施の形態２では、実施の形態１にかかる素子モデル１のより具体的な構成例について説明する。なお、実施の形態２の説明において、実施の形態１で説明した要素については実施の形態１と同じ符号を付して説明を省略する。
図９に実施の形態２にかかる素子モデル２を説明する図を示す。図９に示すように、実施の形態２にかかる素子モデル２では、可変抵抗モデルＲ０を複数の抵抗又は可変抵抗を用いて構成する。具体的には、実施の形態２では、直列に接続される第１の可変抵抗モデルから第３の可変抵抗モデル（例えば、可変抵抗モデルＲ１、可変抵抗モデルＲ２、可変抵抗モデルＲ３）及び固定抵抗モデルＲ４の合成抵抗により可変抵抗モデルＲ０を構成する。
ギャップ領域寄生抵抗の選択ゲート電圧Ｖｓｇ依存性の特徴として、選択ゲート電圧Ｖｓｇが小さい場合にはギャップ領域寄生抵抗の選択ゲート電圧Ｖｓｇに対して強く依存し、選択ゲート電圧Ｖｓｇが大きい場合には寄生抵抗の選択ゲート電圧Ｖｓｇ依存性が弱くなる傾向をもつ。横軸にＶｓｇを取り、縦軸にギャップ領域寄生抵抗の対数を取ってプロットした場合、その傾きは選択ゲート電圧Ｖｓｇの増加とともに緩やかになる。図３で説明したように、実施の形態１にかかる素子モデル１の可変抵抗モデルＲ０は上記のようなギャップ領域寄生抵抗の選択ゲート電圧依存性を表す。より具体的な例として、実施の形態２では、選択ゲートＶｓｇに対する依存性の強弱が異なる複数の可変抵抗により、上記のようなギャップ領域寄生抵抗の選択ゲート電圧依存性を表す。
なお、固定抵抗モデルＲ４は、可変抵抗モデルＲ１〜Ｒ３に対して並列接続される、予め決まった抵抗値が設定される抵抗モデルである。この固定抵抗モデルは、可変抵抗モデルＲ１〜Ｒ３の直列接続からなる合成抵抗の値が大きくなった時に、可変抵抗モデルＲ０の抵抗値が大きくなりすぎ、回路シミュレーションが不安定化することを防ぐためのバイパス抵抗である。この固定抵抗モデルＲ４の抵抗値は、例えば１ＧΩから１００ＴΩ程度の値に設定され、典型的には１ＴΩ程度の値に設定される。また、可変抵抗モデルＲ１〜Ｒ３のそれぞれ、あるいは一部に対してバイパス抵抗を並列に接続しても良く、この場合であっても、固定抵抗モデルＲ４と同様の効果が得られる。可変抵抗モデルＲ１〜Ｒ３のそれぞれ、あるいは一部に対してバイパス抵抗を並列に接続した場合には、直列接続全体に対して並列に接続されるバイパス抵抗Ｒ４は省略しても良い。固定抵抗モデルＲ４は、回路シミュレーションを安定化することを目的に付加するものであるので、可変抵抗モデルＲ１〜Ｒ３の実際の抵抗値や実際にシミュレーションを行う際のバイアス条件や回路動作条件によっては、固定抵抗モデルＲ４を付加しなくても安定なシミュレーションを実施できる場合は固定抵抗モデルＲ４を省略しても良い。
続いて、可変抵抗モデルＲ１〜Ｒ３に対して設定する特性について説明する。そこで、図１０に実施の形態２にかかる記憶素子の素子モデル中の３つの可変抵抗のメモリゲート電圧依存性及び温度依存性を説明する図を示す。
図１０に示すように、可変抵抗モデルＲ１〜Ｒ３は、いずれも選択ゲート電圧Ｖｓｇに対して依存性を持つ抵抗であり、選択ゲート電圧Ｖｓｇの減少とともに抵抗値は増加する。また、式（５）で示される感度αは、可変抵抗モデルＲ１、可変抵抗モデルＲ２、可変抵抗モデルＲ３のそれぞれで異なり、同一の選択ゲート電圧Ｖｓｇで比較したときに可変抵抗モデルＲ１、可変抵抗モデルＲ２、可変抵抗モデルＲ３の順に小さくなるように設定される。
また、より典型的には、図１１に示す通りある一定の選択ゲート電圧Ｖｓｇ範囲を含む第一のＶｓｇバイアス領域ではＲ１、Ｒ２、Ｒ３のうちＲ１が最も大きく、第一のＶｓｇバイアス領域よりも選択ゲート電圧Ｖｓｇが高いバイアス範囲である第二のＶｓｇバイアス領域では、Ｒ１、Ｒ２、Ｒ３のうちＲ２が最も大きく、第二のＶｓｇバイアス領域よりも選択ゲート電圧Ｖｓｇが高いバイアス範囲である第三のＶｓｇバイアス領域では、Ｒ１、Ｒ２、Ｒ３のうちＲ３が最も大きい。
そして、少なくもメモリセルに対して読み出し動作を行う電圧範囲内のあるメモリゲート電圧Ｖｍｇにおいて、選択ゲート電圧Ｖｓｇの最も低い領域で可変抵抗モデルＲ１の抵抗値が最も大きく、選択ゲート電圧Ｖｓｇの最も高い領域で可変抵抗モデルＲ３の抵抗値が最も大きく、可変抵抗モデルＲ１の抵抗値が最大となる選択ゲート電圧Ｖｓｇの範囲と可変抵抗モデルＲ３の抵抗値が最大となる選択ゲート電圧Ｖｓｇの範囲との中間に相当する選択ゲート電圧Ｖｓｇの範囲では可変抵抗モデルＲ２の抵抗値が最も大きい。
ここで、可変抵抗モデルＲ１〜Ｒ３が表すチャネル抵抗の説明に用いるために、図１２に実施の形態２にかかる記憶素子の選択ゲート電圧の違いにより生じる電界の違いを説明する図を示す。
可変抵抗モデルＲ２は、典型的には図１２の上図に示したように、選択ゲートＳＧからの電気力線の影響が大きくなることにより、ギャップ領域の電位の選択ゲート電圧Ｖｓｇに対する依存性が、選択ゲートＳＧ直下のシリコン基板１０の電位の選択ゲート電圧依存性よりも弱い場合のチャネル抵抗を表現するものである。
可変抵抗モデルＲ３は、典型的には図１２の下図に示すように、選択ゲートＳＧ下の反転層が形成されたときに、ギャップ領域の電位の選択ゲート電圧依存性が可変抵抗モデルＲ２により表現した成分よりも更に弱くなることを表現する。これは可変抵抗モデルＲ３がギャップ領域の抵抗を受け持つバイアス範囲では、選択ゲートＳＧ下部に反転層が形成されるため、選択ゲートＳＧからの電界が選択ゲート下の反転層により遮蔽され、選択ゲートＳＧからの電界がギャップ領域へ回り込んでギャップ領域の電位を変動させる作用が弱くなることを表現するものである。
可変抵抗モデルＲ１は、典型的には選択ゲートＳＧ直下の抵抗に対する補正成分であり、選択ゲート直下のチャネル抵抗の選択ゲート電圧依存性と同程度か、それよりも若干弱い選択ゲート電圧依存性を持つ。但し、これらの効果を上記とは異なる配分により上記とは異なる個数の抵抗に配分し、ギャップ領域抵抗を表現しても良い。
また、図１０の上図に示すように、可変抵抗モデルＲ１〜Ｒ３は、メモリゲート電圧Ｖｍｇが低いほど抵抗値が大きくなるように定式化する。或いは、少なくも可変抵抗モデルＲ２については、メモリゲート電圧Ｖｍｇが低いほど抵抗値が大きくなるように定式化する。
また、選択ゲート電圧Ｖｓｇが高い領域では、選択ゲート電圧Ｖｓｇが低い領域に比べてギャップ抵抗のメモリゲート電圧Ｖｍｇに対する依存性を小さくするように、ギャップ領域の抵抗をモデリングする。これは、セル電流実測値の解析結果に基づく操作である。
また、メモリゲートＭＧの下部でギャップ領域寄りの位置にあるチャージトラップ層の上部に局在してキャリアＴＥがトラップされた場合は、さらにメモリゲートＭＧの飽和領域におけるピンチオフ抵抗の増加をもたらすことが確認されたが、この効果も可変抵抗Ｒ１からＲ３、典型的にはＲ３に繰り込まれても良い。
また、図１０の下図に示すように、可変抵抗モデルＲ１〜Ｒ３は、温度が低いほど抵抗値が大きくなるように定式化する。例えば、（８）式から（１０）式のようなモデル式を用いて実測値を再現するように定式化する。
Ｒ１＝ｆ１１（Ｖｓｇ）×ｇ１（Ｖｍｇ）×ｈ１（Ｔ）・・・（８）
Ｒ２＝ｆ１２（Ｖｓｇ）×ｇ２（Ｖｍｇ）×ｈ２（Ｔ）・・・（９）
Ｒ３＝ｆ１３（Ｖｓｇ）×ｇ３（Ｖｍｇ）×ｈ３（Ｔ）・・・（１０）
（８）式から（１０）式においては、Ｔは温度である。また、ｆ１１（Ｖｃｇ）、ｆ１２（Ｖｃｇ）、ｆ１３（Ｖｃｇ）はＶｃｇの増加に対して減少する関数である。ｇ１（Ｖｃｇ）、ｇ２（Ｖｃｇ）、ｇ３（Ｖｃｇ）はＶｍｇの増加に対して減少する関数である。ｈ１（Ｔ）、ｇ２（Ｔ）、ｇ３（Ｔ）は温度の増加に対して減少する関数である。
また、（８）式から（１０）式におけるｆ１１（Ｖｓｇ）、ｆ１２（Ｖｓｇ）、ｆ１３（Ｖｓｇ）は例えば以下のように表される。
ｆ１１（Ｖｓｇ）＝ｅｘｐ（−Ａ１１×Ｖｃｇ＋Ｂ１１）・・・（１１）
ｆ１２（Ｖｓｇ）＝ｅｘｐ（−Ａ１２×Ｖｃｇ＋Ｂ１２）・・・（１２）
ｆ１３（Ｖｓｇ）＝ｅｘｐ（−Ａ１３×Ｖｃｇ＋Ｂ１３）・・・（１３）
ここで、Ａ１１、Ａ１２、Ａ１３、Ｂ１１、Ｂ１２、Ｂ１３は定数であり、また典型的にはＡ１１とＡ１２は正の定数であり、Ａ１３は正の定数またはゼロである。また、典型的にはＡ１１はＡ１２よりも大きく、Ａ１２はＡ１３より大きい。
また、より一般的に発明の要請を満たす関数として（１４）式から（１６）式を用いても良い。
Ｒ１＝ｆ２１（Ｖｃｇ，Ｖｍｇ，Ｔ）・・・（１４）
Ｒ２＝ｆ２２（Ｖｃｇ，Ｖｍｇ，Ｔ）・・・（１５）
Ｒ３＝ｆ２３（Ｖｃｇ，Ｖｍｇ，Ｔ）・・・（１６）
ここで、ｆ２１（Ｖｃｇ，Ｖｍｇ，Ｔ）、ｆ２２（Ｖｃｇ，Ｖｍｇ，Ｔ）、ｆ２３（Ｖｃｇ，Ｖｍｇ，Ｔ）はＶｃｇの増加に対して減少し、メモリゲート電圧Ｖｍｇの増加に対して減少し、温度の増加に対して減少する関数である。
また、（１４）式から（１６）式におけるｆ２１（Ｖｃｇ，Ｖｍｇ，Ｔ）、ｆ２２（Ｖｃｇ，Ｖｍｇ，Ｔ）、ｆ２３（Ｖｃｇ，Ｖｍｇ，Ｔ）は、メモリゲート電圧Ｖｍｇおよび温度Ｔを典型的なメモリセル動作に対応する一定値とした場合に、例えば以下のように表すことができる特徴を持つ関数である。
ｆ２１（Ｖｓｇ）＝ｅｘｐ（−Ａ２１×Ｖｃｇ＋Ｂ２１）・・・（１７）
ｆ２２（Ｖｓｇ）＝ｅｘｐ（−Ａ２２×Ｖｃｇ＋Ｂ２２）・・・（１８）
ｆ２３（Ｖｓｇ）＝ｅｘｐ（−Ａ２３×Ｖｃｇ＋Ｂ２３）・・・（１９）
ここで、Ａ２１、Ａ２２、Ａ２３、Ｂ２１、Ｂ２２、Ｂ２３は定数であり、また典型的にはＡ２１とＡ２２は正の定数であり、Ａ２３は正の定数またはゼロである。また、典型的にはＡ２１はＡ２２よりも大きく、Ａ２２はＡ２３より大きい。
典型的なメモリセル動作に対応するメモリゲート電圧Ｖｍｇとは例えばゼロボルトであり、典型的なメモリセル動作に対応する温度Ｔとは例えば摂氏２５度である。また、前述したＲ１、Ｒ２およびＲ３の関係に対応して、メモリゲート電圧Ｖｍｇおよび温度Ｔを典型的なメモリセル動作に対応する一定値とした場合に、ある一定の選択ゲート電圧Ｖｓｇ範囲を含む第一のＶｓｇバイアス領域ではｆ２１、ｆ２２、ｆ２３のうちｆ２１が最も大きく、第一のＶｓｇバイアス領域よりも選択ゲート電圧Ｖｓｇが高いバイアス範囲である第二のＶｓｇバイアス領域では、ｆ２１、ｆ２２、ｆ２３のうちｆ２２が最も大きく、第二のＶｓｇバイアス領域よりも選択ゲート電圧Ｖｓｇが高いバイアス範囲である第三のＶｓｇバイアス領域では、ｆ２１、ｆ２２、ｆ２３のうちｆ２３が最も大きい。また、Ｒ３はＲ１やＲ２に比べて値が小さいので、式（１０）、式（１６）に代えてＲ３を小さな値の定数かあるいはゼロに置き換えても良い。
また、本実施の形態においては選択ゲートトランジスタのサブスレッショルド領域におけるチャネル抵抗を式（２０）で示される関数でフィッティングし、式（１８）のＡ２２の値を式（２０）のＡｃｈよりも小さな値に設定する。
Ｒｃｈ＝ｅｘｐ（−Ａｃｈ×Ｖｃｇ＋Ｂｃｈ）・・・（２０）
これにより、寄生抵抗Ｒ０が選択ゲート電圧Ｖｓｇの変化に対して、選択ゲートトランジスタのサブスレッショルド領域における選択ゲートトランジスタのチャネル抵抗の選択ゲート電圧Ｖｓｇ依存性よりも緩やかに変化するようにする。
また、特に、選択ゲートトランジスタのしきい値電圧を含む選択ゲート電圧Ｖｓｇの範囲を前記第二のＶｓｇバイアス領域とする。これにより、選択ゲートトランジスタには反転層が形成されるが、ギャップ領域には反転層が形成されないことにより、ギャップ領域の寄生抵抗が大きくなり、かつギャップ領域の寄生抵抗の選択ゲート電圧Ｖｓｇ依存性が、選択ゲートトランジスタのサブスレッショルド領域における選択ゲートトランジスタのチャネル抵抗の選択ゲート電圧Ｖｓｇ依存性よりも緩やかになることを表現できる。
ここで、実施の形態２にかかる素子モデル２においても、書き込み状態と消去状態では可変抵抗モデルＲ１〜Ｒ３の抵抗値を大きく変えた方が良い。そこで、図１３に実施の形態２にかかる記憶素子に用いられる可変抵抗の抵抗特性を書き込み状態と消去状態とで比較した図を示す。
図１３の上図は、第１の例であり、消去状態における可変抵抗モデルＲ１〜Ｒ３の特性を書き込み状態の可変抵抗モデルＲ１〜Ｒ３の特性よりも抵抗値を低くする例である。図１３の下図は、第２の例であり、消去状態における可変抵抗モデルＲ１〜Ｒ３の値を、書き込み状態の可変抵抗モデルＲ１〜Ｒ３の抵抗値よりも小さい一定値とした場合である。また、消去状態における可変抵抗モデルＲ１〜Ｒ３の値を一定値とする例として図示はしていないが、可変抵抗モデルＲ１〜Ｒ３の値をゼロにしても良い。このように、消去状態の可変抵抗モデルＲ１〜Ｒ３の抵抗値を書き込み状態よりも小さくすることで、可変抵抗モデルＲ１〜Ｒ３が素子モデル１の特性に与える影響を小さくすることができる。
上記説明より、実施の形態２では、複数の可変抵抗モデルを組み合わせることで、容易に実施の形態１にかかる素子モデル１の可変抵抗モデルＲ０の条件を満たすモデルを構築することができ、実施の形態１と同様にシミュレーション精度の向上を実現することができる。
なお、可変抵抗モデルＲ１〜Ｒ３のうち２つの抵抗については、その２つの抵抗を合成した１つの抵抗で表現しても良い。この場合、図９において固定抵抗モデルＲ４と並列に接続されるのは直列に接続された２つの抵抗となる。また、可変抵抗モデルＲ１〜Ｒ３を、３つの抵抗を合成した１つの抵抗で表現しても良い。この場合、図９において固定抵抗モデルＲ４と並列に接続されるのは１つの抵抗となる。また、例えばモデルの精密化のために、可変抵抗モデルＲ１〜Ｒ３の少なくとも１つを、さらに直列に接続される複数の抵抗モデルに分割しても良い。この場合、固定抵抗モデルＲ４と並列に接続されるのは直列に接続された４つ以上の抵抗となる。また、シミュレーションの安定化のために、固定抵抗モデルＲ４以外の並列抵抗を付加しても良い。例えば、可変抵抗モデルＲ１〜Ｒ３のいずれかに対して、並列接続される固定抵抗モデルを接続しても良い。
可変抵抗モデルＲ１〜Ｒ３に代えて、Ｒ１とＲ２の二つの可変抵抗モデルだけを用いる場合、選択ゲート電圧Ｖｓｇの変化に対する寄生抵抗値の変化の割合の絶対値（｜ΔＲ０ / ΔＶｓｇ｜）は、同一の選択ゲート電圧Ｖｓｇで比較したときに可変抵抗モデルＲ１、可変抵抗モデルＲ２の順に小さくなるように設定される。ここで、可変抵抗モデルＲ１は可変抵抗モデルＲ２よりも低い選択ゲート電圧Ｖｓｇにおいて変抵抗モデルＲ２よりも抵抗値が大きくなる可変抵抗モデルである。
実施の形態３
実施の形態３では、実施の形態２にかかる素子モデル２の変形例となる素子モデル３について説明する。なお、実施の形態３の説明において、実施の形態１、２で説明した要素については実施の形態１、２と同じ符号を付して説明を省略する。
図１４に実施の形態３にかかる素子モデル３を説明する図を示す。図１４に示すように、実施の形態３にかかる素子モデル３は、実施の形態２にかかる素子モデル２の可変抵抗モデルＲ３を第３のトランジスタモデル（例えば、トランジスタモデルＭＭＧ２）に置き換えたものである。トランジスタモデルＭＭＧ２は、ソースが可変抵抗モデルＲ２の一端に接続され、ドレインがメモリゲートトランジスタモデルＭＭＧのドレインに接続される。また、トランジスタモデルＭＭＧ２のゲートには、メモリゲート電圧Ｖｍｇが与えられる。
ここで、トランジスタモデルＭＭＧ２は、閾値電圧をメモリゲートトランジスタモデルＭＭＧの閾値電圧よりも高く設定する。これにより、メモリゲートトランジスタのギャップ領域寄りの領域に局在してトラップされた電子（図２上図のキャリアＴＥのうち、メモリゲートの下部に位置する電子）による、メモリゲートトランジスタのピンチオフ抵抗の増加を表現できる。
上記説明より、実施の形態３にかかる素子モデル３では、メモリゲートトランジスタのピンチオフ抵抗の増加を表現することで、回路シミュレーションの精度を高めることができる。
実施の形態４
実施の形態４では、実施の形態２にかかる素子モデル２の変形例となる素子モデル４について説明する。なお、実施の形態４の説明において、実施の形態１、２で説明した要素については実施の形態１、２と同じ符号を付して説明を省略する。
図１５に実施の形態４にかかる素子モデル４を説明する図を示す。図１５に示すように、実施の形態４にかかる素子モデル４は、実施の形態２にかかる素子モデル２の可変抵抗モデルＲ０に第３のトランジスタモデル（例えば、トランジスタモデルＭＭＧ２）を追加したものである。トランジスタモデルＭＭＧ２は、ソースが可変抵抗モデルＲ３の一端に接続され、ドレインがメモリゲートトランジスタモデルＭＭＧのドレインに接続される。また、トランジスタモデルＭＭＧ２のゲートには、メモリゲート電圧Ｖｍｇが与えられる。
ここで、トランジスタモデルＭＭＧ２は、実施の形態３と同様に閾値電圧をメモリゲートトランジスタモデルＭＭＧの閾値電圧よりも高く設定する。これにより、メモリゲートトランジスタのギャップ領域寄りの領域に局在してトラップされた電子（図２上図のキャリアＴＥのうち、メモリゲートの下部に位置する電子）による、メモリゲートトランジスタのピンチオフ抵抗の増加を表現できる。
上記説明より、実施の形態４にかかる素子モデル４では、実施の形態２にかかる素子モデル２で表現される記憶素子の特性に加えて、メモリゲートトランジスタのピンチオフ抵抗の増加を表現することで、回路シミュレーションの精度を高めることができる。
実施の形態５
実施の形態５では、スプリットゲート型のフローティングゲート型不揮発性メモリに対して、可変抵抗モデルＲ０を有する素子モデル適用する場合のモデル作成方法について説明する。そこで、図１６に実施の形態５にかかる記憶素子を説明する断面図を示す。
ここで、フローティングゲート型メモリにおいても、シリコン基板１０、フローティングゲートＦＧ及びコントロールゲートＣＧは、それぞれ絶縁膜１３を介して接するように形成される。そのため、フローティングゲート型メモリにおいてもフローティングゲートＦＧ或いはコントロールゲートＣＧと選択ゲートＳＧのいずれにも覆われないシリコン基板１０の表面が存在し、この領域がギャップ領域となる。
このフローティングゲート型メモリにおいても、実施の形態１から実施の形態４に関する検討と同じ検討を行うことで、ギャップ領域に対応する可変抵抗モデルＲ０を設定することができる。そこで、実施の形態５では、実施の形態１から実施の形態４と同様に可変抵抗モデルＲ０を用いた素子モデル５を作成する。
そこで、図１７に実施の形態５にかかる記憶素子の素子モデル５を説明する図を示す。図１７に示すように、フローティングゲート型メモリの素子モデル５では、実施の形態１の素子モデル１のメモリゲートトランジスタモデルＭＭＧをコントロールゲートトランジスタモデルＭＣＧに置き換える。このコントロールゲートトランジスタモデルＭＣＧは、メモリゲートトランジスタモデルＭＭＧに対応するものであり、ＢＳＩＭに準拠したパラメータ、あるいはＨｉｓｉｍなどＢＳＩＭ以外のトランジスタモデルのパラメータを有する。
また、フローティングゲート型メモリでは、フローティングゲートＦＧがＭＯＮＯＳ型メモリのチャージトラップ層と同じ機能を持つ。そのため、図５等で説明したメモリゲートがチャネル部に与える電界は、フローティングゲート型メモリのコントロールゲートと浮遊ゲートの積層構造によりチャネル部に与えられる電界と読み替えて、可変抵抗モデルＲ０、コントロールゲートトランジスタモデルＭＣＧのパラメータを検討することが好ましい。
フローティングゲート型メモリは、ＭＯＮＯＳ型のメモリのようにチャージトラップ層に電荷を蓄積することによりデータを記録するものではないが、選択ゲートとフローティングゲートの間に、スプリットゲート型のＭＯＮＯＳ型メモリと同様に存在するギャップ領域の寄生抵抗が、チャージトラップ層への電荷の蓄積以外の理由により、顕著化する場合には本発明を適用しても良い。
また、ＭＯＮＯＳ型やフローティングゲート型以外のスプリットゲート型のメモリ素子についても、二つのゲートに挟まれた領域の寄生抵抗が素子特性に影響する場合には、本発明に記載されるゲート電極やその他構成要素の名称を、対象とする半導体素子の対応する構成要素に読み替えることにより、本発明を適用しても良い。
さらにはスプリットゲート型のメモリ素子以外の半導体素子において、二つのゲートに挟まれた領域の寄生抵抗が素子特性に影響する場合には、本発明に記載されるゲート電極やその他構成要素の名称を、対象とする半導体素子の対応する構成要素に読み替えることにより、本発明を適用しても良い。
上記説明より、可変抵抗モデルＲ０を素子モデルに含めることで、ギャップ領域を有するスプリットゲート型メモリの全般について、実施の形態１で説明した考え方を適用できることがわかる。また、可変抵抗モデルＲ０を含むスプリットゲート型メモリの素子モデルを用いることでスプリットゲート型メモリを含む回路のシミュレーションの精度を高めることができる。
実施の形態６
実施の形態６では、実施の形態１から実施の形態５で説明した素子モデルを含むプロセスデザインキットについて説明する。そこで、図１８に実施の形態６にかかる設計支援装置及びプロセスデザインキットを説明する図を示す。
図１８に示す設計支援装置は、例えば、回路シミュレーションプログラムを実行する演算装置である。そして、プロセスデザインキットには、ＮＭＯＳトランジスタモデル、ＰＭＯＳトランジスタモデル、抵抗モデル、コンデンサモデル等の一般的か回路素子の素子モデルに加えて、実施の形態１から実施の形態５で説明した素子モデルの少なくとも１つを含む記憶素子モデルが含まれる。
設計支援装置は、例えば、設計支援装置内、或いは、設計支援装置の外部に設けられる記憶装置に格納されたプロセスデザインキットを読み込むことで、検証対象の回路のネットリストを作成し、当該ネットリストを用いて回路特性のシミュレーションを行う。
ここで、実施の形態１から実施の形態５で説明した素子モデルに含まれるトランジスタモデルは、いずれも既存のトランジスタモデルであるＢＳＩＭに準拠したパラメータ、或いはＨｉｓｉｍなどのＢＳＩＭ以外の既存のトランジスタモデルのパラメータにより構成することができ、新たに特殊なトランジスタモデルを導入する必要が無いので、設計声援装置での特殊な対応を必要とせず、プロセスデザインキットに含まれる他の素子モデルと同様に設計支援装置で読み込むことができる。
このようにプロセスデザインキット内に実施の形態１から実施の形態５で説明した素子モデルを含むことで、スプリットゲート型の不揮発性メモリを含む回路のシミュレーション精度を高めることができる。
その他の実施の形態
なお、上記各実施の形態で説明した素子モデルにおいて、可変抵抗モデルがドレイン電圧依存性や基板バイアス依存性など、選択ゲート電圧Ｖｓｇ依存性やメモリゲート電圧Ｖｍｇ依存性以外のバイアス依存性を持っても良い。
また、ＭＯＮＯＳ型メモリにおいて、データ消去のための正孔が絶縁膜中に残留する場合において、当該正孔に起因するギャップ領域の寄生抵抗が大きい場合、或いは、正孔とともに電子が残留することによりメモリゲート下部に不均一な電荷が残留する場合など、メモリセルのドレイン電流に寄生抵抗分を考慮する必要がある場合には可変抵抗モデルＲ０に当該影響を反映させることができる。
また、上記説明では、Ｎチャネルトランジスタを用いたメモリ素子について記述したが、Ｐチャネルトランジスタを用いたメモリ素子についても極性を反転させることで上記において説明した考え方を適用できる。上記で説明した考え方は、バルク基板上の形成された不揮発性メモリに限らず、ＳＯＩ基板上、ＦＩＮＦＥＴ上、あるいはガラス基板上など、バルク基板以外の基板上に形成された不揮発性メモリに適用することもできる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
１〜５ 素子モデル
１０ シリコン基板
１１ ドレイン拡散領域
１２ ソース拡散領域
１３ ゲート絶縁膜
ＳＧ 選択ゲート
ＭＳＧ 選択ゲートトランジスタモデル
ＭＧ メモリゲート
ＭＭＧ メモリゲートトランジスタモデル
ＭＭＧ２ トランジスタモデル
ＦＧ フローティングゲート
ＣＧ コントロールゲート
ＭＣＧ コントロールゲートトランジスタモデル
ＴＥ キャリア
Ｖｓｇ 選択ゲート電圧
Ｖｍｇ メモリゲート電圧
Ｒ０〜Ｒ３ 可変抵抗モデル
Ｒ４ 固定抵抗モデル

Claims (13)

  1. 設計支援装置が、選択ゲートと、メモリゲートと、を有し、不揮発性メモリにおいてデータを記憶する記憶素子の動作シミュレーションを、前記記憶素子の素子モデルを用いて実行する方法であって、
    前記記憶素子の素子モデルは、
    前記選択ゲートに印加される選択ゲート電圧によりチャネル抵抗が変化する選択ゲートトランジスタの特性を模擬する第１のトランジスタモデルと、
    前記メモリゲートに印加されるメモリゲート電圧によりチャネル抵抗が変化するメモリゲートトランジスタの特性を模擬する第２のトランジスタモデルと、
    前記選択ゲートと前記メモリゲートとを絶縁する絶縁膜の下部に形成されるギャップ領域に対応して設定され、前記選択ゲート電圧と前記メモリゲート電圧とに応じて抵抗値が変化する可変抵抗モデルと、
    を有し、
    前記可変抵抗モデルは、前記第１のトランジスタモデルのソースと、前記第２のトランジスタモデルのドレインとの間に接続されている、
    ことを特徴とする、記憶素子の動作シミュレーション方法。
  2. 前記可変抵抗モデルの抵抗値は、前記第１のトランジスタモデルにおけるチャネル抵抗の前記選択ゲート電圧に対する依存性よりも緩やかに変化し、前記選択ゲートの電圧とともに減少し、前記メモリゲート電圧の増加とともに減少し、かつ、温度の増加に対して減少する、
    ことを特徴とする、請求項１に記載の記憶素子の動作シミュレーション方法。
  3. 前記可変抵抗モデルの特性は、前記メモリゲートトランジスタの下部に形成されるチャージトラップ層に電荷がチャージされていない消去状態の抵抗値が、前記チャージトラップ層に前記電荷がチャージされた書き込み状態の抵抗値よりも低くなるように設定される、
    ことを特徴とする、請求項１に記載の記憶素子の動作シミュレーション方法。
  4. 前記可変抵抗モデルは、直列に接続される第１の可変抵抗モデルから第３の可変抵抗モデルを有し、
    前記第１の可変抵抗モデルの抵抗値は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、かつ、温度の増加とともに減少し、
    前記第２の可変抵抗モデルの抵抗値は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、温度の増加とともに減少し、かつ、前記選択ゲート電圧に対する依存性が前記第１の可変抵抗モデルより弱く、
    前記第３の可変抵抗モデルの抵抗値は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、温度の増加と共に減少し、かつ、前記選択ゲート電圧に対する依存性が前記第２の可変抵抗モデルより弱い、
    ことを特徴とする、請求項１に記載の記憶素子の動作シミュレーション方法。
  5. 前記第３の可変抵抗モデルの前記メモリゲート電圧に対する傾きは前記第１の可変抵抗モデル及び前記第２の可変抵抗モデルより小さい、
    ことを特徴とする、請求項４に記載の記憶素子の動作シミュレーション方法。
  6. 前記第１の可変抵抗モデルから前記第３の可変抵抗モデルと並列に接続され、予め決まった抵抗値が設定される固定抵抗モデルを有する、
    ことを特徴とする、請求項４に記載の記憶素子の動作シミュレーション方法。
  7. 前記可変抵抗モデルは、第１の可変抵抗モデル、第２の可変抵抗モデル及び第３のトランジスタモデルを有し、
    前記第１の可変抵抗モデル、第２の可変抵抗モデル及び第３のトランジスタモデルは直列に接続され、かつ、前記第３のトランジスタモデルのゲートには、前記メモリゲート電圧が印加され、
    前記第１の可変抵抗モデルの抵抗値は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、かつ、温度の増加とともに減少し、
    前記第２の可変抵抗モデルの特性は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、温度の増加とともに減少し、かつ、前記選択ゲート電圧に対する依存性が前記第１の可変抵抗モデルより弱い、
    ことを特徴とする、請求項１に記載の記憶素子の動作シミュレーション方法。
  8. 前記第１の可変抵抗モデル、前記第２の可変抵抗モデル及び前記第３のトランジスタモデルと並列に接続され、予め決まった抵抗値が設定される固定抵抗モデルを有する、
    ことを特徴とする、請求項７に記載の記憶素子の動作シミュレーション方法。
  9. 前記可変抵抗モデルは、第１の可変抵抗モデル、第２の可変抵抗モデル、第３の可変抵抗モデル及び第３のトランジスタモデルを有し、
    前記第１の可変抵抗モデルから第３の可変抵抗モデル及び第３のトランジスタモデルは直列に接続され、かつ、前記第３のトランジスタモデルのゲートには、前記メモリゲート電圧が印加され、
    前記第１の可変抵抗モデルの抵抗値は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、かつ、温度の増加とともに減少し、
    前記第２の可変抵抗モデルの抵抗値は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、温度の増加とともに減少し、かつ、前記選択ゲート電圧に対する依存性が前記第１の可変抵抗モデルより弱く、
    前記第３の可変抵抗モデルの抵抗値は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、温度の増加と共に減少し、かつ、前記選択ゲート電圧に対する依存性が前記第２の可変抵抗モデルより弱い、
    ことを特徴とする、請求項１に記載の記憶素子の動作シミュレーション方法。
  10. 前記第１の可変抵抗モデルから前記第３の可変抵抗モデル及び前記第３のトランジスタモデルと並列に接続され、予め決まった抵抗値が設定される固定抵抗モデルを有する、
    ことを特徴とする、請求項９に記載の記憶素子の動作シミュレーション方法。
  11. 前記第１のトランジスタモデル、前記第２のトランジスタモデル及び前記可変抵抗モデルは、ＢＳＩＭ（Berkeley Short-channel IGFET Model）に準拠した素子パラメータを有する、
    ことを特徴とする、請求項１に記載の記憶素子の動作シミュレーション方法。
  12. 前記素子モデルは、ＭＯＮＯＳ型メモリ、或いは、フローティングゲート型メモリの動作を模擬する、
    ことを特徴とする、請求項１に記載の記憶素子の動作シミュレーション方法。
  13. 設計支援装置が、選択ゲートと、メモリゲートと、を有し、不揮発性メモリにおいてデータを記憶する記憶素子の動作シミュレーションを、トランジスタ、抵抗、コンデンサ及び前記記憶素子の素子モデルを含むプロセスデザインキットを用いて実行する方法であって、
    前記記憶素子の素子モデルは、
    前記選択ゲートに印加される選択ゲート電圧によりチャネル抵抗が変化する選択ゲートトランジスタの特性を模擬する第１のトランジスタモデルと、
    前記メモリゲートに印加されるメモリゲート電圧によりチャネル抵抗が変化するメモリゲートトランジスタの特性を模擬する第２のトランジスタモデルと、
    前記選択ゲートと前記メモリゲートとを絶縁する絶縁膜の下部に形成されるギャップ領域に対応して設定され、前記選択ゲート電圧と前記メモリゲート電圧とに応じて抵抗値が変化する可変抵抗モデルと、
    を有し、
    前記可変抵抗モデルは、前記第１のトランジスタモデルのソースと、前記第２のトランジスタモデルのドレインとの間に接続されている、
    ことを特徴とする、記憶素子の動作シミュレーション方法。
JP2016255157A 2016-12-28 2016-12-28 記憶素子の動作シミュレーション方法 Active JP6793035B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016255157A JP6793035B2 (ja) 2016-12-28 2016-12-28 記憶素子の動作シミュレーション方法
US15/832,256 US10496782B2 (en) 2016-12-28 2017-12-05 Element model and process design kit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016255157A JP6793035B2 (ja) 2016-12-28 2016-12-28 記憶素子の動作シミュレーション方法

Publications (2)

Publication Number Publication Date
JP2018106588A JP2018106588A (ja) 2018-07-05
JP6793035B2 true JP6793035B2 (ja) 2020-12-02

Family

ID=62630627

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016255157A Active JP6793035B2 (ja) 2016-12-28 2016-12-28 記憶素子の動作シミュレーション方法

Country Status (2)

Country Link
US (1) US10496782B2 (ja)
JP (1) JP6793035B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10672893B2 (en) 2017-11-30 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of making semiconductor device comprising flash memory and resulting device
JP6789576B2 (ja) * 2018-08-02 2020-11-25 株式会社フローディア 積和演算装置
US11257547B2 (en) * 2020-07-07 2022-02-22 Macronix International Co., Ltd. Operation method for memory device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090052259A1 (en) * 2007-08-24 2009-02-26 Renesas Technology Corp. Non-volatile semiconductor memory device
JP5394278B2 (ja) * 2010-02-09 2014-01-22 ルネサスエレクトロニクス株式会社 半導体装置
JP6381067B2 (ja) * 2013-03-19 2018-08-29 ローム株式会社 半導体装置および半導体装置の製造方法
TWI658597B (zh) * 2014-02-07 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置
CN106537567B (zh) * 2014-07-16 2019-08-27 株式会社日本有机雷特显示器 晶体管、显示装置和电子设备

Also Published As

Publication number Publication date
JP2018106588A (ja) 2018-07-05
US10496782B2 (en) 2019-12-03
US20180181696A1 (en) 2018-06-28

Similar Documents

Publication Publication Date Title
US10360101B2 (en) Memory controller and data reading method
JP6793035B2 (ja) 記憶素子の動作シミュレーション方法
US20050027501A1 (en) Method and apparatus for modeling devices having different geometries
CN101329695A (zh) 检测及建立应用于噪声的mos管模型的方法
Sahay et al. A behavioral compact model for static characteristics of 3D NAND flash memory
US20150227669A1 (en) Circuit-level abstraction of multigate devices using two-dimensional technology computer aided design
Larcher et al. A new compact DC model of floating gate memory cells without capacitive coupling coefficients
JP2004303396A (ja) Ｎａｎｄフラッシュメモリテスト構造及びｎａｎｄフラッシュメモリチャネル電圧測定方法
Larcher et al. Modeling NAND Flash memories for IC design
Jeon et al. Accurate compact modeling for sub-20-nm nand flash cell array simulation using the PSP model
CN107729586B (zh) Eeprom模型电路及建模方法、仿真方法及测试结构
Pavan et al. A complete model of E/sup 2/PROM memory cells for circuit simulations
Kalyan et al. Design and simulation equivalent model of floating gate transistor
US20210199703A1 (en) Appratus and methods for determination of capacitive and resistive characteristics of access lines
US20110238393A1 (en) Spice model parameter output apparatus and method, and recording medium
Hsiao et al. Modeling of Apparent Activation Energy and Lifetime Estimation for Retention of 3D SGVC Memory
Chen et al. Study of the impact of charge-neutrality level (CNL) of grain boundary interface trap on device variability and P/E cycling endurance of 3D NAND flash memory
KR101126981B1 (ko) 비정질 박막 트랜지스터의 기생 직렬 저항 성분 추출 방법
Kang et al. A simple flash memory cell model for transient circuit simulation
Portal et al. Floating-gate EEPROM cell model based on MOS model 9
US20090319966A1 (en) Method for analyzing and designing semiconductor device and apparatus for the same
Hwang et al. Accurate SPICE Model for Cells With Tube-Type Poly-Si Channel in Cell Strings of Vertical NAND Flash Memory
JP7325693B2 (ja) トランジスタ特性シミュレーション装置、トランジスタ特性シミュレーション方法、およびトランジスタ特性シミュレーションプログラム
Sim et al. A novel gate-all-around with back-gate (GAAB) 3D NAND flash memory structure for high performance with disturbance-less program operation
Zambelli et al. Compact modeling of negative $ V_ {t} $ shift disturb in NAND flash memories

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190514

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200721

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200811

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201005

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201104

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201109

R150 Certificate of patent or registration of utility model

Ref document number: 6793035

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150