JP2018106588A - 素子モデル及びプロセスデザインキット - Google Patents
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Abstract
Description
以下では、設計支援装置(例えば、回路シミュレータ)において回路素子の動作を数値的に模擬する素子モデルについて説明する。以下で説明する素子モデルは、特に、記憶装置において記憶素子として機能するスプリットゲート型メモリの1つであるMONOS(Metal-Oxide-Nitride-Oxide-silicon)型メモリに関するものである。なお、スプリットゲート型メモリの別の形態であるフローティングゲート型メモリについては別の実施の形態で説明する。
本発明においては、前記ギャップ領域近傍に形成される寄生抵抗の特徴を可変抵抗モデルR0に反映されることにより、物理的に妥当でかつ高精度のモデルを実現するものであるが、まず、前記寄生抵抗のバイアス依存性に関する特徴である第一から第三の特徴を説明する。図2の下図と同様の設定で実施した二次元デバイスシミュレータによる解析を実施した結果、次の三つの傾向が特に顕著であることが解った。
ギャップ領域近傍に形成される寄生抵抗は選択ゲート電圧Vsgの増加とともに減少する。
ギャップ領域近傍に形成される寄生抵抗はメモリゲート電圧Vmgの増加とともに減少する。
ギャップ領域近傍に形成される寄生抵抗の選択ゲート電圧Vsg依存性は、選択ゲートトランジスタのサブスレッショルド領域における選択ゲートトランジスタのチャネル抵抗のVsg依存性に比べて、緩やかである。
φp1=(C1Vsg+CbVb)/(C1+Cb)・・・(1)
であるので、
dφp1/dVsg=C1/(C1+Cb) ・・・(2)
φp2=(C2Vsg+(Cb2+C3)Vb)/(C1+Cb2+C3)・・・(3)
なので、
dφp2/dVsg=C2/(C1+Cb2+C3)・・・(4)
となる。
α=|ΔR0 / ΔVsg| ・・・(5)
αch=|ΔRch / ΔVsg| ・・・(6)
αch>α ・・・(7)
ここで、Rchとは選択ゲートトランジスタのチャネル抵抗である。
前記ギャップ領域近傍に形成される寄生抵抗の第四の特徴として、前記寄生抵抗の温度依存性に関する特徴を図7を参照して説明する。第四の特徴は、可変抵抗モデルR0の抵抗値が素子温度の上昇とともに減少するように設定されることである。また、可変抵抗モデルR0の抵抗値は選択ゲート電圧Vsgが高い条件においても素子温度の上昇とともに減少するように設定される。
実施の形態2では、実施の形態1にかかる素子モデル1のより具体的な構成例について説明する。なお、実施の形態2の説明において、実施の形態1で説明した要素については実施の形態1と同じ符号を付して説明を省略する。
R1=f11(Vsg)×g1(Vmg)×h1(T)・・・(8)
R2=f12(Vsg)×g2(Vmg)×h2(T)・・・(9)
R3=f13(Vsg)×g3(Vmg)×h3(T)・・・(10)
f11(Vsg)=exp(−A11×Vcg+B11)・・・(11)
f12(Vsg)=exp(−A12×Vcg+B12)・・・(12)
f13(Vsg)=exp(−A13×Vcg+B13)・・・(13)
ここで、A11、A12、A13、B11、B12、B13は定数であり、また典型的にはA11とA12は正の定数であり、A13は正の定数またはゼロである。また、典型的にはA11はA12よりも大きく、A12はA13より大きい。
R1=f21(Vcg,Vmg,T)・・・(14)
R2=f22(Vcg,Vmg,T)・・・(15)
R3=f23(Vcg,Vmg,T)・・・(16)
ここで、f21(Vcg,Vmg,T)、f22(Vcg,Vmg,T)、f23(Vcg,Vmg,T)はVcgの増加に対して減少し、メモリゲート電圧Vmgの増加に対して減少し、温度の増加に対して減少する関数である。
f21(Vsg)=exp(−A21×Vcg+B21)・・・(17)
f22(Vsg)=exp(−A22×Vcg+B22)・・・(18)
f23(Vsg)=exp(−A23×Vcg+B23)・・・(19)
ここで、A21、A22、A23、B21、B22、B23は定数であり、また典型的にはA21とA22は正の定数であり、A23は正の定数またはゼロである。また、典型的にはA21はA22よりも大きく、A22はA23より大きい。
Rch=exp(−Ach×Vcg+Bch)・・・(20)
これにより、寄生抵抗R0が選択ゲート電圧Vsgの変化に対して、選択ゲートトランジスタのサブスレッショルド領域における選択ゲートトランジスタのチャネル抵抗の選択ゲート電圧Vsg依存性よりも緩やかに変化するようにする。
実施の形態3では、実施の形態2にかかる素子モデル2の変形例となる素子モデル3について説明する。なお、実施の形態3の説明において、実施の形態1、2で説明した要素については実施の形態1、2と同じ符号を付して説明を省略する。
実施の形態4では、実施の形態2にかかる素子モデル2の変形例となる素子モデル4について説明する。なお、実施の形態4の説明において、実施の形態1、2で説明した要素については実施の形態1、2と同じ符号を付して説明を省略する。
実施の形態5では、スプリットゲート型のフローティングゲート型不揮発性メモリに対して、可変抵抗モデルR0を有する素子モデル適用する場合のモデル作成方法について説明する。そこで、図16に実施の形態5にかかる記憶素子を説明する断面図を示す。
実施の形態6では、実施の形態1から実施の形態5で説明した素子モデルを含むプロセスデザインキットについて説明する。そこで、図18に実施の形態6にかかる設計支援装置及びプロセスデザインキットを説明する図を示す。
なお、上記各実施の形態で説明した素子モデルにおいて、可変抵抗モデルがドレイン電圧依存性や基板バイアス依存性など、選択ゲート電圧Vsg依存性やメモリゲート電圧Vmg依存性以外のバイアス依存性を持っても良い。
10 シリコン基板
11 ドレイン拡散領域
12 ソース拡散領域
13 ゲート絶縁膜
SG 選択ゲート
MSG 選択ゲートトランジスタモデル
MG メモリゲート
MMG メモリゲートトランジスタモデル
MMG2 トランジスタモデル
FG フローティングゲート
CG コントロールゲート
MCG コントロールゲートトランジスタモデル
TE キャリア
Vsg 選択ゲート電圧
Vmg メモリゲート電圧
R0〜R3 可変抵抗モデル
R4 固定抵抗モデル
Claims (13)
- 選択ゲートと、メモリゲートと、を有し、不揮発性メモリにおいてデータを記憶する記憶素子の動作を、回路の動作をシミュレーションする設計支援装置上で模擬するために用いられる素子モデルであって、
前記選択ゲートに印加される選択ゲート電圧によりチャネル抵抗が変化する選択ゲートトランジスタの特性を模擬する第1のトランジスタモデルと、
前記メモリゲートに印加されるメモリゲート電圧によりチャネル抵抗が変化するメモリゲートトランジスタの特性を模擬する第2のトランジスタモデルと、
前記選択ゲートと前記メモリゲートとを絶縁する絶縁膜の下部に形成されるギャップ領域に対応して設定され、前記選択ゲート電圧と前記メモリゲート電圧とに応じて抵抗値が変化する可変抵抗モデルと、を有し、
前記第1のトランジスタモデルと前記第2のトランジスタモデルとの間に前記可変抵抗モデルが設けられる素子モデル。 - 前記可変抵抗モデルの抵抗値は、前記第1のトランジスタモデルにおけるチャネル抵抗の前記選択ゲート電圧に対する依存性よりも緩やかに変化し、前記選択ゲートの電圧とともに減少し、前記メモリゲート電圧の増加とともに減少し、かつ、温度の増加に対して減少する請求項1に記載の素子モデル。
- 前記可変抵抗モデルの特性は、前記メモリゲートトランジスタの下部に形成されるチャージトラップ層に電荷がチャージされていない消去状態の抵抗値が、前記チャージトラップ層に前記電荷がチャージされた書き込み状態の抵抗値よりも低くなるように設定される請求項1に記載の素子モデル。
- 前記可変抵抗モデルは、直列に接続される第1の可変抵抗モデルから第3の可変抵抗モデルを有し、
前記第1の可変抵抗モデルの抵抗値は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、かつ、温度の増加とともに減少し、
前記第2の可変抵抗モデルの抵抗値は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、温度の増加とともに減少し、かつ、前記選択ゲート電圧に対する依存性が前記第1の可変抵抗モデルより弱く、
前記第3の可変抵抗モデルの抵抗値は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、温度の増加と共に減少し、かつ、前記選択ゲート電圧に対する依存性が前記第2の可変抵抗モデルより弱い請求項1に記載の素子モデル。 - 前記第3の可変抵抗モデルの前記メモリゲート電圧に対する傾きは前記第1の可変抵抗モデル及び前記第2の可変抵抗モデルより小さい請求項4に記載の素子モデル。
- 前記第1の可変抵抗モデルから前記第3の可変抵抗モデルと並列に接続され、予め決まった抵抗値が設定される固定抵抗モデルを有する請求項4に記載の素子モデル。
- 前記可変抵抗モデルは、第1の可変抵抗モデル、第2の可変抵抗モデル及び第3のトランジスタモデルを有し、
前記第1の可変抵抗モデル、第2の可変抵抗モデル及び第3のトランジスタモデルは直列に接続され、かつ、前記第3のトランジスタモデルのゲートには、前記メモリゲート電圧が印加され、
前記第1の可変抵抗モデルの抵抗値は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、かつ、温度の増加とともに減少し、
前記第2の可変抵抗モデルの特性は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、温度の増加とともに減少し、かつ、前記選択ゲート電圧に対する依存性が前記第1の可変抵抗モデルより弱い請求項1に記載の素子モデル。 - 前記第1の可変抵抗モデル、前記第2の可変抵抗モデル及び前記第3のトランジスタモデルと並列に接続され、予め決まった抵抗値が設定される固定抵抗モデルを有する請求項7に記載の素子モデル。
- 前記可変抵抗モデルは、第1の可変抵抗モデル、第2の可変抵抗モデル、第3の可変抵抗モデル及び第3のトランジスタモデルを有し、
前記第1の可変抵抗モデルから第3の可変抵抗モデル及び第3のトランジスタモデルは直列に接続され、かつ、前記第3のトランジスタモデルのゲートには、前記メモリゲート電圧が印加され、
前記第1の可変抵抗モデルの抵抗値は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、かつ、温度の増加とともに減少し、
前記第2の可変抵抗モデルの抵抗値は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、温度の増加とともに減少し、かつ、前記選択ゲート電圧に対する依存性が前記第1の可変抵抗モデルより弱く、
前記第3の可変抵抗モデルの抵抗値は、前記選択ゲート電圧の増加とともに減少し、前記メモリゲート電圧の増加とともに減少し、温度の増加と共に減少し、かつ、前記選択ゲート電圧に対する依存性が前記第2の可変抵抗モデルより弱い請求項1に記載の素子モデル。 - 前記第1の可変抵抗モデルから前記第3の可変抵抗モデル及び前記第3のトランジスタモデルと並列に接続され、予め決まった抵抗値が設定される固定抵抗モデルを有する請求項9に記載の素子モデル。
- 前記第1のトランジスタモデル、前記第2のトランジスタモデル及び前記可変抵抗モデルは、BSIM(Berkeley Short-channel IGFET Model)に準拠した素子パラメータを有する請求項1に記載の素子モデル。
- 前記素子モデルは、MONOS型メモリ、或いは、フローティングゲート型メモリの動作を模擬する請求項1に記載の素子モデル。
- 電子回路の動作をシミュレーションする設計支援装置で用いられ、トランジスタ、抵抗、コンデンサ及び記憶素子の素子モデルを含むプロセスデザインキットであって、
前記記憶素子の素子モデルは、選択ゲートと、メモリゲートと、を有し、
前記選択ゲートに印加される選択ゲート電圧によりチャネル抵抗が変化する選択ゲートトランジスタの特性を模擬する第1のトランジスタモデルと、
前記メモリゲートに印加されるメモリゲート電圧によりチャネル抵抗が変化するメモリゲートトランジスタの特性を模擬する第2のトランジスタモデルと、
前記選択ゲートと前記メモリゲートとを絶縁する絶縁膜の下部に形成されるギャップ領域に対応して設定され、前記選択ゲート電圧と前記メモリゲート電圧とに応じて抵抗値が変化する可変抵抗モデルと、を有し、
前記第1のトランジスタモデルと前記第2のトランジスタモデルとの間に前記可変抵抗モデルが設けられるプロセスデザインキット。
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