CN111816232B - 一种基于4管存储结构的存内计算阵列装置 - Google Patents

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Abstract

本发明涉及一种基于4管存储结构的存内计算阵列装置，包括：存储阵列模块、行译码模块、列译码模块、输入激活驱动模块和模数转换器输出模块；所述存储阵列模块的输入端连接输入激活驱动模块，存储阵列模块的输出端通过乘累加位线连接模数转换器输出模块，所述行译码模块用于对所述存储阵列模块中字线行选取；所述列译码模块用于对所述存储阵列模块中位线其反信号进行选取；所述输入激活驱动模块用来传输输入激活信号，并使所述激活信号与所述存储阵列模块中所存数据进行乘累加运算；所述模数转换器输出模块用于对乘累加位线的信号进行模数转换。本发明的整个装置相较现有技术有更小的面积，更低的功耗，更好的稳定性。

Description

一种基于4管存储结构的存内计算阵列装置
技术领域
本发明涉及存算装置领域，特别是涉及一种基于4管存储结构的存内计算阵列装置。
背景技术
深度卷积神经网络(DCNNs)中最常见的运算是乘法和累加(MAC)，它控制着功率和延迟。MAC操作具有很高的规则性和并行性，因此非常适合硬件加速。然而，存内访问量严重限制了传统数字加速器的能源效率。因此，存内计算(IMC)对DCNN加速越来越有吸引力。
现在的存算阵列基本都基于六管或者更多晶体管的存储单元，MAC操作分为基于电阻分压器、放电率等的电流域计算和基于电荷共享、电容分压器等的电荷域计算两种。相比而言电荷域计算由于没有静态电流，所以功耗更低。而六管结构面积更大，功耗也更大。
发明内容
本发明的目的是提供一种基于4管存储结构的存内计算阵列装置，能够简化阵列结构、降低功耗、提高效率。
为实现上述目的，本发明提供了如下方案：
一种基于4管存储结构的存内计算阵列装置，包括：存储阵列模块、行译码模块、列译码模块、输入激活驱动模块和模数转换器输出模块；
所述存储阵列模块的输入端连接输入激活驱动模块，存储阵列模块的输出端通过乘累加位线连接模数转换器输出模块，所述行译码模块用于对所述存储阵列模块中的字线(即行)进行选取；所述列译码模块用于对所述存储阵列模块中的位线(即列)及其反信号进行选取；所述输入激活驱动模块用来传输输入激活信号，并使所述激活信号与所述存储阵列模块中所存数据进行乘累加运算；所述模数转换器输出模块用于对乘累加位线的信号进行模数转换。
可选的，所述存储阵列模块包括多个位单元。
可选的，所述位单元的排布方式为256行*64列。
可选的，所述存储阵列模块中每行位单元的输出端连接一个模数转换器输出模块。
可选的，所述位单元包括四个用于存储的晶体管、一个电容和两个导通晶体管。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明中存内计算装置中的存储阵列模块采用4管存储结构，优化了阵列结构减小了阵列面积；存内计算装置的计算过程通过电容耦合电荷域完成，没有静态电流，降低了功耗且电容耦合机制拥有更好的稳定性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明基于4管存储结构的存内计算阵列装置结构示意图；
图2为本发明存储阵列模块中位单元结构示意图；
符号说明：
①-存储阵列模块，②-列译码模块，③-行译码模块，④-输入激活驱动模块，⑤-模数转换器输出模块。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种基于4管存储结构的存内计算阵列装置，能够简化阵列结构、降低功耗、提高效率。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明基于4管存储结构的存内计算阵列装置结构示意图；如图1所示，整体结构包括：存储阵列模块①、存储单元的读写操作(R/W)中的行译码模块③、列译码模块②(Address Decoder、R/W BL Control)，以及存算结构的输入激活驱动模块④(MWLDecoder/Driver)和模数转换器(ADC)输出模块⑤。
其中，行译码模块③对存储阵列字线WL(i)进行选取，列译码模块②对位线BL(i)及其反信号BLB(i)进行作用，输入激活作用于MBL(i)，MBL(i)再传输到模数转换器(ADC)输出模块⑤进行输出。其中i为图1中任意一行的行数或者任意一列的列数。
存储阵列模块①中每行的二进制乘累加(bMAC)操作的位线输出MBL是预激活部分的和，MBL端是模拟信号，为了数字化这些值，所以存储阵列模块①每行包含一个模数转换器(ADC)输出模块⑤。
存储阵列模块①的行译码模块③、列译码模块②用来实现存储阵列中所存数据的基本读写操作。
存算结构的输入激活驱动模块④用来传输输入激活信号，并使该激活信号与存储阵列中所存数据(即权值)进行运算。
模数转换器输出模块⑤用于对乘累加位线MBL(i)信号进行模数转换并输出结果。
具体的，本发明的存内计算装置是针对神经网络提出的结构，其工作原理是在存储单元中将输入激活和存储权值进行乘累加操作。在二进制神经网络(BNN)中将权值和激活二值化为+1和-1，这样乘法就可以用简单的同或(XNOR)运算来表示。本发明涉及的存内计算装置使用电荷共享来执行二进制乘累加(bMAC)。
存储阵列模块中基本存储单元是位单元，在位单元中利用模拟混合信号电容耦合计算完成二进制神经网络乘累加计算。
位单元的结构如图2所示，位单元由4管(T1、T2、T3、T4)的基本存储结构外加一个电容(Cc)和两个导通晶体管(T5、T6)组成，图2中在一行中显示了两个位单元。在位单元中，电容Cc由MAC字线(MWL/MWLB)通过T5、T6晶体管充放电，而这两个晶体管由存储的权重选择导通，电荷(一次一列)被放在位线上并按行共享。
二进制乘累加(bMAC)分两步：第一步预充电，MWL(i)、MWLB(i)、MBL(i)同时充电至VRST(中间电平)，电容两边没有电压电势；第二步充电关闭，输入驱动将激活信号(+1高电平，-1低电平，0保持)传输到MWL(i)/MWLB(i)，输入激活与权值同或的结果与MBL在电容两端形成电压差从而在位线MBL上产生电荷积累，MBL通过ADC进行模数转换后输出结果。
本发明还公开了如下技术效果：
本发明存内计算装置中的位单元采用4管单元，优化了阵列结构、减小了阵列面积；
存内计算装置的计算过程通过电容耦合电荷域完成，没有静态电流降低了功耗且电容耦合机制拥有更好的稳定性；
此外，本发明提出了基于电容耦合(电荷域)计算的4管IMC-SRAM存储阵列，并按行访问存储权重、进行并行计算，功耗更低，且提高了计算效率。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (4)

1.一种基于4管存储结构的存内计算阵列装置，其特征在于，包括：存储阵列模块、行译码模块、列译码模块、输入激活驱动模块和模数转换器输出模块；
所述存储阵列模块的输入端连接输入激活驱动模块，存储阵列模块的输出端通过乘累加位线连接模数转换器输出模块，所述行译码模块用于对所述存储阵列模块中字线进行选取；所述列译码模块用于对所述存储阵列模块中位线及其反信号进行选取；所述输入激活驱动模块用来传输输入激活信号，并使所述激活信号与所述存储阵列模块中所存数据进行乘累加运算；所述模数转换器输出模块用于对乘累加位线的信号进行模数转换；
位单元由4管T1、T2、T3、T4的基本存储结构外加一个电容Cc和两个导通晶体管T5、T6组成，在位单元中，电容Cc由MAC字线MWL/MWLB通过T5、T6晶体管充放电，而T5、T6晶体管由存储的权重选择导通，电荷，一次一列，被放在位线上并按行共享；
二进制乘累加分两步：第一步预充电，MWL（i）、MWLB（i）、MBL（i）同时充电至VRST中间电平，电容两边没有电压电势；第二步充电关闭，输入驱动将激活信号，+1高电平，-1低电平，0保持，传输到MWL（i）或MWLB（i），输入激活与权值同或的结果与MBL在电容两端形成电压差从而在位线MBL上产生电荷积累，MBL通过ADC进行模数转换后输出结果。
2.根据权利要求1所述的基于4管存储结构的存内计算阵列装置，其特征在于，所述存储阵列模块包括多个位单元。
3.根据权利要求2所述的基于4管存储结构的存内计算阵列装置，其特征在于，所述位单元的排布方式为256行*64列。
4.根据权利要求1-3中任一项所述的基于4管存储结构的存内计算阵列装置，其特征在于，所述存储阵列模块中每行位单元的输出端连接一个模数转换器输出模块。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112036562B (zh) * 2020-11-05 2021-02-26 中科院微电子研究所南京智能技术研究院 一种应用于存内计算的位单元及存算阵列装置
CN112151092B (zh) * 2020-11-26 2021-02-26 中科院微电子研究所南京智能技术研究院 一种基于4管存储的存储单元、存储阵列及存内计算装置
CN112884140B (zh) * 2021-03-11 2024-02-20 中科南京智能技术研究院 一种多位存内计算单元、阵列及装置
CN113296734B (zh) * 2021-07-28 2021-11-26 中科南京智能技术研究院 一种多位存算装置
CN113704139A (zh) * 2021-08-24 2021-11-26 复旦大学 一种用于存内计算的数据编码方法和存内计算方法
CN114491395A (zh) * 2022-01-04 2022-05-13 电子科技大学 一种基于fft算法的应用于模拟前端信号处理的电流域系统设计
CN114300012B (zh) * 2022-03-10 2022-09-16 中科南京智能技术研究院 一种解耦合sram存内计算装置
CN115083462B (zh) * 2022-07-14 2022-11-11 中科南京智能技术研究院 一种基于Sram的数字型存内计算装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110058839A (zh) * 2019-03-21 2019-07-26 安徽大学 一种基于静态随机存储器内存内减法的电路结构
CN110176264A (zh) * 2019-04-26 2019-08-27 安徽大学 一种基于内存内计算的高低位合并电路结构
CN110633069A (zh) * 2019-09-06 2019-12-31 安徽大学 一种基于静态随机存储器的乘法电路结构

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10552510B2 (en) * 2018-01-11 2020-02-04 Mentium Technologies Inc. Vector-by-matrix multiplier modules based on non-volatile 2D and 3D memory arrays

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110058839A (zh) * 2019-03-21 2019-07-26 安徽大学 一种基于静态随机存储器内存内减法的电路结构
CN110176264A (zh) * 2019-04-26 2019-08-27 安徽大学 一种基于内存内计算的高低位合并电路结构
CN110633069A (zh) * 2019-09-06 2019-12-31 安徽大学 一种基于静态随机存储器的乘法电路结构

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Comparison of 4T and 6T FinFET SRAM Cells for Subthreshold Operation Considering Variability—A Model-Based Approach;Ming-Long Fan;《IEEE Transactions on Electron Devices》;第58卷(第3期);609-616 *
Energy-efficient cache memories using a dual-Vt 4T SRAM cell with read-assist techniques;Alireza Shafaei;《IEEE》;457-462 *

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