CN110058839A - 一种基于静态随机存储器内存内减法的电路结构 - Google Patents

Abstract

本发明公开了一种基于静态随机存储器内存内减法的电路结构，包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线选择模块和输出模块，整体时序控制模块与行地址译码模块、列地址译码模块、字线选择模块和输出模块连接；行地址译码模块与字线选择模块相连；字线选择模块与所述SRAM存储阵列相连；SRAM存储阵列与列地址译码模块以及输出模块相连；在SRAM存储阵列中包括若干SRAM单元，每4个SRAM单元组成4位二进制减法计算单元模块Block4B。该电路结构可以减少传输过程消耗的能量，同时提高了计算时数据的吞吐率，并且不需要将数据读出SRAM，从而能大大降低功耗。

Description

一种基于静态随机存储器内存内减法的电路结构

技术领域

本发明涉及集成电路技术领域，尤其涉及一种基于静态随机存储器内存内减法的电路结构。

背景技术

目前，随着机器学习、图像识别和边缘计算等应用领域的快速发展，这些领域需要处理海量数据和对计算能耗效率要求较高。传统的传统冯诺伊曼架构把处理器计算单元和存储器分开，需要时处理器从存储器读数据，之后在处理器处理完了数据之后再写回存储器。由于摩尔定律的快速发展，内存运行速度与处理器速度的不同步，内存的存取速度严重滞后于处理器的计算速度，内存性能已经成为了整体计算机性能的一个重要瓶颈。内存对于能效比的限制也成了传统冯诺伊曼体系计算机的一个瓶颈，这个瓶颈在机器学习和图像识别计算量大的领域尤为明显，为了克服这些传统的冯诺依曼结构带来的弊端，内存内计算(computing in memory，缩写为CIM)成为解决这个问题的热点，内存内计算不需要把数据传输到处理器中，直接在处理器中进行运算，因此大大减少了计算过程中数据存取能量消耗，同时在计算速度和能效上得到提高。

静态随机存储器(Static Random Access Memory，缩写为SRAM)由于其不可比拟的优点，如高速、低功耗、和逻辑电路更好的兼容性被广泛的用于高速缓存，特别是随着存储器在芯片面积和功耗中所占的比例越来越大，高速低功耗SRAM设计变得越来越重要。针对SRAM内实现内存内计算，现有的技术主要有以下几点：

1、一种实现差的绝对值电路，采用多行读取和脉冲宽度调制来实现。这种电路结构利用脉冲调制使高位单元放电时间比较长，低位单元放电时间短，达到加权读取的效果，将传统的二进制读取技术转化一次读取多行的十进制数值，提高数据读取效率。

2、通过位线WL脉冲调制控制内存中数值的加权，通过利用电容的电荷分享实现乘法运算，提高数据运算的能效。但存储阵列的行数较多时需要反复操作的次数变多，从而降低计算的速度。

3、利用字线电压控制二进制权重的高低，不同字线电压对应单元对位线放电能力的不同，实现二进制转化成十进制模值的转化，但受模拟计算低信噪比的影响更大，存在较大的计算误差。

4、一种二进制权重滤波器，减少了数据传输过程中能量的消耗，同时提出了SRAM卷积计算电路结构(SRAM embedded convolution architecture)。存储单元采用10管SRAM结构，虽然数据的稳定性会大大提高，但是相比传统6管SRAM单元面积会增加很多，而且最后输出数值的大小需要多个时钟周期才能完成，从而使得电路速度有所下降，而且精度也会有所下降。

发明内容

本发明的目的是提供一种基于静态随机存储器内存内减法的电路结构，该电路结构可以减少传输过程消耗的能量，同时提高了计算时数据的吞吐率，并且不需要将数据读出SRAM，从而能大大降低功耗。

本发明的目的是通过以下技术方案实现的：

一种基于静态随机存储器内存内减法的电路结构，所述电路结构包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线选择模块和输出模块，其中：

所述整体时序控制模块与所述行地址译码模块、列地址译码模块、字线选择模块和输出模块连接；

所述行地址译码模块与若干个字线选择模块相连；

所述字线选择模块与所述SRAM存储阵列相连；

所述SRAM存储阵列与所述列地址译码模块以及输出模块相连；

在所述SRAM存储阵列中包括若干SRAM单元，每4个SRAM单元组成4位二进制减法计算单元模块Block4B，每行SRAM单元的左字线WLL相连，每行SRAM单元的右字线WLR相连，且每列SRAM单元的全局位线与所述列地址译码模块和输出模块相连；

每个SRAM单元同时与局部位线相连，局部位线根据输入数据和每列SRAM单元中数据的不同而放电得到不同的电压，通过比较两根位线的电压差来得到计算结果。

所述SRAM单元为双字线6管SRAM单元，其中包括：

四个NMOS晶体管和两个PMOS晶体管，四个NMOS晶体管分别记为N0～N3，两个PMOS晶体管分别记为P0～P1；

PMOS晶体管P0和NMOS晶体管N0构成一个反向器，PMOS晶体管P1和NMOS晶体管N1构成另一个反向器，两个反向器形成交叉耦合结构；

NMOS晶体管N2和NMOS晶体管N3作为传输管，其中NMOS晶体管N2的源极与位线BL相连，NMOS晶体管N2的栅极与所述左字线WLL相连，NMOS晶体管N2的存储节点Q相连；

NMOS晶体管N3的源极与位线BLB相连，NMOS晶体管N3的栅极与所述右字线WLR相连，NMOS晶体管N3的存储节点QB相连。

在组成的4位二进制减法计算单元模块Block4B中：

两个PMOS晶体管分别记为P0和P1，两个电容分别记为C0和C1，4个SRAM单元分别为CELL0～CELL3，两个传输门分别记为TG1和TG2；

4个SRAM单元CELL0～CELL3的BL端组成局部位线LBL信号，BLB端组成局部位线LBLB信号；

4个SRAM单元CELL0～CELL3的左字线WLL分别接输入字线信号WLL0～WLL3，右字线WLR分别接输入字线信号WLR0～WLR3；

进一步的，PMOS晶体管P0的源极与电源VDD相连，漏极与全局位线信号GBL相连，栅极与预充信号PRE相连；

PMOS晶体管P1的源极与电源VDD相连，漏极与全局位线信号GBLB相连，栅极与预充信号PRE相连；

电容CO的上端与局部位线信号LBL相连，下端与GND相连；电容C1的上端与局部位线信号BLB相连，下端与GND相连；

传输门TG1由传输门控制信号TGE和TGEB控制，连接全局位线GBL和局部位线LBL；

传输门TG2由传输门控制信号TGE和TGEB控制，连接全局位线GBLB和局部位线LBLB。

由上述本发明提供的技术方案可以看出，上述电路结构可以减少传输过程消耗的能量，同时提高了计算时数据的吞吐率，并且不需要将数据读出SRAM，从而能大大降低功耗。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为本发明实施例提供的基于静态随机存储器内存内减法的电路结构示意图；

图2为本发明实施例所提供的双字线6管SRAM单元的结构示意图；

图3为本发明实施例所提供的4个6管SRAM单元实现减法计算的结构示意图；

图4为本发明实施例所提供的减法计算操作时序图；

图5为本发明实施例所提供的减法计算差值的仿真结果图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

下面将结合附图对本发明实施例作进一步地详细描述，如图1所示为本发明实施例提供的基于静态随机存储器内存内减法的电路结构示意图，所述电路结构主要包括整体时序控制模块(GLOBAL CONTROL)、行地址译码模块(ROW ADDR DECODE)、列地址译码模块(COLUMN ADDR DECODER)、SRAM存储阵列(SRAM ARRY)、字线选择模块(WL SEL)和输出模块(SA&ADC)，其中：

所述整体时序控制模块与所述行地址译码模块、列地址译码模块、字线选择模块和输出模块连接；

所述行地址译码模块与若干个字线选择模块相连；

所述字线选择模块与所述SRAM存储阵列相连；

所述SRAM存储阵列与所述列地址译码模块以及输出模块相连；

在所述SRAM存储阵列中包括若干SRAM单元，每4个SRAM单元组成4位二进制减法计算单元模块Block4B，每行SRAM单元的左字线WLL相连，每行SRAM单元的右字线WLR相连，且每列SRAM单元的全局位线与所述列地址译码模块和输出模块相连；

每个SRAM单元同时与局部位线相连，局部位线根据输入数据和每列SRAM单元中数据的不同而放电得到不同的电压，通过比较两根位线的电压差来得到计算结果。

具体实现中，所述SRAM单元为双字线6管SRAM单元，如图2所示为本发明实施例所提供的双字线6管SRAM单元的结构示意图，其中包括：

四个NMOS晶体管和两个PMOS晶体管，四个NMOS晶体管分别记为N0～N3，两个PMOS晶体管分别记为P0～P1；

PMOS晶体管P0和NMOS晶体管N0构成一个反向器，PMOS晶体管P1和NMOS晶体管N1构成另一个反向器，两个反向器形成交叉耦合结构；

NMOS晶体管N2和NMOS晶体管N3作为传输管，其中NMOS晶体管N2的源极与位线BL相连，NMOS晶体管N2的栅极与所述左字线WLL相连，NMOS晶体管N2的存储节点Q相连；NMOS晶体管N3的源极与位线BLB相连，NMOS晶体管N3的栅极与所述右字线WLR相连，NMOS晶体管N3的存储节点QB相连。

另外，如图3所示为本发明实施例所提供的4个6管SRAM单元实现减法计算的结构示意图，在组成的4位二进制减法计算单元模块Block4B中：

两个PMOS晶体管分别记为P0和P1，两个电容分别记为C0和C1，4个SRAM单元分别为CELL0～CELL3，两个传输门分别记为TG1和TG2；

4个SRAM单元CELL0～CELL3的BL端组成局部位线LBL信号，BLB端组成局部位线LBLB信号；

4个SRAM单元CELL0～CELL3的左字线WLL分别接输入字线信号WLL0～WLL3，右字线WLR分别接输入字线信号WLR0～WLR3；

进一步的，PMOS晶体管P0的源极与电源VDD相连，漏极与全局位线信号GBL相连，栅极与预充信号PRE相连；

PMOS晶体管P1的源极与电源VDD相连，漏极与全局位线信号GBLB相连，栅极与预充信号PRE相连；

电容CO的上端与局部位线信号LBL相连，下端与GND相连；电容C1的上端与局部位线信号BLB相连，下端与GND相连；

传输门TG1由传输门控制信号TGE和TGEB控制，连接全局位线GBL和局部位线LBL；

传输门TG2由传输门控制信号TGE和TGEB控制，连接全局位线GBLB和局部位线LBLB。

基于上述的电路结构，通过控制字线WL的开启宽度成倍增加，得到成比例增加的位线电压变化，将4位二进制数据按照高低位的不同依次存储在4个6管SRAM单元CELL0～CELL3中，该SRAM单元CELL0～CELL3同时与局部位线相连，局部位线会根据输入数据和每列存储单元中数据的不同而放电到不同的电压，最终通过比较两根位线的电压差来得到计算结果。这样相比较于SRAM操作每次只开启一根字线，在进行减法计算时所有单元的字线同时多行开启，从而大大提高数据处理的效率。

下面针对计算单元模块Block4B对减法计算原理进行如下说明：

计算阶段之前，在6管SRAM单元CELL0～CELL3存入用于计算二进制数据。

在预充阶段，传输门TG1和TG2打开，PRE信号为低电平，PMOS晶体管P0，P1导通，全局位线和局部位线都被预充到VDD，电容C0和C1的上端被预充到VDD。预充阶段后，在字线信号WLL0～WLL3输入与之相减的4位二进制数，在字线WLR0～WLR3输入4位二进制数的反码。

在计算阶段，6管SRAM单元CELL0～CELL3分别对应WL开启时间为T、2T、4T、8T，即对应二进制的8421码，其中T为字线开启的最小时间单位。以左半边局部位线LBL为例，若6管SRAM单元CELL0节点Q为0，输入字线信号WLL0为1，局部位线LBL放ΔV的电荷量；若6管SRAM单元CELL1节点Q为0，输入字线信号WLL1为1，局部位线LBL放2ΔV的电荷量；若6管SRAM单元CELL2节点Q为0，输入字线信号WLL2为1，局部位线LBL放4ΔV的电荷量；若6管SRAM单元CELL3节点Q为0，输入字线信号WLL3为1，局部位线LBL放8ΔV的电荷量；若6管SRAM单元节点Q为0或者输入字线信号WLL为0，局部位线LBL都不放电。最后打开传输门TG1和TG2，将局部位线LBL电压传输到全局位线GBL，将局部位线LBLB电压传输到全局位线GBLB，再用输出电路的灵敏放大器和模数转换器转换输出结果。

上述电路利用位线放电实现减法计算，可在一个周期内完成对减法计算，提高了运算效率和能效，减少传输过程能量的消耗。

为了更加清晰地展现出本发明所提供的技术方案及产生的技术效果，下面结合附图对上述计算过程进行仿真验证，具体过程为：

以计算4位二进制数据0101-0011为例，仿真验证基于65nm，电源电压为1.2V。被减数被0101被从下到上依次存储在4个相连的6管SRAM单元CELL0～CELL3，6管SRAM单元CELL0～CELL3的存储节点Q分别对应1010。减数0011被转换成相应的字线控制信号，控制着8根字线的开启，字线电压为0.8V。

如图4所示为本发明实施例所提供的减法计算操作时序图，WLL控制信号中WLL0和WLL1开启，WLR控制信号中WLR2和WLR3开启，WLL0～WLL3开启的时间分别为1T、2T、4T、8T，WLR0～WLR3开启的时间也分别为1T、2T、4T、8T，其中T为字线开启的最小时间单位。在计算阶段开始，减数0011通过字线驱动电路同时打开字线WLL0、WLL1、WLR2、WLR3，其余的字线关闭。当四根字线同时开启，6管SRAM单元CELL0节点Q为1，输入字线信号WLL0为1，局部位线LBL不放电；6管SRAM单元CELL2节点Q为0，输入字线信号WLL2为1，局部位线LBL放2ΔV的电荷量；6管SRAM单元CELL3节点QB为0，输入字线信号WLR3为1，局部位线LBLB放4ΔV的电荷量；6管SRAM单元CELL4节点QB为1，输入字线信号WLR4为1，局部位线LBLB不放电。最终局部位线LBL放电量为2ΔV，局部位线LBLB的放电量为4ΔV，局部位线LBLB的放电量比局部位线BLB多2ΔV，从而将0101减去0011的差转转化为2ΔV电压差来表示最后的计算结果2。

如图5所示为本发明实施例所提供的减法计算差值的仿真结果图，图中为4位二进制数据在进行差的绝对值计算时，随着数据的不同，两根位线的电压差变化，从图中可以看出最终输出结果有着较好的线性度。

值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

综上所述，本发明实施例所提供的电路结构简单，采用双字线的6管SRAM单元，计算时采用并行计算，从而提高了数据运算的效率，并且极大的减少了能量的消耗。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (3)

1.一种基于静态随机存储器内存内减法的电路结构，其特征在于，所述电路结构包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线选择模块和输出模块，其中：

所述整体时序控制模块与所述行地址译码模块、列地址译码模块、字线选择模块和输出模块连接；

所述行地址译码模块与若干个字线选择模块相连；

所述字线选择模块与所述SRAM存储阵列相连；

所述SRAM存储阵列与所述列地址译码模块以及输出模块相连；

在所述SRAM存储阵列中包括若干SRAM单元，每4个SRAM单元组成4位二进制减法计算单元模块Block4B，每行SRAM单元的左字线WLL相连，每行SRAM单元的右字线WLR相连，且每列SRAM单元的全局位线与所述列地址译码模块和输出模块相连；

每个SRAM单元同时与局部位线相连，局部位线根据输入数据和每列SRAM单元中数据的不同而放电得到不同的电压，通过比较两根位线的电压差来得到计算结果。

2.根据权利要求1所述基于静态随机存储器内存内减法的电路结构，其特征在于，所述SRAM单元为双字线6管SRAM单元，其中包括：

四个NMOS晶体管和两个PMOS晶体管，四个NMOS晶体管分别记为N0～N3，两个PMOS晶体管分别记为P0～P1；

PMOS晶体管P0和NMOS晶体管N0构成一个反向器，PMOS晶体管P1和NMOS晶体管N1构成另一个反向器，两个反向器形成交叉耦合结构；

NMOS晶体管N2和NMOS晶体管N3作为传输管，其中NMOS晶体管N2的源极与位线BL相连，NMOS晶体管N2的栅极与所述左字线WLL相连，NMOS晶体管N2的存储节点Q相连；

NMOS晶体管N3的源极与位线BLB相连，NMOS晶体管N3的栅极与所述右字线WLR相连，NMOS晶体管N3的存储节点QB相连。

3.根据权利要求1所述基于静态随机存储器内存内减法的电路结构，其特征在于，在组成的4位二进制减法计算单元模块Block4B中：

两个PMOS晶体管分别记为P0和P1，两个电容分别记为C0和C1，4个SRAM单元分别为CELL0～CELL3，两个传输门分别记为TG1和TG2；

4个SRAM单元CELL0～CELL3的BL端组成局部位线LBL信号，BLB端组成局部位线LBLB信号；

4个SRAM单元CELL0～CELL3的左字线WLL分别接输入字线信号WLL0～WLL3，右字线WLR分别接输入字线信号WLR0～WLR3；

进一步的，PMOS晶体管P0的源极与电源VDD相连，漏极与全局位线信号GBL相连，栅极与预充信号PRE相连；

PMOS晶体管P1的源极与电源VDD相连，漏极与全局位线信号GBLB相连，栅极与预充信号PRE相连；

电容CO的上端与局部位线信号LBL相连，下端与GND相连；电容C1的上端与局部位线信号BLB相连，下端与GND相连；

传输门TG1由传输门控制信号TGE和TGEB控制，连接全局位线GBL和局部位线LBL；

传输门TG2由传输门控制信号TGE和TGEB控制，连接全局位线GBLB和局部位线LBLB。